CN101685809B - 半导体封装件及其导线架 - Google Patents

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Abstract

一种半导体封装件及其导线架，主要是使导线架的角端至少二相邻的导脚连接一起，以形成一较现有QFN半导体封装件角端的导脚面积大至少二倍的电性终端(terminal)，以供该半导体封装件通过焊锡材料而接置于电路板上时，得以提供较大的焊锡接合面积，以抵抗热应力作用，避免焊锡接合发生裂损问题而影响半导体封装件的可靠性，同时强化半导体封装件掉落试验的能力。

Description

半导体封装件及其导线架
技术领域
本发明涉及一种半导体封装件及其芯片承载件，特别是涉及一种四边扁平无外导脚的半导体封装件及其所应用的导线架结构。
背景技术
传统导线架式半导体封装件是在一导线架的芯片座上接置一半导体芯片，再利用打线及封胶作业，以形成包覆焊线及该半导体芯片的封装胶体；其中用以包覆芯片的封装胶体多为散热性差的环氧树脂(Epoxy Resin)类的材料，因此半导体芯片在运行时所产生的热量将无法经由封装胶体有效散逸至外界，造成热量逸散效率不佳而影响到半导体芯片的性能。
请参阅图1A，为解决前述传统导线架式半导体封装件的散热问题，业界开发出一种四边扁平无外导脚(Quad Flat Non-leaded，QFN)半导体封装件，其特征在于未设置有外导脚，即未形成有如现有四边形平面(Quad Flat package，QFP)半导体封装件中用以与外界电性连接的外导脚，进而达到缩小半导体封装件的尺寸的目的，同时该QFN半导体封装件1的导线架12的芯片座121底面及导脚122底面均外露出封装胶体15，以使该QFN半导体封装件1得以利用表面粘着技术(SMT)通过该导脚122外露底面，也就是电性终端(terminal)间隔焊锡材料而形成焊锡接合(Solder Joint)，进而电性连接至电路板17上的焊垫170，同时使该芯片座121底面通过焊锡材料而接置于该电路板17的一接地面(ground plane)171上，进而使接置于该芯片座121上的半导体芯片11运行所产生的热量得以通过该芯片座121而传导至该接地面171，以有效解决传统导线架式半导体封装件散热不佳问题。相关的QFN半导体封装件技术可参见美国专利第6,143,981、6,198,171、6,208,020、6,400,004、6,433,277、6,583,499、6,642,609、6,661,083、6,696,749、6,967,125、6,979,866及7,030,474号；且该QFN半导体封装件的尺寸设计是依国际规范(JEDEC M0-220)所规定。
然而，请配合参阅图1B，图1B为对应该图1A的底部透视图，前述QFN半导体封装件仍存在着些许问题，主要是因为现有QFN半导体封装件1通过表面粘着技术接置于电路板后，由于QFN半导体封装件1与电路板17间的间隙h极小，也就是说该焊锡接合的直立高度(stand-off)极为细小(约为25～78微米)，同时因该QFN半导体封装件与电路板的热胀系数(CTE)相差较大，造成该QFN半导体封装件与电路板之间的焊锡接合承受极大的热应力(剪应力)，尤其是位于该QFN半导体封装件角端外露出封装胶体的导脚(电性终端)处的焊锡接合，其所受的热应力最大，此热应力关系于(α2-α1)ΔTL/h，其中α2为QFN半导体封装件热胀系数，α1为电路板的热胀系数，ΔT为QFN半导体封装件与电路板之间的最大温度差，L为QFN半导体封装件中心至最远处焊锡接合(也就是角端电性终端处的焊锡接合)的距离，h为焊锡接合直立高度。因此，极易造成距离QFN半导体封装件中心最远的角端焊锡接合发生裂损问题，从而造成产品无法满足掉落试验(Drop Test)的要求，严重影响产品可靠性。
因此，如何提供一种可有效提升焊接可靠性的半导体封装件及其导线架，实为目前业界所急待思考的问题。
发明内容
有鉴于上述现有技术的缺点，本发明的一个目的是提供一种半导体封装件及其导线架，可有效提升半导体封装件的焊接可靠性。
本发明的又一个目的是提供一种半导体封装件及其导线架，得以在QFN半导体封装件的焊锡接合直立高度不足情况下，降低焊锡接合发生裂损问题。
本发明的另一个目的是提供一种半导体封装件及其导线架，以强化QFN半导体封装件掉落试验的能力。
本发明的再一个目的是提供一种半导体封装件及其导线架，可强化半导体封装件角端处焊锡接合抗裂损的能力。
为达到上述目的及其它目的，本发明提供一种半导体封装件，包括：导线架，该导线架具有一芯片座及设于该芯片座周围的多个导脚，其中该导线架角端的导脚结构平面尺寸大于其它导脚平面尺寸；半导体芯片，接置于该芯片座上；焊线，电性连接该半导体芯片及该导脚；以及封装胶体，包覆该焊线、半导体芯片及部分导线架，并至少使该芯片座底面及导脚底面外露出该封装胶体。
该半导体封装件为一QFN半导体封装件，该导线架角端至少二相邻的导脚是通过一连接部相连一起，该半导体封装件可选择在其任一角端、每一角端、每边至少一角端、或一对角的角端处使至少二相邻的导脚相互连接。
另外为避免制造过程中在进行半导体封装件的冲切或切割时，因多个导脚相连而加大导脚的宽度造成冲切刀具的过度损耗，该用以连接导线架角端至少二相邻导脚的连接部可选择退缩至封装边界内而未位于冲切路径上。
本发明还提供一种导线架，包括：一芯片座以及设于该芯片座周围的多个导脚，其中该导线架角端的导脚结构平面尺寸大于其它导脚平面尺寸。
该导线架角端至少二相邻的导脚是通过一连接部相连一起，该导线架可选择在其任一角端、每一角端、至少一角端、或一对角的角端处使至少二相邻的导脚相互连接。另外为避免半导体封装件制造过程中，在进行半导体封装件的切单时，因多个导脚相连而加大导脚的宽度造成冲切刀具的过度损耗，该用以连接导线架角端至少二相邻导脚的连接部可选择未位于冲切路径上。
相比于现有QFN半导体封装件及导线架，本发明的半导体封装件及其导线架是使导线架的角端至少二相邻的导脚连接一起，以形成一面积较现有QFN半导体封装件角端大至少二倍的电性终端，进而提供较大的焊锡接合面积，以抵抗热应力作用，避免焊锡接合发生裂损问题，提升半导体封装件的可靠性，及强化半导体封装件掉落试验的能力。
附图说明
图1A及图1B为现有QFN半导体封装件剖面及平面示意图。
图2A及图2B为本发明的半导体封装件及其导线架第一实施例的示意图。
图3A及图3B为本发明的半导体封装件第二实施例的示意图。
图4A及图4B为本发明的半导体封装件及其导线架第三实施例的示意图。
主要元件符号说明：
1    QFN半导体封装件
11   半导体芯片
12   导线架
121  芯片座
122  导脚
15   封装胶体
16   焊锡材料
17   电路板
170  焊垫
171  接地面
2    半导体封装件
21   半导体芯片
22   导线架
221  芯片座
222  导脚
2220 连接部
23   焊线
25   封装胶体
322  导脚
3220 连接部
42   导线架
422  导脚
4220 连接部
L    封装边界
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点与功效。
第一实施例：
请参阅图2A及图2B，图2A及图2B分别为本发明的半导体封装件平面及剖面示意图。
本发明所提供的半导体封装件2包括有：一导线架22、至少一半导体芯片21、多条焊线23、以及一封装胶体25。
该半导体封装件2为一QFN半导体封装件，该导线架22包括有：一芯片座221以及设于该芯片座221周围的多个导脚222，其中该导线架22角端的导脚结构平面尺寸大于其它导脚平面尺寸，例如该导线架22角端至少二相邻的导脚222可通过一连接部2220相连一起，以于该导线架22角端形成大尺寸的导脚结构。
如图2A所示，该导线架22可选择在一对角的角端处使至少二相邻的导脚222相互连接。
该半导体芯片21具有相对的主动面及非主动面，并使该半导体芯片21以其非主动面间隔一导热粘着层(未图示)而接置于该芯片座221上。
其后进行打线作业，以利用焊线23电性连接该半导体芯片21主动面及导脚222。
接着，进行封装模压作业，以形成包覆该焊线23、半导体芯片21及部分导线架22的封装胶体25，且使该芯片座221底面外露出该封装胶体25，以及使该导脚222底面外露出该封装胶体25以构成用以与外部装置电性连接的电性终端(terminal)。而后进行冲切作业，使该导脚222外缘外露出该封装胶体25，以形成本发明的半导体封装件。
如此，后续将本发明的半导体封装件外露出封装胶体的导脚底面(电性终端)，利用表面粘着技术间隔焊锡材料而电性连接至例如电路板的外部装置时，由于导线架角端至少二相邻的导脚相互连接一起，将可形成一大面积的电性终端，进而提供较大的焊锡接合面积，以抵抗热应力作用，避免焊锡接合发生裂损问题而影响半导体封装件的可靠性，同时强化半导体封装件掉落试验的能力。
第二实施例：
请参阅图3A及图3B，图3A及图3B为本发明的半导体封装件第二实施例的底部示意图。
本实施例与前述实施例大致相同，主要差异在于导线架除如图2A所示在一对角的角端处使至少二相邻的导脚相互连接外，还可选择在每一角端(如图3A所示)或在每边至少一角端(如图3B所示)处使至少二相邻的导脚322通过一连接部3220而相互连接。
当然，也可选择在任一角端使至少二相邻的导脚相互连接。
第三实施例：
请参阅图4A及图4B，是显示本发明的半导体封装件及其导线架第三实施例的示意图，其中图4A为导线架的底面示意图，图4B为半导体封装件的底面示意图。
本实施例与前述实施例大致相同，主要差异在于完成封装模压作业后，进行半导体封装件的冲切时，为避免因导线架角端多个导脚相互连接而加大导脚的宽度造成冲切刀具的过度损耗，本实施例是使冲切路径(或封装边界L)外侧的导脚宽度及间距与现有导线架结构相同，但是使冲切路径(或封装边界L)内侧的导线架42角端至少二相邻导脚422间通过连接部4220而连接，以加大导线架角端的导脚结构面积(电性终端面积)。
如此，后续在该导线架上完成置晶、打线、封装模压及冲切作业以形成半导体封装件，并将该半导体封装件利用表面粘着技术接置于电路板上时，得以利用增加角端电性终端面积而提供较大的焊锡接合面积，避免焊锡接合发生裂损问题，同时也可避免冲切刀具直接冲切至导脚加大面积之处而造成冲切刀具过度损耗的问题。
因此，本发明的半导体封装件及其导线架是使导线架的角端至少二相邻的导脚连接一起，以形成一面积较现有QFN半导体封装件角端大至少二倍的电性终端，进而提供较大的焊锡接合面积，以抵抗热应力作用，避免焊锡接合发生裂损问题，提升半导体封装件的可靠性，及强化半导体封装件掉落试验的能力。
上述实施例仅为例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与变化。因此，本发明的权利保护范围，应以权利要求书的范围为依据。

Claims (6)

1.一种半导体封装件，该半导体封装件为QFN半导体封装件，其特征在于，包括：
导线架，该导线架具有一芯片座及设于该芯片座周围的多个导脚，其中该导线架角端的导脚结构平面尺寸大于其它导脚平面尺寸，该导线架角端至少二相邻的导脚是通过一连接部相连一起；
半导体芯片，接置于该芯片座上；
焊线，电性连接该半导体芯片及该导脚；以及
封装胶体，包覆该焊线、半导体芯片及部分导线架，并至少使该芯片座底面及导脚底面外露出该封装胶体，其中该连接部位于该封装胶体边缘。
2.根据权利要求1所述的半导体封装件，其特征在于：该导线架角端的导脚面积至少大于其它导脚的二倍。
3.根据权利要求1所述的半导体封装件，其特征在于：该导线架选择在其任一角端、每一角端、至少一角端、或一对角的角端处的其中一者使至少二相邻的导脚相互连接。
4.根据权利要求1所述的半导体封装件，其特征在于：该半导体芯片具有相对的主动面及非主动面，并使该半导体芯片以其非主动面间隔一导热粘着层而接置于该芯片座上。
5.根据权利要求1所述的半导体封装件，其特征在于：该导脚底面间隔焊锡材料而电性连接至电路板。
6.根据权利要求1所述的半导体封装件，其特征在于：该半导体封装件经冲切而使导脚外缘外露出该封装胶体。
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