JPS60244074A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS60244074A JPS60244074A JP9854584A JP9854584A JPS60244074A JP S60244074 A JPS60244074 A JP S60244074A JP 9854584 A JP9854584 A JP 9854584A JP 9854584 A JP9854584 A JP 9854584A JP S60244074 A JPS60244074 A JP S60244074A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、化合物半導体を用いたショットキ・バリヤ・
ゲート型電界効果トランジスタのような半導体装置及び
その製造方法の改良に関する。
ゲート型電界効果トランジスタのような半導体装置及び
その製造方法の改良に関する。
従来技術と問題点
一般に、化合物半導体に於けるキャリヤ移動度はシリコ
ン（３４）半導体に於けるそれと比較して大きいので、
例えば、電界効果トランジスタを作製した場合には高速
化を期待できる為、現在、化合物半導体、特に、砒化ガ
リウム（ＧａＡｓ）を用いたショットキ・バリヤ・ゲー
ト型電界効果トランジスタのような半導体装置に関する
研究開発が盛んである。
ン（３４）半導体に於けるそれと比較して大きいので、
例えば、電界効果トランジスタを作製した場合には高速
化を期待できる為、現在、化合物半導体、特に、砒化ガ
リウム（ＧａＡｓ）を用いたショットキ・バリヤ・ゲー
ト型電界効果トランジスタのような半導体装置に関する
研究開発が盛んである。
ところで、この種の半導体装置を製造する場合に於いて
は、ソース領域及びドレイン領域での寄生抵抗が低減さ
れ、また、高い相互コンダクタンス（９□）が得られる
等の点から、高融点金属或いはそのシリサイドからなる
ゲート電極をマスクとするセルフ・アライメント方式で
ソース領域及びドレイン領域を形成することが行われて
いる。
は、ソース領域及びドレイン領域での寄生抵抗が低減さ
れ、また、高い相互コンダクタンス（９□）が得られる
等の点から、高融点金属或いはそのシリサイドからなる
ゲート電極をマスクとするセルフ・アライメント方式で
ソース領域及びドレイン領域を形成することが行われて
いる。
現在、実用可能であるＧａＡｓ系集積回路としては、ゲ
ート長力＜１〜２ Ｃμｍ）であるショットキ・バリヤ
・ゲート型電界効果トランジスタで構成され、規模が１
（Ｋビット〕、アクセス・タイムが２〜４ （ｎ秒〕
であるスタティック・ランダム・アクセス・メモリ （
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＳＲＡＭ）が開発されている。
ート長力＜１〜２ Ｃμｍ）であるショットキ・バリヤ
・ゲート型電界効果トランジスタで構成され、規模が１
（Ｋビット〕、アクセス・タイムが２〜４ （ｎ秒〕
であるスタティック・ランダム・アクセス・メモリ （
ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ
ｒｙ：ＳＲＡＭ）が開発されている。
このような半導体装置に対して、より一層の高速化及び
高集積化を要求される傾向にあることは当然であり、そ
の場合、該半導体装置に於けるゲート長としてはサブ・
ミクロンのものが必要になでくる。
高集積化を要求される傾向にあることは当然であり、そ
の場合、該半導体装置に於けるゲート長としてはサブ・
ミクロンのものが必要になでくる。
従来のセルフ・アライメント方式を適用して作製したシ
ョットキ・バリヤ・ゲート型電界効果トランジスタとし
て第１図に見られるものが知られている。
ョットキ・バリヤ・ゲート型電界効果トランジスタとし
て第１図に見られるものが知られている。
図に於いて、１は半絶縁性ＧａＡｓ基板、２はチャネル
層、３は高融点金属或いはそのシリサイドからなるゲー
ト電極、４はソース領域、５はドレイン領域、６は絶縁
膜、７はソース電極、８はドレイン電極、９はゲート用
オーミック電極をそれぞれ示している。
層、３は高融点金属或いはそのシリサイドからなるゲー
ト電極、４はソース領域、５はドレイン領域、６は絶縁
膜、７はソース電極、８はドレイン電極、９はゲート用
オーミック電極をそれぞれ示している。
この従来例では、ゲート電極３をマスクとして不純物イ
オンの注入を行い、その後、注入された前記不純物イオ
ンを活性化する為の熱処理を行ってソース領域４及びド
レイン領域５を形成するようにしている。
オンの注入を行い、その後、注入された前記不純物イオ
ンを活性化する為の熱処理を行ってソース領域４及びド
レイン領域５を形成するようにしている。
然しなから、ゲート長が１ 〔μｍ〕以下になると、前
記熱処理を行った場合、横方向拡散に依りソース領域４
及びドレイン領域５がゲート電極３の下側にかなり入り
込む状態となり、これに起因するリーク電流の為、闇値
電圧が負側にシフトしたり、或いは、相互コンダクタン
ス九が小さくなる旨の問題、即ち、短チヤネル効果の問
題が発生する。
記熱処理を行った場合、横方向拡散に依りソース領域４
及びドレイン領域５がゲート電極３の下側にかなり入り
込む状態となり、これに起因するリーク電流の為、闇値
電圧が負側にシフトしたり、或いは、相互コンダクタン
ス九が小さくなる旨の問題、即ち、短チヤネル効果の問
題が発生する。
このような問題を解消しようとして、第２図に見られる
ようなショットキ・バリヤ・ゲート型電界効果トランジ
スタが擢案されている。尚、第２図では、第１図に関し
て説明した部分と同部分は同記号で指示しである。
ようなショットキ・バリヤ・ゲート型電界効果トランジ
スタが擢案されている。尚、第２図では、第１図に関し
て説明した部分と同部分は同記号で指示しである。
この従来例では、ゲート電極３の両側に前記横方向拡散
に相当する膜厚を有する側壁を形成してソース領域４及
びドレイン領域５を形成する為のイオン注入を行ったり
、ゲート電極３にイオン注入用のマスクを形成し且つ前
記横方向拡散に相当する分だけゲート電極３のサイド・
エツチングをしてからソース領域４及びドレイン領域５
を形成する為のイオン注入を行うことに依り、ソース領
域４及びドレイン領域５がゲート電極３の直下から離隔
されるようにしである。
に相当する膜厚を有する側壁を形成してソース領域４及
びドレイン領域５を形成する為のイオン注入を行ったり
、ゲート電極３にイオン注入用のマスクを形成し且つ前
記横方向拡散に相当する分だけゲート電極３のサイド・
エツチングをしてからソース領域４及びドレイン領域５
を形成する為のイオン注入を行うことに依り、ソース領
域４及びドレイン領域５がゲート電極３の直下から離隔
されるようにしである。
然しなから、ごのようにすると、前記側壁部分或いはサ
イド・エツチング部分に対応するソース領域部分及びド
レイン領域部分の抵抗が前記工程を採らなかった場合に
比較して大になり、その結果、ソース及びドレイン抵抗
の増大を招来する。
イド・エツチング部分に対応するソース領域部分及びド
レイン領域部分の抵抗が前記工程を採らなかった場合に
比較して大になり、その結果、ソース及びドレイン抵抗
の増大を招来する。
発明の目的
本発明は、セルフ・アライメント方式でソース領域及び
ドレイン領域が形成され、しかも、ゲート長をサブ・ミ
クロンにした場合でも、短チヤネル効果が発生せず、且
つ、ソース及びドレイン抵抗も小さくすることができる
ようにし、その結果、高速で高集積化された半導体装置
を容易に実現できるようにする。
ドレイン領域が形成され、しかも、ゲート長をサブ・ミ
クロンにした場合でも、短チヤネル効果が発生せず、且
つ、ソース及びドレイン抵抗も小さくすることができる
ようにし、その結果、高速で高集積化された半導体装置
を容易に実現できるようにする。
発明の構成
本発明の半導体装置では、基板上に形成されたショット
キ・バリヤ・ゲート電極と、該ショットキ・バリヤ・ゲ
ート電極下の基板に形成されたチャネル層と、該チャネ
ル層に対向する面が前記ショットキ・バリヤ・ゲート電
極から離隔して形成された第１のソース領域及びドレイ
ン領域と、前記チャネル層に対向する面が前記第１のソ
ース領域或いはドレイン領域よりも前記ショットキ・バ
リヤ・ゲート電極に接近し且つ該第１のソース領域或い
はドレイン領域よりも浅く形成された第２のソース領域
及びドレイン領域とを備えてなることを特徴とする構成
を採っている。
キ・バリヤ・ゲート電極と、該ショットキ・バリヤ・ゲ
ート電極下の基板に形成されたチャネル層と、該チャネ
ル層に対向する面が前記ショットキ・バリヤ・ゲート電
極から離隔して形成された第１のソース領域及びドレイ
ン領域と、前記チャネル層に対向する面が前記第１のソ
ース領域或いはドレイン領域よりも前記ショットキ・バ
リヤ・ゲート電極に接近し且つ該第１のソース領域或い
はドレイン領域よりも浅く形成された第２のソース領域
及びドレイン領域とを備えてなることを特徴とする構成
を採っている。
また、本発明の半導体装置の製造方法では、■基板上に
所定パターンのショットキ・バリヤ・ゲート電極を形成
する工程と、■該ショットキ・バリヤ・ゲート電極の側
面に所定の厚みを有する側壁を形成する工程と、■該シ
ョットキ・バリヤ・ゲート電極と側壁をマスクにして前
記基板中に不純物イオンを注入し第１のソース領域及び
ドレイン領域を形成する工程と、■前記工程■或いは■
の後に前記ショットキ・バリヤ・ゲート電極をマスクと
して前記基板中に不純物イオンを注入し前記第１のソー
ス領域或いはドレイン領域よりも浅い第２のソース領域
及びドレイン領域を形成する工程とを有することを特徴
とする構成を採っている。
所定パターンのショットキ・バリヤ・ゲート電極を形成
する工程と、■該ショットキ・バリヤ・ゲート電極の側
面に所定の厚みを有する側壁を形成する工程と、■該シ
ョットキ・バリヤ・ゲート電極と側壁をマスクにして前
記基板中に不純物イオンを注入し第１のソース領域及び
ドレイン領域を形成する工程と、■前記工程■或いは■
の後に前記ショットキ・バリヤ・ゲート電極をマスクと
して前記基板中に不純物イオンを注入し前記第１のソー
ス領域或いはドレイン領域よりも浅い第２のソース領域
及びドレイン領域を形成する工程とを有することを特徴
とする構成を採っている。
即ち、基板中に深く形成されている為に横方向拡散が大
である第１のソース領域及びドレイン領域はゲート電極
から離隔して存在し、また、基板中に浅く形成されてい
る為に横方向拡散が小である第２のソース領域及びドレ
イン領域はゲート電極に近接して存在している。
である第１のソース領域及びドレイン領域はゲート電極
から離隔して存在し、また、基板中に浅く形成されてい
る為に横方向拡散が小である第２のソース領域及びドレ
イン領域はゲート電極に近接して存在している。
従って、短チヤネル効果は発生せず、また、ソース抵抗
及びドレイン抵抗が大きくなることもない。
及びドレイン抵抗が大きくなることもない。
発明の実施例
第３図乃至第１３図は本発明一実施例を製造する場合を
解説する為の工程要所に於ける半導体装置の要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
解説する為の工程要所に於ける半導体装置の要部切断側
面図であり、以下、これ等の図を参照しつつ説明する。
第３図参照
（ａｌ 半絶縁性ＧａＡｓ基板２１に二酸化シリコン（
Ｓｔ（）ｚ）或いはフォト・レジストからなり且つ素子
領域に開口２２Ａを有するマスク２２を形成する。
Ｓｔ（）ｚ）或いはフォト・レジストからなり且つ素子
領域に開口２２Ａを有するマスク２２を形成する。
ｆｂｌ イオン注入法を適用し、例えば、加速エネルギ
を５９（ＫｅＶ〕に、また、ドーズ量を９×１０”（■
−２〕としてシリコン・イオンの打ち込みを行いイオン
注入層を形成する。
を５９（ＫｅＶ〕に、また、ドーズ量を９×１０”（■
−２〕としてシリコン・イオンの打ち込みを行いイオン
注入層を形成する。
第４図参照
ｆｃｌ マスク２２を除去してからスパッタ法を通用し
、例えば膜厚が１０００ （人〕程度の窒化アルミニウ
ム（Ａ ６ Ｎ）からなる保護膜２３を形成する。
、例えば膜厚が１０００ （人〕程度の窒化アルミニウ
ム（Ａ ６ Ｎ）からなる保護膜２３を形成する。
ｔｄ＋ ’１ｎ度を８５０［’Ｃ）として時間２０〔分
〕の熱処理を行い前記注入されたシリコン・イオンの活
性化を行ってチャネル層２４を形成する。
〕の熱処理を行い前記注入されたシリコン・イオンの活
性化を行ってチャネル層２４を形成する。
第５図参照
ｔｅｌ 温度を約１００（”Ｃ）とした熱燐酸（Ｈ３Ｐ
０４）を用いて保護膜２３を除去してからスパッタ法を
適用し、高耐熱性ショットキ・バリヤ・ゲート電極材料
であるＷ ＋、。Ｓｔ、、６からなる膜２５を厚さ例え
ば４５００ Ｃ人〕程度に形成する。
０４）を用いて保護膜２３を除去してからスパッタ法を
適用し、高耐熱性ショットキ・バリヤ・ゲート電極材料
であるＷ ＋、。Ｓｔ、、６からなる膜２５を厚さ例え
ば４５００ Ｃ人〕程度に形成する。
（ｆ） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用し、二
酸化シリコン膜２６を厚さ例えば６０００〔人〕程度に
形成する。
酸化シリコン膜２６を厚さ例えば６０００〔人〕程度に
形成する。
第６図参照
（ｇｌｃＨＦ３ガスをエッチャントとする反応性イオン
・エツチング（ｒｅａｃｔ ｉｖｅ ｉ ｏｎｅｔｃｈ
ｉｎｇ：ＲＩＢ）法を適用し、二酸化シリコン膜２６を
ゲート形状（例えば、ゲート長Ｉ、９＝０．８ （、ｕ
ｍ） 、ゲート幅Ｗ、＝３０Ｃμｍ））にパクーニング
する。
・エツチング（ｒｅａｃｔ ｉｖｅ ｉ ｏｎｅｔｃｈ
ｉｎｇ：ＲＩＢ）法を適用し、二酸化シリコン膜２６を
ゲート形状（例えば、ゲート長Ｉ、９＝０．８ （、ｕ
ｍ） 、ゲート幅Ｗ、＝３０Ｃμｍ））にパクーニング
する。
第７図参照
（ｈｌｃＦ４ガスをエッチャントとするＲＩＢ法を適用
し、二酸化シリコン膜２６をマスクとしてＷ ＋ 、。
し、二酸化シリコン膜２６をマスクとしてＷ ＋ 、。
ｓｉ、、６膜２５のバクーニングを行い、ショットキ・
バリヤ・ゲート電極２５Ｇを形成する。
バリヤ・ゲート電極２５Ｇを形成する。
第８図参照
（１）例えば、スパッタ法を適用し、窒化アルミニ０
ラムからなる保護膜２７を厚さ例えば３００〔人〕程度
に形成する。
に形成する。
ｆｊｌｃＶＤ法を適用し、二酸化シリコン膜２８を厚さ
例えば４０００ （人〕程度に形成する。
例えば４０００ （人〕程度に形成する。
第９図参照
（ｋｌ ＣＨＦ ３ガスをエッチャントとするＲＩＥ法
を適用し、基板２１に対して垂直な方向から二酸化シリ
コン膜２８の方向性エツチングを行う。
を適用し、基板２１に対して垂直な方向から二酸化シリ
コン膜２８の方向性エツチングを行う。
これに依り、厚さが二酸化シリコン膜２８と略等しいゲ
ート側壁２８′が形成される。
ート側壁２８′が形成される。
第１０図参照
（１）二酸化シリコン或いはフォト・レジストからなる
マスク２９を形成する。
マスク２９を形成する。
（ｍ＋ イオン注入法を適用し、例えば、加速エネルギ
を１７５（ＫｅＶ）に、ドーズ量を１．７×１０１３（
ｃｍ−２）としてシリコン・イオンの打ち込みを行い第
１のソース領域及びドレイン領域となるべきイオン注入
層を形成する。
を１７５（ＫｅＶ）に、ドーズ量を１．７×１０１３（
ｃｍ−２）としてシリコン・イオンの打ち込みを行い第
１のソース領域及びドレイン領域となるべきイオン注入
層を形成する。
第１１図参照
ｆｎｌ 例えばフン化水素酸（ＨＦ）を用いてゲート１
側壁２８′を除去する。
（０） イオン注入法を適用し、例えば、加速エネルギ
を５９（ＫｅＶ）に、また、ドーズ量を１゜５ Ｘ １
０ ” （ｃｍ−２）としてシリコン・イオンの打ち込
みを行い第２のソース領域及びドレイン領域となるべき
イオン注入層を形成する。
を５９（ＫｅＶ）に、また、ドーズ量を１゜５ Ｘ １
０ ” （ｃｍ−２）としてシリコン・イオンの打ち込
みを行い第２のソース領域及びドレイン領域となるべき
イオン注入層を形成する。
第１２図参照
ｆｐｌ マスク２９を除去してからスパッタ法を適用し
、例えば膜厚が１０００ Ｃ人〕程度の窒化アルミニウ
ムからなる保護膜３０を形成する。
、例えば膜厚が１０００ Ｃ人〕程度の窒化アルミニウ
ムからなる保護膜３０を形成する。
ｆｑｌ 温度を７５Ｍ’Ｃ）として時間１５〔分〕の熱
処理を行い前記注入されたシリコン・イオンを活性化し
、第１のソース領域３１及びドレイン領域３２、第２の
ソース領域３３及びドレイン領域３４を得る。
処理を行い前記注入されたシリコン・イオンを活性化し
、第１のソース領域３１及びドレイン領域３２、第２の
ソース領域３３及びドレイン領域３４を得る。
第１３図参照
（ｒｌ 温度を約１００（’Ｃ）とした熱燐酸を用いて
保護膜３０及び２７を除去してからＣＶＤ法を適用し、
二酸化シリコン膜３５を厚さ例えば２０００ 〔人〕程
度に形成する。
保護膜３０及び２７を除去してからＣＶＤ法を適用し、
二酸化シリコン膜３５を厚さ例えば２０００ 〔人〕程
度に形成する。
２
（３１通常のフォト・リソグラフィ技術を適用し、二酸
化シリコン膜３５のバターニングを行い電極コンタクト
窓を形成する。
化シリコン膜３５のバターニングを行い電極コンタクト
窓を形成する。
（ｔｌ 蒸着法を適用することに依り、金・ゲルマニウ
ム／金（Ａｕ−Ｇｅ／Ａｕ）からなる電極材料膜を形成
し、これを通常のフォト・リソグラフィ技術にてパター
ニングすることに依り、ソース電極３６、ドレイン電極
３７、ゲート用オーミック電極３８を形成する。
ム／金（Ａｕ−Ｇｅ／Ａｕ）からなる電極材料膜を形成
し、これを通常のフォト・リソグラフィ技術にてパター
ニングすることに依り、ソース電極３６、ドレイン電極
３７、ゲート用オーミック電極３８を形成する。
前記工程に於いては、第１のソース領域及びドレイン領
域を形成する為のイオン注入を第２のソース領域及びド
レイン領域を形成する為のイオン注入の前に実施したが
、これは、その順序を逆にしても良い。勿論、その場合
、第２のソース領域及びドレイン領域を形成する為のイ
オン注入時にはゲート側壁は不要であり、そのイオン注
入が終了してから形成し、その後で第１のソース領域及
びドレイン領域を形成する為のイオン注入を行うものと
する。
域を形成する為のイオン注入を第２のソース領域及びド
レイン領域を形成する為のイオン注入の前に実施したが
、これは、その順序を逆にしても良い。勿論、その場合
、第２のソース領域及びドレイン領域を形成する為のイ
オン注入時にはゲート側壁は不要であり、そのイオン注
入が終了してから形成し、その後で第１のソース領域及
びドレイン領域を形成する為のイオン注入を行うものと
する。
発明の効果
３
本発明の半導体装置では、基板上に形成された高耐熱性
ショットキ・バリヤ・ゲート電極と、該ショットキ・バ
リヤ・ゲート電極下の基板に形成されたチャネル層と、
該チャネル層に対向する面が前記ショットキ・バリヤ・
ゲート電極から離隔して形成された第１のソース領域及
びドレイン領域と、前記チャネル層に対向する面が前記
第１のソース領域或いはドレイン領域よりも前記ショッ
トキ・バリヤ・ゲート電極に接近し且つ該第１のソース
領域或いはドレイン領域よりも浅く形成された第２のソ
ース領域及びドレイン領域とを備えてなることを特徴と
する構成を採っている。
ショットキ・バリヤ・ゲート電極と、該ショットキ・バ
リヤ・ゲート電極下の基板に形成されたチャネル層と、
該チャネル層に対向する面が前記ショットキ・バリヤ・
ゲート電極から離隔して形成された第１のソース領域及
びドレイン領域と、前記チャネル層に対向する面が前記
第１のソース領域或いはドレイン領域よりも前記ショッ
トキ・バリヤ・ゲート電極に接近し且つ該第１のソース
領域或いはドレイン領域よりも浅く形成された第２のソ
ース領域及びドレイン領域とを備えてなることを特徴と
する構成を採っている。
また、本発明の半導体装置の製造方法では、■基板上に
所定パターンのショットキ・バリヤ・ゲート電極を形成
する工程と、■該ショットキ・バリヤ・ゲート電極の側
面に所定の厚みを有する側壁を形成する工程と、■該シ
ョットキ・バリヤ・ゲート電極と側壁をマスクにして前
記基板中に不純物イオンを注入し第１のソース領域及び
ドレイン領域を形成する工程と、■前記工程■或いは■
４ の後に前記ショットキ・バリヤ・ゲート電極をマスクと
して前記基板中に不純物イオンを注入し前記第１のソー
ス領域或いはドレイン領域を形成する工程とを有してな
ることを特徴とする構成を採っている。
所定パターンのショットキ・バリヤ・ゲート電極を形成
する工程と、■該ショットキ・バリヤ・ゲート電極の側
面に所定の厚みを有する側壁を形成する工程と、■該シ
ョットキ・バリヤ・ゲート電極と側壁をマスクにして前
記基板中に不純物イオンを注入し第１のソース領域及び
ドレイン領域を形成する工程と、■前記工程■或いは■
４ の後に前記ショットキ・バリヤ・ゲート電極をマスクと
して前記基板中に不純物イオンを注入し前記第１のソー
ス領域或いはドレイン領域を形成する工程とを有してな
ることを特徴とする構成を採っている。
このように、本発明に於ける半導体装置及びその製造方
法に依ると、基板中に深く形成されている為に横方向拡
散が大である第１のソース領域及びドレイン領域はゲー
ト電極から離れるように形成され、また、基板中に浅く
形成されている為に横方向拡散が小である第２のソース
Ｍ域及びドレイン領域はゲート電極に近接して形成され
ることになる。従って、第１のソース領域及びトレイン
領域からチャネル層に対する不純物の回り込みは殆ど無
いから短チヤネル効果は発生せず、また、第２のソース
領域及びドレイン領域がゲート電極に近接していること
からソース抵抗及びドレイン抵抗の増大も生じないし、
更にまた、第１及び第２のソース領域とドレイン領域は
セルフ・アライメント方式で形成することができる。
法に依ると、基板中に深く形成されている為に横方向拡
散が大である第１のソース領域及びドレイン領域はゲー
ト電極から離れるように形成され、また、基板中に浅く
形成されている為に横方向拡散が小である第２のソース
Ｍ域及びドレイン領域はゲート電極に近接して形成され
ることになる。従って、第１のソース領域及びトレイン
領域からチャネル層に対する不純物の回り込みは殆ど無
いから短チヤネル効果は発生せず、また、第２のソース
領域及びドレイン領域がゲート電極に近接していること
からソース抵抗及びドレイン抵抗の増大も生じないし、
更にまた、第１及び第２のソース領域とドレイン領域は
セルフ・アライメント方式で形成することができる。
５
第１図及び第２図番才従来例を説明する為の半導体装置
の要部切断側面図、第３図乃至第１３図は本発明一実施
例を製造する場合を説明する為の工程要所に於ける半導
体装置の要部切断側面図をそれぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はマス
ク、２２Ａは開口、２３は窒化アルミニウムからなる保
護膜、２４はチャネル層、２５はＷｌ、。Ｓｉ６．６膜
、２５Ｇはショットキ・バリヤ・ゲート電極、２６は二
酸化シリコン膜、２７は窒化アルミニウムからなる保護
膜、２８は二酸化シリコン膜、２９はマスク、３０は窒
化アルミニうムからなる保護膜、３１ば第１のソース領
域、３２は第１のドレイン領域、３３は第２のソース領
域、３４は第２のドレイン領域、３５は二酸化シリコン
膜、３６はソース電極、３７はドレイン電極、３８はゲ
ート用オーミック電極をそれぞれ示している。 ６ 第１図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図
の要部切断側面図、第３図乃至第１３図は本発明一実施
例を製造する場合を説明する為の工程要所に於ける半導
体装置の要部切断側面図をそれぞれ表している。 図に於いて、２１は半絶縁性ＧａＡｓ基板、２２はマス
ク、２２Ａは開口、２３は窒化アルミニウムからなる保
護膜、２４はチャネル層、２５はＷｌ、。Ｓｉ６．６膜
、２５Ｇはショットキ・バリヤ・ゲート電極、２６は二
酸化シリコン膜、２７は窒化アルミニウムからなる保護
膜、２８は二酸化シリコン膜、２９はマスク、３０は窒
化アルミニうムからなる保護膜、３１ば第１のソース領
域、３２は第１のドレイン領域、３３は第２のソース領
域、３４は第２のドレイン領域、３５は二酸化シリコン
膜、３６はソース電極、３７はドレイン電極、３８はゲ
ート用オーミック電極をそれぞれ示している。 ６ 第１図 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１１図 第１２図
Claims (2)
- （１） 基板上に形成されたショットキ・バリヤ・ゲー
ト電極と、該ショットキ・バリヤ・ゲート電極下の基板
に形成されたチャネル層と、該チャネル層に対向する面
が前記ショットキ・バリヤ・ゲート電極から離隔して形
成された第１のソース領域及びドレイン領域と、前記チ
ャネル層に対向する面が前記第１のソース領域或いはド
レイン領域よりも前記ショットキ・バリヤ・ゲート電極
に接近し且つ該第１のソース領域或いはドレイン領域よ
りも浅く形成された第２のソース領域及びドレイン領域
とを備えてなることを特徴とする半導体装置。 - （２）■基板上に所定パターンのショットキ・バリヤ・
ゲート電極を形成する工程と、 ■該ショットキ・バリヤ・ゲート電極の側面に所定の厚
みを有する側壁を形成する工程と、■該ショットキ・バ
リヤ・ゲート電極と側壁をマスクにして前記基板中に不
純物イオンを注入し第１のソース領域及びドレイン領域
を形成する工程と、 ■前記工程■或いは■の後に、前記ショットキ・バリヤ
・ゲート電極をマスクとして前記基板中に不純物イオン
を注入し前記第１のソース領域或いはドレイン領域より
も浅い第２のソース領域及びドレイン領域を形成する工
程とを有してなることを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9854584A JPS60244074A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9854584A JPS60244074A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60244074A true JPS60244074A (ja) | 1985-12-03 |
Family
ID=14222655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9854584A Pending JPS60244074A (ja) | 1984-05-18 | 1984-05-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60244074A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
| JPS62171163A (ja) * | 1986-01-22 | 1987-07-28 | Sumitomo Electric Ind Ltd | ショットキゲート型電界効果トランジスタ |
| JPS62202561A (ja) * | 1986-02-04 | 1987-09-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| US5394298A (en) * | 1993-03-26 | 1995-02-28 | Ibiden Co., Ltd. | Semiconductor devices |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5952878A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5972774A (ja) * | 1982-10-19 | 1984-04-24 | Mitsubishi Electric Corp | ガリウム・ヒ素電界効果トランジスタ |
| JPS6057676A (ja) * | 1983-09-08 | 1985-04-03 | Sony Corp | シヨツトキ障壁形電界効果トランジスタの製法 |
-
1984
- 1984-05-18 JP JP9854584A patent/JPS60244074A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267982A (en) * | 1975-12-03 | 1977-06-06 | Sanyo Electric Co Ltd | Manufacture of schottky barrier type field effect transistor |
| JPS5952878A (ja) * | 1982-09-20 | 1984-03-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5972774A (ja) * | 1982-10-19 | 1984-04-24 | Mitsubishi Electric Corp | ガリウム・ヒ素電界効果トランジスタ |
| JPS6057676A (ja) * | 1983-09-08 | 1985-04-03 | Sony Corp | シヨツトキ障壁形電界効果トランジスタの製法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254966A (ja) * | 1985-09-04 | 1987-03-10 | Hitachi Ltd | ショットキーゲート電界効果トランジスタの製造方法 |
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| JPS62202561A (ja) * | 1986-02-04 | 1987-09-07 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| US5394298A (en) * | 1993-03-26 | 1995-02-28 | Ibiden Co., Ltd. | Semiconductor devices |
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