JPS6116571A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6116571A
JPS6116571A JP59137687A JP13768784A JPS6116571A JP S6116571 A JPS6116571 A JP S6116571A JP 59137687 A JP59137687 A JP 59137687A JP 13768784 A JP13768784 A JP 13768784A JP S6116571 A JPS6116571 A JP S6116571A
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JP
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polysilicon layer
nitride film
film
contact hole
oxide film
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Satoru Taji
田路　悟
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Ricoh Co Ltd
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Ricoh Co Ltd
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はポリシリコンゲートＭＯ８ＩＣの製造方法に関
し、特に集積度の高いＭＯ８ＩＣを製造するのに適した
方法に関する。
（従来技術） これまでのポリシリコンゲートＭＯ８ＩＣでは、第３図
に示されるように、ポリシリコンゲート２のエツジとフ
ィールド４の拡散領域のコンタクトホール６．８のエツ
ジ、との間の距離ａとしては２〜３μｍが必要であった
。これは、コンタクトホール６．８を介して拡散領域に
接続されるメタル層とゲート電極のポリシリコン層２と
がショートしないようにするための最低ルールである。
このことは、ＭＯ８ＩＣの集積度を高める上で大きな障
害になっている。
（目的） 本発明は拡散領域のコンタクトホールをセルファライン
的に形成することによりゲート電極ポリシリコン層と拡
散領域のコンタクトホールとの距離を殆んど無視しうる
程度にまで減少させて集積度を向上させるとともに、高
集積化に適する拡散領域のＬ　Ｄ　Ｄ　（ｌｉｇｈｔｌ
ｙ　ｄｏｐｅｄ　ｄｏｒａｉｎ）構造も形成することの
できる方法を提供することを目的とするものである。　
　　　　　　　７ （構成） 本発明の製造方法は、ゲート酸化膜上にポリシリコン層
、その上に酸化膜、さらにその上に窒化膜を形成した後
、ゲート電極と配線領域を残すように窒化膜、酸化膜及
びポリシリコン層をエツチングする工程、その後に基板
に不純物を注入する第１のイオン注入工程、その後に窒
化膜を堆積し、。
全面異方性エツチングによりポリシリコン層パターンの
上面と側面に窒化膜を残す工程、その後にソース、ドレ
インとなる領域に前記第１のイオン注入工程より多量の
不純物を基板に注入する第２のイオン注入工程、及び、
その後に眉間絶縁膜を堆積した後、ゲート電極ポリシリ
コ２層パターンの上面と側面の窒化膜をマスクの一部と
してセルファ“ライン的にソース領域とドレイン領域の
コンタクトホールを形成するホトリソグラフィ工程、を
含んでいる。
以下、第１図に示す実施例により本発明を説明する。
まず、第１図（Ａ）に示されるように、シリコン基板１
０を選択的に酸化してフィールド酸化膜（ＳｉＯ２）１
２で囲まれたフィールド領域を形成した後、ゲート酸化
膜（ＳｉＯ２）１４を形成し、更にその上にＮ型不純物
がドープされたＮ＋ポリシリコン層１６を堆積する。
次に同図（Ｂ）に示されるように、ポリシリコン層１６
の表面を酸化して約５００八程度の厚さの酸化膜１８を
形成した後、全面にシリコン窒化膜（Ｓｉ３Ｎ４）２０
を約１０００人の厚さに堆積させる。その上にレジスト
を塗布し、ポリシリコン層パターンが形成されるゲート
電極と配線の領域を決めるマスクを用いてレジストパタ
ーン２２．２４を形成する。
そして、同図（Ｃ）に示されるように、そのレジストパ
ターン２２，２４をマスクとして窒化膜２０、＃化膜１
８及びポリシリコン層１６をこの順序でエツチングして
、ゲート電極領域にポリシリコン層２６、酸化膜２８及
び窒化膜３０のパターンを形成し、配線領域にはポリシ
リコン層３２゜酸化膜３４及び窒化膜３６のパターンを
形成する。
その後、不純物をイオン注入法により注入する。
不純物としては、ＮＭＯ５を形成する場合にはリンやヒ
素の如きＮ型不純物、ＰＭＯ８を形成する場合にはホウ
素の如きＰ型不純物を注入する。
この工程のイオン注入では比較的少量の不純物を注入す
る。その注入量はＩ　Ｘ　１０１”’／　ｃ　ｍ２程度
である。３８．４’Ｏはイオン注入が行なわれた部分で
ある。
次に同図（Ｄ）に示されるように、レジストパターン２
２．２４を除去し、全面に窒化膜４２を約１０００人の
厚さに堆積させた後、反応性イオンエツチング（ＲＩＥ
）によりゲート電極のパターンと配線領域のパターンの
上面と側面に窒化膜を残す。その結果、同図（Ｅ）に示
されるように、ゲート電極のパターンでは上面に窒化膜
３０が、側面に窒化膜４４．４５が残存し、配線領域の
パターンでは上面に窒化膜３６が、側面には窒化膜４６
．４７が残存する。
そして、ソース領域とドレイン領域形成のための不純物
をイオン注入法により注入する。この工程の注入不純物
は上記同図（Ｃ）の不純物と同種のものであるが、その
注入量は多く、例えば約１〜４　Ｘ　１０１５／ｃｍ”
である。
このようにして得られるイオン注入領域は、窒化膜４４
．４５の厚みの領域３８．４０では不純物濃度が低く、
それよりも外側の領域４８．５０では不純物濃度が高く
なっている。
次に同図（Ｆ、）に示されるように、全面に例えばＰＳ
Ｇの如き層間絶縁膜５２を堆積させた後、酸素又は窒素
の雰囲気中で約１０００″Ｃで３０分程度の熱処理を行
なう。この熱処理によりイオン注入された領域が活性化
され、低濃度拡散領域５４．５６と高濃度拡散領域５８
．６０からなるＬＤＤ構造が形成される。
その後、レジストを塗布し、拡散層上のコンタクトホー
ル領域と配線上のコンタクトホール領域を決定するマス
クを用いてレジストパターン６２を形成し、このレジス
トパターン６２をマスクとして同図＜Ｇ）に示されるよ
うに、眉間絶縁膜５２をエツチングして拡散領域上のコ
ンタクトホール６４，６６と配線上のコンタクトホール
６８を形成する。このとき、コンタクトホール６４゜６
６はゲートポリシリコン層２６の側面の窒化膜４４．４
５がマスクの一部となってセルファライン的に形成され
る。
次に、同図（Ｇ）に示されるように、再びレジスト７０
を塗布し１、配線領域のコンタクトホール。
より１〜３μｍ程度サイズの大きいパターンを形成し、
両レジスト６２．７０をマスクとして配線領域の窒化膜
３６と酸化膜３４をエツチングする。
そして、同図（Ｈ）に示されるように、メタル層を堆積
させ、パターン化してメタル層パターン７２．７４．７
６を形成する。
第２図はこのようにして形成されるコンタクトホール６
４，６６とゲート電極のポリシリコン層２６との位置関
係を示すものであり、コンタクトホール６４，６６とポ
リシリコン層２６のエツジとの距離は従来の第３図に比
べて無視できる程度にまで接近している。
（効果） 本発明によればフィールドの拡散領域のコンタクトホー
ルがゲート電極に対してセルファライン的に形成される
ので、ゲート電極エツジとコンタクトホールとの距離を
実質的にゼロにすることができ、ＭＯ８ＩＣ，の集積度
を上げるうえで有効である。
また、高集積化ＩＣにおけるホットキャリア対策として
有効なＬＤＤ構造が同時に達成される。
【図面の簡単な説明】
第１図（’Ａ　）ないしくＨ）は本発明の一実施例　′
の工程を示す断面図、第２図は同実施例で形成されるＭ
ＯＳトランジスタのゲート電極と拡散層のコンタクトホ
ールの位置関係を示す平面図、第３図は従来のＭＯＳト
ランジスタのゲート電極と拡散層のコンタクトホールの
位置関係を示す平面図である。 工０・・・・・・シリコン基板、　　１４・・・・・・
ゲート酸化膜、１６・・・・・・ポリシリコン層、　３
８，４０・・・・・・低濃度イオン注入部分、　　４２
・・・・・・シリコン窒化膜、４４．４５・・・・・・
ゲート電極パターン側面のシリコン窒化膜、　４８，５
０・・・・・高濃度イオン注入部分、　５２・・・・・
・層間絶縁膜、　６４．６６・・・・・・拡散層領域の
コンタクト夾−ル。

Claims (1)

    【特許請求の範囲】
  1. （１）ＭＯＳＩＣの製造プロセスにおいて、ゲート酸化
    膜上にポリシリコン層、その上に酸化膜、さらにその上
    に窒化膜を形成した後、ゲート電極と配線領域を残すよ
    うに窒化膜、酸化膜及びポリシリコン層をエッチングす
    る工程、その後基板に不純物を注入する第１のイオン注
    入工程、その後窒化膜を堆積し、全面異方性エッチング
    によりポリシリコン層パターンの上面と側面に窒化膜を
    残す工程、その後ソース、ドレインとなる領域に前記第
    １のイオン注入工程より多量の不純物を基板に注入する
    第２のイオン注入工程、及び、その後層間絶縁膜を堆積
    した後、ゲート電極のポリシリコン層パターンの上面と
    側面の窒化膜をマスクの一部としてセルフアライン的に
    ソース領域とドレイン領域のコンタクトホールを形成す
    るホトリソグラフィ工程、を含むことを特徴とする半導
    体装置の製造方法。
JP59137687A 1984-07-03 1984-07-03 半導体装置の製造方法 Pending JPS6116571A (ja)

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