JPS62128176A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体装置の製造方法に係り、特に高集積、
高信頼、高性能化に好適な半導体装置の製造方法に関す
る。

〔発明の背景〕

半導体集積回路のパターン寸法がサブミクロンオーダま
で進展してきた現在、通常用いられるホトリソグラフィ
ー技術のマスク合わせ精度、特に電極取出しくコンタク
ト）領域に要する合わせ精度が半導体集積回路の微細化
、高性能化を進める上での障害となってきている。

例えば第３図（ａ）、（ｂ）に従来の製造方法により作
製したＭＯ８型電界効果トランジスタ（以下、ＭｏＳト
ランジスタ）の平面パターン及び断面図を示す、ｐ型半
導体基板１００、フィールド酸化膜による素子分離領域
１０１．ゲート酸化［ＬＯ２、ゲート電極１０３．低濃
度ｎ型ドレイン領域１０４、ゲート電極の側壁に設けら
れたシリコン酸化膜によるサイドウオール１０５、高濃
度ｎ型ソース・ドレイン領域１０６、パッシベーション
（Ｐ　Ｓ　Ｇ）膜１０７．コンタクトホール１０８、電
極配線層１０９から成る（特開昭５７−１４９７７７号
）、シかしこのような従来法によるＭＯＳトランジスタ
では、コンタクト領域（ソース・ドレイン領域からコン
タクトホールを介して電極配線層に引き上げる領域）に
要する面積が大きくなってしまう。すなわち、コンタク
トホール１０８を形成する際にコンタクトホール１０８
がフィールド酸化膜１０１の端部に重なると、電極配線
層１０９とｐ型半導体基板１００とが接するため、ソー
ス又はドレイン領域１０６と半導体基板１００が短絡す
る場合がある。また短絡にまで至らなくともソース又は
ドレイン領域１０６と接する電極配線層１０９の面積が
重なり分だけ小さくなるので接触抵抗が増大し、ＭＯＳ
トランジスタの特性を低下させる。従って通常コンタク
トホール１０８はフィールド酸化膜による素子分離領域
１０１の端から、ホトリソグラフィーのマスク合わせ精
度以上の距離Ｄａを隔てて形成する必要がある。また同
様にコンタクトホール１０８はゲート電極１０３ともマ
スク合わせの精度以上の距離Ｄｊ＆を隔てて形成する必
要がある。この結果、従来法によるＭＯＳトランジスタ
のソース・ドレイン領域の面積は、コンタクトホール形
成に附随した領域分だけ大きくなり、微細化が図れない
。また換言すればソース・ドレン領域１０６の寄生容量
が大きくなり、素子の高速化が図れない等の欠点があつ
た。

また前述した例はＮチャネルＭＯ８）−ランリスタであ
ったが、ｐチャネルＭＯＳトランジスタにおいても全く
同様であり、バイポーラ型トランジスタ（以下、バイポ
ーラトランジスタ）のベース領域のコンタクト形成にお
いても同様の問題点があった。

〔発明の目的〕

本発明の目的は、コンタクトホール（電極取り出し）形
成に附随する不要領域を除去することで、高集積、高信
頼及び高性能化に適した半導体装置の製造方法を提供す
ることにある。

〔発明の概要〕

本発明の特徴は、少なくとも一部にヒ素（Ａｓ）又はリ
ン（Ｐ）が添加されている導電性材料上に多結晶シリコ
ン膜を設ける工程と、熱処理して上記導電性材料から該
多結晶シリコン膜中にＡｓ又はＰを拡散させる工程と、
しかる後に酸化性雰囲気中で熱処理することにより該Ａ
ｓ又はＰが拡散された領域の多結晶シリコン膜をシリコ
ン酸化膜に変換せしめる工程とを夫々有して成ることに
ある。

コンタクトホール形成に附随する不要領域を除去するに
は、ソース及びドレイン領域と接し、かつフィールド酸
化膜上まで引き上げられた配線として用いられる多結晶
シリコンなどの導電性膜を設け、該導電性膜上にコンタ
クトホールを形成す゛ることが必要である。しかし該導
電性膜はソース・ドレイン領域と自己整合的に接し、か
つソース領域、ドレイン領域及びゲート電極がそれぞれ
自己整合的に分離されて形成されていることが不可欠と
なる。

本発明における検討結果では、高濃度にＡｓ又はＰが添
加された多結晶シリコン膜の酸化速度が著しく大きい現
象を利用することで上記構造が達成できることを見い出
した。すなわち、まず導電性材料からなるゲート電極中
にＡｓ又はＰを高濃度添加する工程と、該ゲート電極の
側壁に厚みの制御された絶縁膜を設けると同時にソース
領域、ドレイン領域及びゲート電極の表面を露出させる
工程と、次いで全面に不純物が添加されていない多結晶
シリコン膜を被着した後熱処理することで該ゲート電極
中のＡｓ又はＰがゲート電極の上面と接する領域の多結
晶シリコン膜中に拡散する。

しかる後に酸化性雰囲気中で熱処理することで。

該Ａｓ又はＰが拡散された領域の多結晶シリコン膜を前
記増速酸化を利用しシリコン酸化膜に変換せしめる。こ
の時化の領域の多結晶シリコン膜上には薄い酸化膜しか
成長しないので被着した多結晶シリコン膜の厚みがほぼ
保たれる。次に該多結晶シリコン膜を、ソース領域及び
ドレイン領域を覆い少なくとも一部をフィールド酸化膜
上にまで引き上げた形状に加工する。以上説明したよう
にして形成された多結晶シリコン膜は、ゲート電極上で
自己整合的にソース領域上とドレイン領域上とに分離さ
れており、またソース領域及びドレイン領域に自己整合
的に接続されていることからマスク合わせ精度を考慮す
る必要がない。更にコンタクトホールの形成はフィール
ド酸化膜上に引き上げた多結晶シリコン膜上に設けるこ
とができるので従来の不都合が除去でき、ソース・ドレ
イン領域に要する面積を極めて小さくすることができる
。また本発明はバイポーラトランジスタのベース領域に
も全く同様に適用することができる。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の一実施例におけるＭＯＳトランジスタ
の製造方法を製造工程順に示す断面図である。

まず第１図（ａ）に示すようにｐ型半導体基板１０上に
選択酸化によりフィールド酸化膜１１を形成し、フィー
ルド酸化膜１１で囲まれた領域内に薄いゲート酸化膜１
２を形成する。次いで全面に第１の多結晶シリコン膜を
５０００人の厚みで被着した後、Ａｓを２　Ｘ　１０　
ｌＢａｍ−”イオン打込みする。しかる後に写真蝕刻法
により所望形状に加工することでゲート電極１３を形成
する。該ゲート電極１３をマスクとして低濃度ｎ型のソ
ース・ドレイン領域１４をイオン打込みにより形成する
。

次に第１図（ｂ）に示すように全面にＣＶＤ法による酸
化珪素膜を被着した後、異方性のドライエツチング技術
で該酸化珪素膜をエツチングすることにより、ゲート電
極１３の側壁に酸化珪素から成るサイドウオール１５を
設けると同時にソース領域、ドレイン領域及びゲート電
極の上面を露出する。次に第１図（ｃ）に示すように全
面に第２の多結晶シリコン膜１６を２０００人の厚みで
被着した後に、酸素雰囲気中で８００℃、１０分間の熱
処理することで前記第２の多結晶シリコン膜１６の表面
に数十人の薄い酸化珪素膜を形成する。

次いで窒素雰囲気中で９００℃、３０分間の熱処理を施
こすことで、前記ゲート電極１３中にドーピングされた
Ａｓ［子をゲート電極１３の上面と接する領域の多結晶
シリコン膜中に拡散させ、Ａｓがドーピングされた多結
晶シリコン膜１６ａを形成する。次に第１図（ｄ）に示
すように、まずＨ２／　Ｏｚ　＝　１　／　２の混合ガ
スを燃焼させたいわゆるｗｅｔｏｚ中で８５０℃、２５
分間の熱処理を施こすと、Ａｓがドープされた多結晶シ
リコン膜１６ａ上には約５０００人の酸化珪素膜１７が
成長し、他の多結晶シリコン膜１６上には約３００人の
酸化珪素膜１８が成長する。この結果第１図（ｄ）から
明らかなようにＡｓがドープされた多結晶シリコン膜１
６ａは少なくともすべて酸化珪素膜に変換され、他の領
域の多結晶シリコン膜１６は厚みが約１８７０人に薄く
なるものの保存される。従ってこの多結晶シリコン膜１
６はソース領域上とドレイン領域上がそれぞれ前記約５
０００人の酸化珪素膜１７により自己整合的に分離され
たことになる。次いで前記約３００人の薄い酸化珪素膜
１８を通してＡｓイオンをＩ　Ｘ　１０１Ｂｃｍ−”注
入し、９５０℃、１０分間の熱処理を窒素雰囲気中で施
こすことにより、半導体基板１０内のソース及びドレイ
ン領域に高濃度のｎ型導電性領域２０を形成する。次に
第１図（ｅ）に示すように通常のホトリソグラフィー技
術を用いて前記１８゜１６の各層を少なくとも一部をフ
ィールド酸化膜１１上にまで引き上げて選択蝕刻してソ
ース・ドレイン電極１６ｂを形成する。次いでパッシベ
ーション膜としてＰＳＧ膜２膜製１着した後、通常のホ
トリソグラフィー技術を用いて前記２１゜１８の各層を
選択蝕刻して前記ソース・ドレイン電極１６ｂ上にコン
タクトホール２２を形成する。

次にＡＱ−２％Ｓｉ合金を被着した後、前述同様選択蝕
刻して電極配線層２３を形成することでｎチャネルＭｏ
Ｓトランジスタの製造工程が終了する。なお第１図（ｇ
）は同（ｆ）の平面パターン図である。以上説明した製
造方法を用いることで。

ソース領域及びドレイン領域は自己整合的に接したソー
ス・ドレイン電極１６ｂによりフィールド酸化膜１１上
まで引き上げられ、少なくともフィールド酸化膜１１上
に重ねてコンタクトホールが形成できるので、従来法の
ようなコンタクトホールの形成に附随した不要なソース
、ドレイン領域が完全に除去できる。従ってＭＯＳトラ
ンジスタの微細化が容易に達成でき、しかもソース、ド
レイン領域２０の寄生容量が大幅に小さくできるので素
子の高速化が達成できる。また電極配線層２３とソース
、ドレイン領域２０の接続が多結晶シリコン膜（ソース
、ドレイン電極）１６ｂを介して成されるので、電極配
線層２３を構成するＡＱ原子の侵入などによる接合特性
の劣化が防止できる。従って素子の信頼性も大幅に向上
できる。

なお第１図における実施例ではゲート電極材として多結
晶シリコン膜を用いて説明したが、現在一般的に用いら
れている下層が多結晶シリコン膜上層が高融点金属のシ
リサイドの如き２層構造であってもよく、また下層が多
結晶シリコン膜、中間層が高融点金属のシリサイド、上
層が多結晶シリコン膜の如き３層構造であっても本発明
の効果を奏することができた。また本実施例ではゲート
電極中に添加する不純物をＡｓとして説明したがＰであ
っても十分大きな増速酸化が観測されるので本発明の効
果を奏することができた。更にｐチャネルＭＯ８に適用
しても全く同様の効果が確認できた。

一方、ソース、ドレイン電極１６ｂの上部全面に自己整
合的に高融点金属のシリサイドを形成することでソース
、ドレイン領域に寄生する直列抵抗を低減できるので、
素子の高速化が一層達成できる。

次に第２の実施例について説明する。

第２図は本発明におけるバイポーラトランジスタのエミ
ッタ及びベース領域の製造方法を製造工程順に示す断面
図である。

まず第２図（ａ）に示すようにｐ型半導体基板５０上に
高濃度ｎ型導電性層（ｎ中層）５１を形成し、エピタキ
シャル成長法により低濃度ｎ型導電性の単結晶層（ｎ一
層）５２を形成し、次いで選択酸化によりフィールド酸
化膜５３を形成する。

次にフィールド酸化膜５３で囲まれた領域内に薄い酸化
珪素膜５４を形成した後Ｂをイオン打込みすることでベ
ース層となるｐ型温電性領域５５を形成する。次に第２
図（ｂ）に示すように薄い酸化珪素膜５４の所望領域を
選択蝕刻し開口部を形成する。次いで全面に第１の多結
晶シリコン膜を３０００人被着６、乾燥した酸素雰囲気
中で８５０”Ｃ，３０分の熱処理を施こし、前記多結晶
シリコン膜の表面に酸化珪素膜を約１００人形成する。

次いで全面にＡｓイオンを１．５　Ｘ　１０”■−２だ
け注入し、窒素雰囲気中で熱処理することでｐ型溝電性
領域５５内に高濃度ｎ型導電性のエミツタ層５７を形成
する。しかる後に前記酸化珪素膜５４を蝕刻して設けた
開口部を覆うように残して選択蝕刻することでエミッタ
電極５６を形成する。

次に第２図（Ｑ）に示すように全面にＣＶＤ法による酸
化珪素膜を被着した後に異方性のドライエツチング技術
で該酸化珪素膜をエツチングすることにより、エミッタ
電極５６の側壁に厚みの制御されたサイドウオール５８
を設けると同時にベース領域５５とエミッタ電極５６の
上面を露出させる。次に第２図（ｄ）に示すように全面
に第２の多結晶シリコン膜５９を２０００人の厚みで被
着した後に、乾燥した酸素雰囲気中で８００℃。

１０分間の熱処理を施こすことで前記多結晶シリコン膜
５９の表面に数十人の薄い酸化膜を形成する。次いで窒
素雰囲気中で９００℃、３０分間の熱処理を施こすこと
で、前記エミッタ電極５６中にドーピングされたＡｓ原
子をエミッタ電極の上面と接する領域の第２の多結晶シ
リコン膜中に拡散させ、Ａｓがドーピングされた多結晶
シリコン膜５９ａを形成する。次に第２図（ｅ）に示す
ようにまずＨｚ　／　Ｏｎ　＝　１　／　２の混合ガス
を燃焼させたいわゆる％＋５ｔＯｚ中で８５０℃、２５
分間の熱処理を施こすと、Ａｓがドープされた多結晶シ
リコン膜５９ａ上には約５０００人の酸化珪素膜６０が
成長し、他の領域の多結晶シリコン膜５９上には約３０
０人の酸化珪素膜６１が成長する。

この結果、第２図（ｅ）から明らかなようにＡｓがドー
プされた多結晶シリコン膜５９ａは少なくともすべて酸
化珪素膜に変換され、他の領域の多結晶シリコン膜５９
は厚みが約１８７０人に薄くなるものの保存されて残る
。従ってベース領域５５上の多結晶シリコン膜５９は前
記約５０００人の酸化珪素膜６０により自己整合的にエ
ミッタ電極５６と分離されたことになる。次いで前記約
３００人の薄い酸化珪素膜６１を通してＢイオンを３　
Ｘ　１０　”ａａ−’注入し、９５０℃、１０分間の熱
処理を施こすことにより、前記多結晶シリコン膜５９と
接するベース領域５５に高濃度ｐ型導電性層６２を形成
する。この時前記酸化珪素膜６０はボロン（Ｂ）のイオ
ンのエミッタ電極５６内へ注入を阻止するマスクになる
。次に第２図（ｆ）ニ示スようにまず、エツチングによ
り前記多結晶シリコン膜５９上の薄い酸化珪素膜６１を
除去すると同時にエミッタ電極５６上の厚い酸化珪素膜
６ｏを、その後エミッタ電極５６上に設けるコンタクト
ホールの形成に支障を来たさない程度まで薄くする。次
いで通常のホトリソグラフィー技術を用いて前記多結晶
シリコン膜５９を少なくとも一部をフィールド酸化膜５
３上にまで引き上げて選択蝕刻することでベース電極５
９ｂを形成する。

次いでパッシベーション膜としてＰＳＧ膜６３を被着し
た後、ＰＳＧ膜６３及び前述の如く薄くした酸化珪素膜
６０を選択蝕刻して、ベース電極上でのコンタクトホー
ル６４ａとエミッタ電極上でのコンタクトホール６４を
それぞれ開孔する。次に第２図Ｃｇ）に示すようにＡＱ
−２％Ｓｉ合金を被着した後、前述同様選択蝕刻して電
極配線層６５を形成することでバイポーラトランジスタ
におけるエミッタ及びベース領域の製造工程が完了する
。第２図（ｈ）は同（ｇ）の平面パターン図である。

以上説明した製造方法を用いることで、ベース領域５５
は自己整合的に接続されたベース電極５９ｂによりフィ
ールド酸化膜５３上まで引き上げられており、ベース領
域５５のコンタクトホールはこのフィールド酸化膜２１
上のベース電極５９ｂの上に設けることができる。従っ
て従来法のようなベース領域５５のコンタクトホールの
形成に附随した不要な領域が完全に除去できる。この結
果バイポーラトランジスタの微細化が容易に達成でき、
しかもベース領域５５の寄生容量が大幅に小さくできる
ので素子の高速化が図れる。また従来法では外部ベース
となる高濃度ｐ型温電層ス の形成がマイク合わせの都合からエミッタ電極からマス
ク合わせ精度以上の十分な距離を隔てて形成しなければ
ならなかったが５本発明ではエミッタ電極５６上の厚い
酸化珪素膜６ｏによりＢイオンがエミッタ電極中に注入
されるマスキング材となるため、合わせ精度を考慮する
必要がない。従って高濃度ｐ型導電層６２を自己整合的
にエミツタ層５７に近づけることができるので、ベース
直列抵抗が低減し高速化がより一層図れる。また電極配
線層６５とベース層５５の接続が多結晶シリコン膜（ベ
ース電極）５９ｂを介して成されるので電極配線層６５
を構成するＡＱｆＭ子の侵入などによる接合特性の劣化
が防止できる。従って素子の信頼性も大幅に向上できる
。

一方、ベース電極５９ｂの上部全面に自己整合的に低抵
抗の金属シリサイド層を設けることで。

ベース直列抵抗が一層低減できるので素子の高速化が更
に一層達成できる。

〔発明の効果〕

本発明によれば、ＭｏＳトランジスタのソース。

ドレイン領域或いはバイポーラトランジスタのベース領
域を極めて微細化できるので、素子の高集積化が容易で
あり、各種寄生容量、寄生抵抗が大幅に低減でき、素子
の高速化が達成できる。更に電極配線層と拡散層の接続
が多結晶シリコン膜を介して成されるので接合特性の劣
化等がなく、信頼性が大幅に向上できる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）は本発明の実施例におけるＭＯＳ
トランジスタの製造方法を製造工程順に示す断面図で、
第１図（ｇ）は第１図（ｆ）の平面パターン図、第２図
（ａ）〜（ｇ）は本発明の実施例におけるバイポーラト
ランジスタの製造方法を製造工程順に示す断面図で、第
２図（ｈ）は第２図（ｇ）の平面パターン図、第３図（
ａ）は従来法により製造したＭｏＳトランジスタの断面
図で、第３図−（ｂ）はその平面パターン図である６１
０・・・ｐ型半導体基板、１１・・・フィールド酸化膜
、１２・・・ゲート酸化膜、１３・・・ゲート電極、１
４・・・低濃度り型ソース・ドレイン領域、１５・・・
サイドウオール、１６，１６ａ・・・多結晶シリコン膜
、１７．１８・・・酸化珪素膜、２０・・・高濃度ｎ型
ソース・ドレイン領域、２１・・・ＰＳＧｌｌｌ、２２
・・・コンタクトホール、２３・・・電極配線層。

Claims (1)

【特許請求の範囲】
1. １、少なくとも一部にヒ素又はリンが添加されている導
   電性材料上に多結晶シリコン膜を設ける工程と、熱処理
   して上記導電性材料から該多結晶シリコン膜中にヒ素又
   はリンを拡散させる工程と、しかる後に酸化性雰囲気中
   で熱処理することにより、該ヒ素又はリンが拡散された
   領域の多結晶シリコン膜をシリコン酸化膜に変換せしめ
   る工程とを夫々有することを特徴とする半導体装置の製
   造方法。