JPS62203363A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体′ｔＡ置の製造方法に関し、特にＭ　Ｏ
Ｓ型スタディツクＲＡＭ　（ｓＲＡＭ）の製造方法に係
わる。

（従来の技術） 従来、ｓＲＡＭは例えば第２図（ａ）〜（ｈ）に示す如
く製造される。

（１）ます、Ｐ型のシリコン塞板１の一表面に厚さ１０
０００人のフィールド酸化ＩＩ！ｉ！２を選択的に形成
し、このフィールド酸化ｆｉ！２で囲まれた素子＃Ａ域
上に厚さ５００人のゲート酸化膜３を形成する（第２図
（ａ）図示）。つづいて、埋込みコンタクトをとるべき
領域の前記ゲート酸化膜３を選択的に除去し、コンタク
ト部４を形成する。次いで、全面に第１層目の厚さ７０
００人の多結晶シリコンＩ！！ｉ１５を形成した後、こ
の多結晶シリコン層５にＰＯＣＩ２ｘを用いてリンを拡
散させその比抵抗を１０００ＯＣＲ程度とする（第２図
（ｂ）図示）。しかる後、前記多結晶シリコン層５をパ
ターニングし、多結晶シリコンからなる第１のゲート電
８ｉ６、及び多結晶シリコンからなる第２のゲート電極
７を形成する（第２図（Ｃ）図示）。更に、前記ゲート
電極６．７をマスクとして前記ゲート酸化膜３を選択的
に除去した後、ヒ素を前記素子領域に加速電圧４０Ｋｅ
Ｖ、ドーズ出３×１０”ｃｍ’の条件でイオン注入し、
Ｎ＋型のソース・ドレイン領域８．９を形成する（但し
、第２のグー１〜電極側のソース・ドレイン領域は図示
しない）。この際、前記第２のゲート電小７からリンが
コンタクト部４下の素子領域に拡散され、Ｎ型の拡ｒｌ
１層１０が形成される（第２図（ｄ）図示）。

（２）次に、全面にＣｖＤ法ニー１：す５ｉｏ２１１ｉ
１１を形成する。つづいて、前記第２のグー１〜電極７
上の所定のＳｉＯ２膜１１全１１を選択的に除去しコン
タクトホール１２を形成した後、全面に第２層目の多結
晶シリコン層１３を形成する（第２図（ｆ）図示）。次
いで、熱処理を行なうことにより前記第２のゲート電（
々７中のリンを多結晶シリコン層１３へ拡散させ、第２
のグー１〜爲□（析７と多結晶シリコン層１３とのコン
タクトを１１なう。更に、前記多結晶シリコン層１３を
バターニングし配線１４を形成した後、全面に５ｉ０２
膜１５を形成する。しかる侵、このＳｉＯ２膜１５の所
定のｍ１ｉｆｔにコンタクトホール１６を開孔し、更に
該コンタクトホール１６にＡｇ取出し配線１７を形成し
てＭＯ３型ＳＲＡＭを製造する（第２図（ｈ）図示）。

しかしながら、従来の技術によれば、以下に示す問題点
を有する。

■第１・第２のゲート電極６．７の夫々の抵抗値は、素
子の動作速度の兼合いから低く設定する必要がある。こ
のため、これらのゲートＩｆｆ！６．７の材料である第
１層目の多結晶シリコン層５は厚く堆積させ、このシリ
コン１１５に高濃度に不純物を拡散する必要がある。し
かし、このようにシリコン層を厚くすると、パターニン
グ後の前記ゲート電極６．７の段差が大きくなり、最後
のＡ２取出し配置１７の形成の際段差上部で段切れやり
絡等の不都合が生ずる。

■第２のゲート電極７とコンタク１〜部での素子領域と
のコンタクトは、熱拡散により行なっているため、拡散
層１０の接合深さが深くなる。（、ｔって、第１のゲー
ト電極６をゲートとするＭｏ５ｔヘランジスタのパンチ
スルー耐圧劣化防止等の理由から、前記拡散層１０を前
記トランジスタから十分用ｉす必要があり、ｖｉ細化に
不向きである。

■第２のゲート重陽７と、配線１４の材料となる第２層
目の多結晶シリコン饗１３とのコンタクトは、前記第２
のゲート主権７中のリンを多結晶シリコン層１３へ拡散
させることにより行なっている。このため、高抵抗が望
まれる負荷抵抗の実効的な抵抗値が減少する。従って、
これを回避するｔこめに多結晶シリコン層１３の長さは
余裕をもって長くとる必要があり、微細化に不向きであ
る。

（発明ｆ解決しようとする問題点） 本発明は上記事情に鑑みてなされたもので、素子の動作
速度を損うことなく段差を少なくして配線の段切れ、短
絡を回避するとともに、素子のｍ細化が可能な半導体装
置の製造方法を提供することを目的とする。

［琵明の構成］ （問題点を解決するだめの手段） 本光明は、半導体基板上に素子領域を形成する工程と、
この素子８Ｍ　１ａ上にゲート酸化膜を介してゲート電
極を形成する工程と、前記素子領域にソース・ドレイン
領域を形成する工程と、前記ソース・トレイン領域及び
ゲート電４転の少なくともコンタクト部上にシリサイド
層を形成する工程とを具備することを特徴とし、もって
素子の動作速度を損うとことなく配線の段切れや短絡を
回避し、更に素子の微細化をなしえる。

（作用） 本発明によれば、埋込みコンタクト部での素子′？！４
域とのコンタクト、及び第１層目の重臣とこれと接続す
るより上層の配線とのコンタクトをシリサイド層を介在
させることにより、素子の動作速度を損うことなく段差
を少なくして配線の段ｔ；７Ｊれ、短絡を回避し、かつ
素子の微細化が可能にできる。

（実施例） 以下、本発明の一実施例をＭＯ３型ｄＲＡ〜１の製造に
適用した場合について第１図（ａ）〜（ｊ）を参照して
説明する。

（１）まず、Ｐ型のシリコン基（反２１の表面に選択酸
化法により厚さ１００００人のフィールド酸化膜２２を
形成した後、このフィールド酸化膜２２で囲まれた素子
領域に厚さ５００人のゲート酸化膜２３を形成した（第
１図（ａ＞図示）。つづいて、埋込みコンタク１〜をと
るべき領域の前記ゲートＱ化１１！！　２３を選択的に
除去し、コンタクト部２４を形成した。次いで、全面に
第１層目の厚さ１０００人の多結晶シリコン層２５を形
成した後、この多結晶シリコン層２５に低濃度のリンを
拡散させた（第１図（ｂ）図示）。なお、リン拡散の代
わりにリンを加速電圧１００ＫｅＶ、ドーズｌ１１Ｘ１
０”ＣｌＲ４の条件でイオン注入を行なってもよい。こ
こで、前記多結晶シリコン府２５の比抵抗は４００μΩ
Ｃ屑程度でよい。しかる後、前記多結晶シリコン層２５
をパターニングし、多結晶シコン／）目うなる第１のゲ
ート電極２６、同材ｒ４からなる汀２のグー１〜電極２
７をそれぞれ形成したく第１図（Ｃ）図示）。更に、前
記ゲート１罎２６．２７をマスクとしてヒ素を前記素子
領域に加速′１圧１００ＫｅＶ、ドーズｆｆ１１Ｘ１０
１”ＩＪ４の条件でイオン注入し、ソース・ドレイン領
域となるイオン注入層２８．２９を形成した（第１図（
ｄ）図示）。この後、全面に厚さ１０００人のモリブデ
ン（Ｍ　Ｏ）　Ｍｌ　３０を形成した（第１図（ｅ）図
示）。

（２）次に、熱処理を行なった。この結果、前記素子領
域、ゲート電極２６．２７とＭｏ膜３０とが接触してい
る部分のみがシリサイド化され、モリブデンシリサイド
（ＭＯ３ｉ２ｍ、以下シリサイド層）３１ａ、３１ｂと
なった。また、同時に前記イオン注入層２８．２９が活
性化され、Ｎ＋型のソース・ドレイン領域３２．３３が
形成されるとともに、第２のゲート電極２７からのリン
が素子領域に拡散されて拡散層３４が形成されたく第１
図（ｆ）図示）。つづいて、前記フィールド酸化膜２２
上のシリサイド化されないＭ　ｏ　ｔｌｌＪ３０を除去
した後、全面にＣＶＤ法により厚さ４０００人のＳ　ｉ
　Ｏ２膜３５を形成した（第１図（０）図示）。次いで
、前記シリサイド層３１ｂ上の所定の５ｉＯ２１１０３
５を選択的に除去しコンタクトホール３６を形成した後
、全面に第２層目の厚さ５０００人の多結晶シリコン層
３７を形成した（第１図（ｈ）図示）。更に、熱処理に
より前記シリサイド層３１ｂと多結晶シリコン層３７と
のコンタクｉ・を形成した後、前記多結晶シリコン層３
７をバターニングして配線３８を形成した。

この後、全面にＳｔ○２＋１！Ｊ３９を形成しく第１図
（ｉ　）　図示）　、コ（７）Ｓ　ｉ　０２　膜３９（
１）所定０）ｆ：ｒ４Ｖｔにコンタクトホール４０を形
成した。この後、このコンタクミルホール４０にＡ２取
出し配線４１を形成してＭＯ８型ＳＲＡＭを製造した（
第１図（ｊ）図示）。

上記実施例によれば、ソース・ドレイン領域３２．３３
とのコンタクト、及び第２のグー１へ電１少２７と配線
３７とのコンタクｌ〜を抵抗の低いシリサイド＠３１ｂ
を用いて行なうため、従来と比べ以下に示す効果を有す
る。

■第２のゲート電極２７の実効的な低抵抗化を図ること
ができる。即ち、従来では第２のゲート電１徂２７の材
料である第１層目の多結晶シリコン層２５の抵抗率は１
０００μΩｃｍで７０００人の厚さを必要とした。この
場合、表面抵抗率は１４Ω／口である。しかして、本発
明によれば、第１層目の多結晶シリコン層の膜厚を従来
より著しく薄くしても前記と同程度の表面抵抗率を得る
ことができた。つまり、シリサイド層３１ｂの抵抗率が
１００μΩｃｙｒであるので、その膜厚は７００人で足
りる。従って、第１層目の多結晶シリコン層２５の不純
物濃度が低く、抵抗が高くとも、従来の第１層目の多結
晶シリコン層の１／１０の厚さを有するシリサイド層を
形成すれば、素子の動作速度を劣化させることはない。

以上より、シリサイド層３１ｂと下地となる第２のグー
１へ電ｉ仙２７の合計の厚さを考慮しても、従来ど比べ
’１、−′２程度の厚さで済み、段差を小さくして配線
の段切れ、短絡の防止、素子の微細化を図ることができ
る。

■従来の様に第１層目の多結晶シリコン層に不純物を高
′ＩＡ度に拡散させる必要がないため、埋込みコンタク
ト部における拡散層３０の接合深さは浅く、従来のよう
に悪影響を及ぼすことはない。

■第２層目の多結晶シリコン層３７への高濃度不純物拡
散も同壕に少ないため、上記多結晶シリコン層３７の実
効的な抵抗１直を低下させることはない。

なお、上記実施例では、第１図＜ｄ）の工程でヒ木を所
定の条件下で素子領域にイオン注入させてイオン注入層
を形成したが、これに限らず、第１図（ｂ）の工程にお
けるーｒオン注入と兼ねることができる。即ち、一層目
の多情晶シリコン層をバターニングした後、第１図（ｄ
）に図示するイオン注入層と同時にバターニングした多
結晶シリコン層にイオン注入を行なってもよい。

また、上記実施例では、シリサイド層を形成する材料と
してＭＯ膜を用いた場合について述べたが、これに限ら
ず、例えばＴｉ、Ｗなどの高融点金属膜を用いてもよい
。

［発明の効果」 以上詳述した如く本発明によれば、素子の動作速度を罰
うことなく配線の段切れや短絡を回避できるとともに、
素子の微細化を達成できる半導体装置の製造方法を（２
供できる。

【図面の簡単な説明】

第１図（ａ）〜（」）は本発明の一実施例に係るＭＯ８
型ｄＲＡＮの製造方法を工程順に示す断面図、第２図（
ａ）　〜（ｈ）は従来のＭＯ３型ｄＲＡ　Ｍの製造方法
を工程順に示す断面図である。 ２１・・・Ｐ型のシリコン基板、２２・・・フィールド
酸化膜、２３・・・ゲート酸化膜、２４．３７・・・多
結晶シリコン層、２５・・・コンタクｌ一部、２６．２
７・・・ゲート電極、３０・・・ＭＯ膜、３１・・・拡
散層、３１ａ、３　ｌ　ｂ−、シリサイドＩｉｉ　（Ｍ
ＯＳ　＋２１１）、３２・・・Ｎ＋型のソースｆ！４域
、３３・・・Ｎ２型のドレイン領域、３４・・・拡散層
、３５．３９・・・５ｉＯｚ膜、３６．４０・・・コン
タクトホール、４１・・・へ２取出し配線。 出願人代理人　弁理士　鈴江武彦 第１図 第１　図 ＾ハ １）　　　　　　　　　Ｄ へＦ　　　へ−

Claims (1)

【特許請求の範囲】
1. 　半導体基板上に素子領域を形成する工程と、この素子
   領域上にゲート酸化膜を介してゲート電極を形成する工
   程と、前記素子領域にソース・ドレイン領域を形成する
   工程と、前記ソース・ドレイン領域及びゲート電極の少
   なくともコンタクト部上にシリサイド層を形成する工程
   と、前記ゲート電極と前記シサイド層を介して接続する
   配線を形成する工程とを具備することを特徴とする半導
   体装置の製造方法。