JPH05211131A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05211131A JPH05211131A JP4313043A JP31304392A JPH05211131A JP H05211131 A JPH05211131 A JP H05211131A JP 4313043 A JP4313043 A JP 4313043A JP 31304392 A JP31304392 A JP 31304392A JP H05211131 A JPH05211131 A JP H05211131A
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- JP
- Japan
- Prior art keywords
- layer
- polycrystalline silicon
- contact hole
- semiconductor device
- resistance
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Abstract
(57)【要約】
【目的】 半導体装置においてダイレクトコンタクト部
に段差を有する構造であっても、配線の形成時に段差に
よる影響を受けず、良好な配線パターンを達成できる構
造を得る。 【構成】 コンタクトホール２７内に露出する露出層と
第１の低抵抗化層３０とがコンタクトホール内に設けら
れた第２の半導体層２８ａを介して接続される半導体装
置であって、第２の半導体層２８ａは、エッチバックに
よりコンタクトホール内に選択的に形成され、コンタク
トホールとの段差を小さくした。
に段差を有する構造であっても、配線の形成時に段差に
よる影響を受けず、良好な配線パターンを達成できる構
造を得る。 【構成】 コンタクトホール２７内に露出する露出層と
第１の低抵抗化層３０とがコンタクトホール内に設けら
れた第２の半導体層２８ａを介して接続される半導体装
置であって、第２の半導体層２８ａは、エッチバックに
よりコンタクトホール内に選択的に形成され、コンタク
トホールとの段差を小さくした。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば高抵抗負荷型ＭＯＳスタティックＲＡＭに類する半
導体装置に関するものである。
えば高抵抗負荷型ＭＯＳスタティックＲＡＭに類する半
導体装置に関するものである。
【０００２】
【従来の技術】高抵抗負荷型ＭＯＳスタティックＲＡＭ
のメモリセルは、２個の高抵抗と４個のＮ型ＭＯＳトラ
ンジスタで構成されており、その微細化にともない配線
用に２層の多結晶シリコンを採用した構成による半導体
装置が一般的なものとなっている。そして、第２層多結
晶シリコンは直接Ｎ＋拡散層や第１層多結晶シリコンと
結線・接続されている。
のメモリセルは、２個の高抵抗と４個のＮ型ＭＯＳトラ
ンジスタで構成されており、その微細化にともない配線
用に２層の多結晶シリコンを採用した構成による半導体
装置が一般的なものとなっている。そして、第２層多結
晶シリコンは直接Ｎ＋拡散層や第１層多結晶シリコンと
結線・接続されている。
【０００３】図５は従来からの代表的なメモリセルの要
部構造を示す模式断面図である。図において、１０はＰ
型基板又は所定の基板に形成されたＰ型ウエルで、本図
の場合はＰ型基板である。１２はフィールド酸化膜、１
４はゲート酸化膜、１６はＮ＋の第１層多結晶シリコン
（ゲート電極）、１８はＮ＋拡散層、２０はＣＶＤ法に
よって形成された酸化膜（以下ＣＶＤ酸化膜という）、
２２はＮ＋拡散層１８へのダイレクトコンタクト、２４
はＮ＋の第２層多結晶シリコン（第１の低抵抗化層とい
う）、２６は第２層多結晶シリコン２４の中に設けられ
た高抵抗部である。なお、この高抵抗部２６の形成以後
の工程で形成される部分は省略されている。
部構造を示す模式断面図である。図において、１０はＰ
型基板又は所定の基板に形成されたＰ型ウエルで、本図
の場合はＰ型基板である。１２はフィールド酸化膜、１
４はゲート酸化膜、１６はＮ＋の第１層多結晶シリコン
（ゲート電極）、１８はＮ＋拡散層、２０はＣＶＤ法に
よって形成された酸化膜（以下ＣＶＤ酸化膜という）、
２２はＮ＋拡散層１８へのダイレクトコンタクト、２４
はＮ＋の第２層多結晶シリコン（第１の低抵抗化層とい
う）、２６は第２層多結晶シリコン２４の中に設けられ
た高抵抗部である。なお、この高抵抗部２６の形成以後
の工程で形成される部分は省略されている。
【０００４】次に、上述のようなメモリセルの製造方法
について述べる。まず、Ｐ型基板１０又はＰ型ウエルの
主表面を選択酸化し、フィールド酸化膜１２が形成され
る。ついで、チャネル用の不純物イオン注入を行った
後、ゲート酸化膜１４を形成する。その上に、アンドー
ピングの多結晶シリコンが堆積されると共に、リン
（Ｐ）が蒸着等の方法により堆積される。この場合、多
結晶シリコンにリンがドープされて低抵抗化された多結
晶シリコン層が得られる。そして、所定のパターニング
後、エッチングにより第１層多結晶シリコン１６のゲー
ト電極が形成される。
について述べる。まず、Ｐ型基板１０又はＰ型ウエルの
主表面を選択酸化し、フィールド酸化膜１２が形成され
る。ついで、チャネル用の不純物イオン注入を行った
後、ゲート酸化膜１４を形成する。その上に、アンドー
ピングの多結晶シリコンが堆積されると共に、リン
（Ｐ）が蒸着等の方法により堆積される。この場合、多
結晶シリコンにリンがドープされて低抵抗化された多結
晶シリコン層が得られる。そして、所定のパターニング
後、エッチングにより第１層多結晶シリコン１６のゲー
ト電極が形成される。
【０００５】ついで、このゲート電極をセルフアライメ
ントのマスクとしてヒ素（Ａｓ）のイオン注入がＰ型基
板１０の主表面に対して行われ、Ｎ＋拡散層１８が形成
される。そして、全面にＣＶＤ酸化膜２０が形成される
と共に、所定のパターニングが行われ、ダイレクトコン
タクト２２を形成するためのエッチングがＣＶＤ酸化膜
２０に対して行われ、コンタクトホール２７が形成され
る。
ントのマスクとしてヒ素（Ａｓ）のイオン注入がＰ型基
板１０の主表面に対して行われ、Ｎ＋拡散層１８が形成
される。そして、全面にＣＶＤ酸化膜２０が形成される
と共に、所定のパターニングが行われ、ダイレクトコン
タクト２２を形成するためのエッチングがＣＶＤ酸化膜
２０に対して行われ、コンタクトホール２７が形成され
る。
【０００６】さらに、アンドーピングの多結晶シリコン
の堆積が行われ、所定のパターニングの後、エッチング
が行われる。そして、高抵抗部２６上のレジストを残し
てヒ素の注入が行われ、適宜の拡散工程を経て、第１の
低抵抗化層の第２層多結晶シリコン２４が形成される。
この場合、アンドーピングの多結晶シリコンは高抵抗で
あるから、高抵抗部２６は高抵抗特性を保持するが、他
の部分はヒ素の注入により低抵抗化されて導電配線とし
て使用される。なお、以上の工程の後は、詳細説明は省
略するが、通常のコンタクト、アルミ配線、パッシベー
ション等が行われ、高抵抗型ＭＯＳスタティックＲＡＭ
が完成する。
の堆積が行われ、所定のパターニングの後、エッチング
が行われる。そして、高抵抗部２６上のレジストを残し
てヒ素の注入が行われ、適宜の拡散工程を経て、第１の
低抵抗化層の第２層多結晶シリコン２４が形成される。
この場合、アンドーピングの多結晶シリコンは高抵抗で
あるから、高抵抗部２６は高抵抗特性を保持するが、他
の部分はヒ素の注入により低抵抗化されて導電配線とし
て使用される。なお、以上の工程の後は、詳細説明は省
略するが、通常のコンタクト、アルミ配線、パッシベー
ション等が行われ、高抵抗型ＭＯＳスタティックＲＡＭ
が完成する。
【０００７】
【発明が解決しようとする課題】上記のような従来の半
導体装置、例えばスタティックＲＡＭでは、その第２層
多結晶シリコン２４に高抵抗部２６とその他の低抵抗部
を形成して、双方の配線に使用している。しかしなが
ら、最近のように構造の微細化が要求される場合には、
コンタクトホール２７部分において、第２層多結晶シリ
コン２４がＮ＋拡散層１８よりフィールド酸化膜１２の
上に大きくせりあがるいわゆる段差の大きい構造が採用
されるようになり、この段差上に設けられた配線すなわ
ち第１低抵抗化層の第２層多結晶シリコン２４のパター
ニングが、段差を有するが故に写真製版が良好に行われ
ず、配線の断線、隣接配線間の短絡等の発生するおそれ
が生ずるという問題がある。
導体装置、例えばスタティックＲＡＭでは、その第２層
多結晶シリコン２４に高抵抗部２６とその他の低抵抗部
を形成して、双方の配線に使用している。しかしなが
ら、最近のように構造の微細化が要求される場合には、
コンタクトホール２７部分において、第２層多結晶シリ
コン２４がＮ＋拡散層１８よりフィールド酸化膜１２の
上に大きくせりあがるいわゆる段差の大きい構造が採用
されるようになり、この段差上に設けられた配線すなわ
ち第１低抵抗化層の第２層多結晶シリコン２４のパター
ニングが、段差を有するが故に写真製版が良好に行われ
ず、配線の断線、隣接配線間の短絡等の発生するおそれ
が生ずるという問題がある。
【０００８】この発明は上述のような問題点を解決する
ためになされたもので、段差を有する構造であっても、
配線の形成時に段差による影響を受けず、良好な配線パ
ターニングが達成できる半導体装置を提供することを目
的とするものである。
ためになされたもので、段差を有する構造であっても、
配線の形成時に段差による影響を受けず、良好な配線パ
ターニングが達成できる半導体装置を提供することを目
的とするものである。
【０００９】
【課題を解決するための手段】この発明に係る半導体装
置は、コンタクトホール内に露出する露出層と第１の低
抵抗化層とを接続し、選択的に形成された半導体からな
る第２の層を設けて、コンタクトホールの部分に生ずる
段差を小さくしたものである。
置は、コンタクトホール内に露出する露出層と第１の低
抵抗化層とを接続し、選択的に形成された半導体からな
る第２の層を設けて、コンタクトホールの部分に生ずる
段差を小さくしたものである。
【００１０】
【作用】この発明においては、コンタクトホール内に第
２の半導体層が選択的に設けられるので、この状態の表
面の凹凸が低減され、この上に設けられる配線、すなわ
ち第１の低抵抗化層の写真製版が良好に実施されるの
で、断線や配線間の短絡等が生じなくなる。
２の半導体層が選択的に設けられるので、この状態の表
面の凹凸が低減され、この上に設けられる配線、すなわ
ち第１の低抵抗化層の写真製版が良好に実施されるの
で、断線や配線間の短絡等が生じなくなる。
【００１１】
【実施例】以下、この発明による半導体装置の一実施例
を、その製造方法を示す貼付図面に基づいて、詳細に説
明する。なお、図２の従来例と同様の構成部分について
は、同一符号を用いることとする。
を、その製造方法を示す貼付図面に基づいて、詳細に説
明する。なお、図２の従来例と同様の構成部分について
は、同一符号を用いることとする。
【００１２】図１〜図４には、この発明に係る半導体装
置の形成方法の一例が主要な製造工程毎に要部断面図に
よって示されている。つまり、図１〜図４は、いずれも
ダイレクトコンタクト乃至Ｎ＋拡散層の近辺を示す要部
拡大断面図である。そして、図４に、この発明による半
導体装置の特徴的な構造が示されている。
置の形成方法の一例が主要な製造工程毎に要部断面図に
よって示されている。つまり、図１〜図４は、いずれも
ダイレクトコンタクト乃至Ｎ＋拡散層の近辺を示す要部
拡大断面図である。そして、図４に、この発明による半
導体装置の特徴的な構造が示されている。
【００１３】まず、図１に示されているコンタクトホー
ル２７の形成までは、上述の従来例と同様の方法で形成
される。すなわち、Ｐ型基板１０の主表面に対し、選択
的にフィールド酸化膜１２が形成される。つぎに、チャ
ネル用のイオンが注入された後、ゲート酸化膜１４が形
成される。さらに、アンドーピングの多結晶シリコンが
堆積されると共に、リンの拡散が行われて低抵抗化され
る。そして、所定のパターニング及びエッチングが行わ
れてゲート電極として使用される第１層多結晶シリコン
１６が形成される。ついで、第１層多結晶シリコン１６
をセルフアライメントのマスクとしてヒ素の注入が行わ
れ、Ｎ＋拡散層１８が形成される。そして、ＣＶＤ酸化
膜２０がその上に形成された後、所定のパターニング及
びエッチングによって、ダイレクトコンタクトを形成す
るためのコンタクトホール２７が形成される。
ル２７の形成までは、上述の従来例と同様の方法で形成
される。すなわち、Ｐ型基板１０の主表面に対し、選択
的にフィールド酸化膜１２が形成される。つぎに、チャ
ネル用のイオンが注入された後、ゲート酸化膜１４が形
成される。さらに、アンドーピングの多結晶シリコンが
堆積されると共に、リンの拡散が行われて低抵抗化され
る。そして、所定のパターニング及びエッチングが行わ
れてゲート電極として使用される第１層多結晶シリコン
１６が形成される。ついで、第１層多結晶シリコン１６
をセルフアライメントのマスクとしてヒ素の注入が行わ
れ、Ｎ＋拡散層１８が形成される。そして、ＣＶＤ酸化
膜２０がその上に形成された後、所定のパターニング及
びエッチングによって、ダイレクトコンタクトを形成す
るためのコンタクトホール２７が形成される。
【００１４】つぎに、図２のように、リンが同時添加さ
れた多結晶シリコン層２８が堆積・形成される。このリ
ンドープの多結晶シリコン層２８の膜厚は、好ましく
は、コンタクトホール２７の短辺の長さの半分に設定さ
れる。このようにすると、コンタクトホール２７がほぼ
一様に隙間無く多結晶シリコン層２８で埋め込まれるよ
うになる。この状態で、多結晶シリコンの異方性エッチ
ングを行うと、図３にみられるように、コンタクトホー
ル２７内の多結晶シリコン層２８ａのみが第２の半導体
層によるダイレクトコンタクトの領域として選択的に殘
される。
れた多結晶シリコン層２８が堆積・形成される。このリ
ンドープの多結晶シリコン層２８の膜厚は、好ましく
は、コンタクトホール２７の短辺の長さの半分に設定さ
れる。このようにすると、コンタクトホール２７がほぼ
一様に隙間無く多結晶シリコン層２８で埋め込まれるよ
うになる。この状態で、多結晶シリコンの異方性エッチ
ングを行うと、図３にみられるように、コンタクトホー
ル２７内の多結晶シリコン層２８ａのみが第２の半導体
層によるダイレクトコンタクトの領域として選択的に殘
される。
【００１５】つぎに、その上に、アンドーピングの第２
層多結晶シリコン３０が堆積・形成される。そうする
と、図４に示すように、コンタクトホール２７がリンド
ープの多結晶シリコン層２８ａで埋められているため、
第２層多結晶シリコン３０は段差のない滑らかな表面状
態となる。この状態で、従来技術と同様に、高抵抗部２
６の形成領域にレジストを残してヒ素のイオン注入した
のち、熱処理を行ってヒ素を活性化する。この時、多結
晶シリコン層２８ａすなわち第２の半導体層によってコ
ンタクトホール２７が埋め込まれてその上面が平坦にな
っているので、特にこの部分の第２層多結晶シリコン３
０は平坦化されている。したがって、通常のように斜め
方向からヒ素のイオン注入が実施されても影になってヒ
素が打込まれない、つまりヒ素が入らない場所は少なく
なる。したがって、高温の熱処理によってヒ素をドライ
ブインする必要なく第２層多結晶シリコン３０は第１の
低抵抗化層として形成される。
層多結晶シリコン３０が堆積・形成される。そうする
と、図４に示すように、コンタクトホール２７がリンド
ープの多結晶シリコン層２８ａで埋められているため、
第２層多結晶シリコン３０は段差のない滑らかな表面状
態となる。この状態で、従来技術と同様に、高抵抗部２
６の形成領域にレジストを残してヒ素のイオン注入した
のち、熱処理を行ってヒ素を活性化する。この時、多結
晶シリコン層２８ａすなわち第２の半導体層によってコ
ンタクトホール２７が埋め込まれてその上面が平坦にな
っているので、特にこの部分の第２層多結晶シリコン３
０は平坦化されている。したがって、通常のように斜め
方向からヒ素のイオン注入が実施されても影になってヒ
素が打込まれない、つまりヒ素が入らない場所は少なく
なる。したがって、高温の熱処理によってヒ素をドライ
ブインする必要なく第２層多結晶シリコン３０は第１の
低抵抗化層として形成される。
【００１６】また、多結晶シリコン層２８ａ中のリンは
これに接続するＮ＋拡散層１８及び第２多結晶シリコン
３０へも上述の低温熱処理によって拡散するので、各接
続部のオーミック性を損なうことがないから、満足され
るコンタクト部の導通性が得られる。また、上述のよう
に第２層多結晶シリコン３０は全面にわたって上述のよ
うに段差が小さいから、写真製版に当たっても焦点ボケ
をしなくなり、綺麗な配線パターンが形成され、断線や
配線相互間の短絡等を起こさなくなる。その後、ＰＳＧ
（リンガラス）の堆積、コンタクトホールの形成、アル
ミ配線、パッシベーション等従来と同様の工程を経て、
スタティックＲＡＭの形成が終了する。
これに接続するＮ＋拡散層１８及び第２多結晶シリコン
３０へも上述の低温熱処理によって拡散するので、各接
続部のオーミック性を損なうことがないから、満足され
るコンタクト部の導通性が得られる。また、上述のよう
に第２層多結晶シリコン３０は全面にわたって上述のよ
うに段差が小さいから、写真製版に当たっても焦点ボケ
をしなくなり、綺麗な配線パターンが形成され、断線や
配線相互間の短絡等を起こさなくなる。その後、ＰＳＧ
（リンガラス）の堆積、コンタクトホールの形成、アル
ミ配線、パッシベーション等従来と同様の工程を経て、
スタティックＲＡＭの形成が終了する。
【００１７】なお、上記実施例では、図２，図３に示す
ように、リンドープの多結晶シリコン層２８を堆積した
後、エッチングを行いコンタクトホール２７を多結晶シ
リコン層２８ａで平坦に埋め込んでいるが、この平坦化
エッチングは次のような方法であってもよい。すなわ
ち、粘度の低いレジストあるいはスピンオンガラスを回
転塗布して表面の凹部を埋め、その後レジストあるいは
スピンオンガラスと多結晶シリコンのエッチング比がほ
ぼ等しいガスプラズマでエッチングする。
ように、リンドープの多結晶シリコン層２８を堆積した
後、エッチングを行いコンタクトホール２７を多結晶シ
リコン層２８ａで平坦に埋め込んでいるが、この平坦化
エッチングは次のような方法であってもよい。すなわ
ち、粘度の低いレジストあるいはスピンオンガラスを回
転塗布して表面の凹部を埋め、その後レジストあるいは
スピンオンガラスと多結晶シリコンのエッチング比がほ
ぼ等しいガスプラズマでエッチングする。
【００１８】さらに、例えば第１の多結晶シリコン層の
上にコンタクトホールを設け、このコンタクトホールを
介して第２の多結晶シリコン層と上述の第１の多結晶シ
リコン層とを導通・接続する場合のように、多層の多結
晶シリコンが配線に使用される半導体装置に対して適用
可能であることは言うまでもない。また、上述の実施例
では、ＮＭＯＳ型スタティックＲＡＭの場合について説
明したが、この発明はこれに限定されるものではなく、
他の導電型の半導体装置においても、この方法を適用す
ることが可能である。また、多層配線の各低抵抗化層間
を接続するダイレクトコンタクトにおいても、この発明
によるコンタクト方式を使用することができることはい
うまでもない。
上にコンタクトホールを設け、このコンタクトホールを
介して第２の多結晶シリコン層と上述の第１の多結晶シ
リコン層とを導通・接続する場合のように、多層の多結
晶シリコンが配線に使用される半導体装置に対して適用
可能であることは言うまでもない。また、上述の実施例
では、ＮＭＯＳ型スタティックＲＡＭの場合について説
明したが、この発明はこれに限定されるものではなく、
他の導電型の半導体装置においても、この方法を適用す
ることが可能である。また、多層配線の各低抵抗化層間
を接続するダイレクトコンタクトにおいても、この発明
によるコンタクト方式を使用することができることはい
うまでもない。
【００１９】
【発明の効果】以上のようにこの発明によれば、上層の
配線用の第１の低抵抗化層とその下側のＮ型拡散層又は
低抵抗層とのダイレクトコンタクトを、リンを同時添加
した多結晶シリコンをコンタクトホール内に選択的に埋
め込んで形成した第２の半導体層を介して行うようにし
たので、このダイレクトコンタクト上に堆積・形成され
た第１の低抵抗化層の表面の段差が小さくなり、写真製
版によるこの低抵抗化層の配線パターンが良好に形成さ
れ、断線や配線間の短絡等のトラブルが著しく低減す
る。また、その後の低抵抗化のために注入される不純物
イオンの打込まれない領域がほとんどなくなるため、こ
の不純物の活性化のために行う熱処理温度は低くてもす
み、しかも、良好な特性を有するダイレクトコンタクト
が形成できる。さらに、リンが上述の低温熱処理でも第
２多結晶シリコン層やＮ＋拡散層に容易に拡散するの
で、オーミック性はさらに向上し、ダイレクトコンタク
ト不良の抑制をより確実にする副次的な効果も大きい。
配線用の第１の低抵抗化層とその下側のＮ型拡散層又は
低抵抗層とのダイレクトコンタクトを、リンを同時添加
した多結晶シリコンをコンタクトホール内に選択的に埋
め込んで形成した第２の半導体層を介して行うようにし
たので、このダイレクトコンタクト上に堆積・形成され
た第１の低抵抗化層の表面の段差が小さくなり、写真製
版によるこの低抵抗化層の配線パターンが良好に形成さ
れ、断線や配線間の短絡等のトラブルが著しく低減す
る。また、その後の低抵抗化のために注入される不純物
イオンの打込まれない領域がほとんどなくなるため、こ
の不純物の活性化のために行う熱処理温度は低くてもす
み、しかも、良好な特性を有するダイレクトコンタクト
が形成できる。さらに、リンが上述の低温熱処理でも第
２多結晶シリコン層やＮ＋拡散層に容易に拡散するの
で、オーミック性はさらに向上し、ダイレクトコンタク
ト不良の抑制をより確実にする副次的な効果も大きい。
【図１】この発明による半導体装置の製造方法の一実施
例を示す主要工程の断面図である。
例を示す主要工程の断面図である。
【図２】この発明による半導体装置の製造方法の一実施
例を示す主要工程の断面図である。
例を示す主要工程の断面図である。
【図３】この発明による半導体装置の製造方法の一実施
例を示す主要工程の断面図である。
例を示す主要工程の断面図である。
【図４】この発明による半導体装置の製造方法の一実施
例を示す主要工程の断面図である。
例を示す主要工程の断面図である。
【図５】従来の工程による半導体装置の一例を示す断面
図である。
図である。
１６ 第１層多結晶シリコン（ゲート電極） １８ Ｎ＋拡散層 ２７ コンタクトホール ２８ 多結晶シリコン層 ２８ａ 多結晶シリコン層（第２の半導体層） ３０ 第２層多結晶シリコン（第１の低抵抗化層）
Claims (2)
- 【請求項１】 コンタクトホール内に露出する露出層と
第１の低抵抗化層とが前記コンタクトホール内に設けら
れた第２の半導体層を介して接続される半導体装置にお
いて、 前記第２の半導体層は、エッチバックにより前記コンタ
クトホール内に選択的に形成され、このコンタクトホー
ルとの段差を小さくしていることを特徴とする半導体装
置。 - 【請求項２】 前記第１の低抵抗化層はヒ素がイオン注
入された多結晶層であり、前記第２の半導体層はリンが
添加されている多結晶層であることを特徴とする請求項
１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313043A JPH05211131A (ja) | 1992-11-24 | 1992-11-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4313043A JPH05211131A (ja) | 1992-11-24 | 1992-11-24 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60026465A Division JP2562868B2 (ja) | 1985-02-15 | 1985-02-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211131A true JPH05211131A (ja) | 1993-08-20 |
Family
ID=18036519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4313043A Pending JPH05211131A (ja) | 1992-11-24 | 1992-11-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211131A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5656853A (en) * | 1994-03-14 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and manufacturing method thereof |
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS5837934A (ja) * | 1981-08-28 | 1983-03-05 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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1992
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