JPS6017914A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS6017914A
JPS6017914A JP12530783A JP12530783A JPS6017914A JP S6017914 A JPS6017914 A JP S6017914A JP 12530783 A JP12530783 A JP 12530783A JP 12530783 A JP12530783 A JP 12530783A JP S6017914 A JPS6017914 A JP S6017914A
Authority
JP
Japan
Prior art keywords
wiring layer
conductive material
film
contact window
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12530783A
Other languages
English (en)
Inventor
Kunihiko Asahi
旭 国彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electronics Corp, Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electronics Corp
Priority to JP12530783A priority Critical patent/JPS6017914A/ja
Publication of JPS6017914A publication Critical patent/JPS6017914A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 2 ゛・ 産業上の利用分野 本発明は、半導体装置の製造方法、特に、半導体集積回
路(IC)、大規模集積回路(LSI)における相互接
続配線層あるいは電極配線層のコンタクト窓部における
断線等の不良発生を防止することのできる製造方法に関
するものである。
従来例の構成とその問題点 半導体装置、特に、ICあるいはI、SIでは、半導体
基板上を覆う絶縁膜に形成したコンタクト窓の開口端縁
を越えて絶縁膜−にに丑で延びる電極配線層あるいは相
互接続配線層の形成が不可欠である。捷だ、ICあるい
はI、SIの配線構造が多層配線構造であるときには、
下側の配線層とこの上を覆う絶縁層上に形成される上側
の配線層との間の接続部においても−h記と同様にコン
タクト窓の開口端縁を越えて−に細配線層が延びるとこ
ろとなる。
第1図は、半導体基板内へ作り込まれた領域に対して、
上記のような関係で相互接続配線層の形成がなされた状
態を例示する断面図であり、図示するように、半導体基
板1と、この中に形成され/ζ領域2の上を覆う絶縁膜
3の、領域2の」二の一部分を除いてコンタクト窓4を
形成し、さらに、この中に露出する領域2ヘオーミツク
接続して絶縁膜4の」二に件で延びるアルミニウム層な
どの配線層5を形成した構造となっている。このような
構造でC1[、コンタクト窓4の開口端縁部41の上部
に位置する配線層部分61の厚みが他部分に位置する配
線層の厚みよりも薄くなることが避けられない。
すなわ“1)、コンタクト窓の開口端縁部41は図ニウ
ムなどの配線層用金属の蒸着時に平州面部分−4二の膜
厚よりも開口端縁部上の膜厚が小さくなるこの傾向ば、
絶縁膜3の厚みt(段差)が犬どなるほど、寸/こ、開
目端縁部の断面形状が直角に近い形状となるほど顕著に
なり、配線層の厚みが小さくなることに」=る配線抵抗
の増大がもたらされるばかりでなく、断線事故の発生す
るおそれもあった。
ICあるいはLSIでは、その製作技術の進歩により集
積度が飛躍的に高められており、相互配線層パターンの
微細化が進んでいる。とのよう々状況下では、上記の不
都合の排除が極めて重要々課題である。
発明の目的 本発明の目的は、コンタクト窓の開口端縁部を越えて延
ひる配線層の厚みが、開口端縁部上なら工1 びに平担面部分上の双方においてほぼ等しくなり、従来
の方法に存在した不都合をu[′除することができる半
導体装置の製造方法を提供するととにある。
発明の構成 本発明の半導体装置の製造方法は、半導体基板上に形成
された絶縁膜にコンタクト窓を穿設したのち、同コンタ
クト窓内を導電性物質で埋めて導電性物質領域とし、さ
らに、同導電物質領域にオーミンク接続し、前記接RI
Iの−1−贋で延びる配線層を形成する方法である。
この製造方法によれば、コンタクト窓の穿設で出来る段
差が、導電性物質の埋め込みで消失する6 し゛ か、もしくは、低くなるため、全域にわたって厚みが均
一であるとみなすことができる配線層の形成が可能にな
る。
実施例の説明 以下に図面を参照して、本発明の半導体装置の製造方法
について詳しく説明する。
第2図は、本発明の製造方法によって形成された半導体
装置のコンタクト部近傍を拡大して示した断面図であり
、図示するように、コンタクト窓層6が形成されている
点で、第1図で示した従来の方法による構造とは相違し
ている。
第3図(8L)〜(0は、かかる構造を得ることができ
る本発明の製造方法を具体的に説明するため、製造工程
に対応させて断面の構造を例示した図である。
第3図(a)は、例えば、P形のシリコン基板1の中に
所定の導電形の拡散領域2が作り込まれ、さらに表面全
域が絶縁膜3(例えば5i02膜)により6ベ;・ 被覆された後の断面形状、すなわち、配線層を形成する
前の断面形状を示す。本発明では、前記の絶縁膜3を周
知のフォトエツチング法で選択的に除去して拡散領域2
の]一部にコンタクト窓4を形成し〔第3図(b)〕、
次いで、第3図(C)で示すように、表面全域に絶縁膜
3とほぼ同じ厚さの導電性物質層6を形成する3、この
導電性物質層6は、例えば、不純物を高濃度にドープし
た多結晶シリコン層であり、不純物ガス古してホスフィ
ン(PH3)を含むシランガス(SiH4)の熱分解を
利用する周知の減圧気相化学成長法によって形成する。
次いで、第3図(d)で示すように、フォトレジスト膜
7を全面に塗布形成する。このフォトレジスト克 ト膜の塗布形成に際してdl、全域を平和とすることが
大切であり、このためには、比較的粘性の高い状態でフ
ォトレジストを使用する。
辿 このようにして表面全域を平担化したのち、フレオン(
CF4)と酸素(02)の混合ガスを用いたプラズマガ
スエツチングにより、最上層の7オトレジスト膜7と仁
の下の多結晶シリコンからなる導電性物質層6を順次全
面エツチングする。
ところで、−に記のブラズマガスエッチンクでは、比 酸素の混合化が小さいと導電性物質層6に対するエツチ
ング速度がフォトレジスト膜7に対するエツチング速度
、lこりも大きく寿り、一方、酸素の混合比を大きくし
てゆくと両者に対するエツチング速度の差が小さくなり
、さらに酸素の混合比を大きくすると、フォトレジスト
膜7に対するエツチング速度が大きくなる。
本発明では、コンタクト窓部内に絶縁膜3とほぼ同じ厚
さで導電性物質層6を残す必要があるため、酸素の混合
比を、フォトレジストs了ならびに導電性物質層6に対
するエツチング速度がほぼ同じとなるよう、すなわち、
両者に対する選択性が悪くなる」:うな値に設定する。
このような配慮を払うならば、コンタクト窓部」二にお
いてフォトレジストアが局部的に厚くはなってはいるが
、このことに影響されることなく均一にエツチングが進
む。しだか−〕て、絶縁1Ii513が露出したところ
でエツチングを停止するならば、第3図(8)で示すよ
うに導電性物質層6の表面は絶縁膜3の面とほぼ同一の
乎面内に位置し、コンタクト窓に起因する段差がシリコ
ン基板−にから除かれる。
こののち、第3図(0で示すように配線層5f:形成す
ることにより、第2図で示した構造が得られる。
以上、1つの拡散領域とこれに対する配線層の形成を例
示して本発明を説明したのであるが、本発明は、バイポ
ーラI C、MO3LSI あるいは単体の半導体素子
の全てに適用可能である。また、例示した一層の配線構
造のみならず、多層配線構造にも実施できること勿論で
ある。
発明の効果 本発明の半導体装置の製造方法によれば、絶縁膜に形成
し/こコンタクト窓の開口端縁部に段差が生じても、こ
のコンタクト窓内が導電性物質によって埋められるため
、前記の段差は除かれる。このため、コンタクト窓の開
口端縁部を越える関係で配線層を形成しても、その厚み
が局部的に薄く9、・ジ なるおそれはない。
したがって配線層の厚みが局部的に薄くなることによっ
てもたらされる配線抵抗の増大あるいは配線層の断線な
どの不都合をことごとく排除するととができる。
特に、本発明の半導体装置の製造方法は、LSIあるい
はこれよりもさらに集積度を高めたVLSIなどのよう
に、配線層パターンが微細化される傾向にあるものの製
造に好適である。
【図面の簡単な説明】
第1図は、従来の方法で形成した半導体装置における配
線層のコンタクト部近傍を示す断面図、第2図は、本発
明の製造方法で形成した半導体装置における配線層のコ
ンタクト部近傍を示す断面図、第3図(a)〜(0は本
発明の製造方法を説明するだめの図である。 1・・・・・半導体基板(P形シリコン基板)、2・・
・・・・拡散領域、3・・・・・・絶縁膜(Si02膜
)、4・・・・・・コンタクト窓、6・・・・・配線層
、6・・・・・・導電性物質層(多結晶シリコン層)、
7・・・・・・フォトレジスト膜、1 Qベ−ノ 41・・・・・・コンタクト窓の開口端縁部、61・・
・・・・薄い配線層部分。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 第 4− 3図 (a、) ((L〕 (b) (e)

Claims (3)

    【特許請求の範囲】
  1. (1)半導体基板−にに形成された絶縁膜にコンタクト
    窓を穿設したのち、同コンタクト窓内を導電性物質で埋
    めて導電性物質領域とし、さらに、同導電性物質領域に
    オーミック接続するとともに、前記絶縁膜−に1でのび
    る配線層を形成することを特徴とする半導体装置の製造
    方法。
  2. (2) コンタク]・窓内への導電性物質の埋め込みが
    、全面への導電性物質層の形成と、この上へのフメトレ
    ジスト膜の形成と、これらを順次エツチングし、絶縁膜
    を露出させうるエツチング処理とでなされることを特徴
    とする特許請求の範囲第1項に記載の半導体装置の製造
    方法。
  3. (3)導電性物質が不純物のドープされた多結晶シリコ
    ンであることを特徴とする特許請求の範囲第1項に記載
    の半導体装置の製造方法。
JP12530783A 1983-07-08 1983-07-08 半導体装置の製造方法 Pending JPS6017914A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12530783A JPS6017914A (ja) 1983-07-08 1983-07-08 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12530783A JPS6017914A (ja) 1983-07-08 1983-07-08 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS6017914A true JPS6017914A (ja) 1985-01-29

Family

ID=14906854

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12530783A Pending JPS6017914A (ja) 1983-07-08 1983-07-08 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS6017914A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6242522A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 半導体装置の製造方法
JPH05211131A (ja) * 1992-11-24 1993-08-20 Mitsubishi Electric Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6242522A (ja) * 1985-08-20 1987-02-24 Fujitsu Ltd 半導体装置の製造方法
JPH05211131A (ja) * 1992-11-24 1993-08-20 Mitsubishi Electric Corp 半導体装置

Similar Documents

Publication Publication Date Title
JPH06244185A (ja) 配線構造とその製法
JPS6017914A (ja) 半導体装置の製造方法
JP3087692B2 (ja) 半導体装置の製造方法
JPH11111842A (ja) 多層配線構造およびその製造方法
JPH0621236A (ja) 半導体装置およびその製造方法
JPS6213050A (ja) 半導体装置の製造方法
JPS6160580B2 (ja)
JPS61214449A (ja) 半導体素子の製造方法
KR910006092B1 (ko) 리프트 오프공정을 이용한 반도체장치의 제조방법
JP2000269328A (ja) 半導体装置及びその製造方法
JPH04348054A (ja) 半導体装置の製造方法
JPH01268150A (ja) 半導体装置
JPH06244187A (ja) 半導体装置の製造方法
KR920000629B1 (ko) 에치백 공정을 이용한 반도체 장치의 제조방법
KR890004875B1 (ko) 반도체 다층배선 장치의 제조방법
JPS60785B2 (ja) Mos型半導体装置の製造方法
JP3641488B2 (ja) 多層配線構造の形成方法
JPH06236931A (ja) 配線構造及びその製造方法
JPS6092623A (ja) 半導体装置の製造方法
JPH05160126A (ja) 多層配線形成法
JPS6047445A (ja) 半導体装置の製造方法
JPS58199553A (ja) 半導体装置の製造方法
JPH03108720A (ja) 半導体装置の製造方法
JPS61150239A (ja) 半導体装置の製造方法
JPS60192331A (ja) 半導体装置の製造方法