JPS6160580B2 - - Google Patents
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- JPS6160580B2 JPS6160580B2 JP17039580A JP17039580A JPS6160580B2 JP S6160580 B2 JPS6160580 B2 JP S6160580B2 JP 17039580 A JP17039580 A JP 17039580A JP 17039580 A JP17039580 A JP 17039580A JP S6160580 B2 JPS6160580 B2 JP S6160580B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半
導体装置を製造する際に於ける、機能領域と配線
との接続方法に関する。
導体装置を製造する際に於ける、機能領域と配線
との接続方法に関する。
半導体IC等の半導体装置に於ては配線の断線
防止の手段として電極窓を形成した絶縁膜を高温
に於てリフローして、電極窓の開口部になだらか
な傾斜を持たせる方法が用いられる。しかし半導
体ICが高集積化され機能素子が小型化されてく
ると、電極窓の専有面積を縮小しなければならな
いこと、或るいは前記リフローの際の高温処理に
より機能領域の寸法が変動し素子特性が変化する
こと等の問題があつて、上記のように電極窓の開
口部に傾斜を持たせることが困難になつた。
防止の手段として電極窓を形成した絶縁膜を高温
に於てリフローして、電極窓の開口部になだらか
な傾斜を持たせる方法が用いられる。しかし半導
体ICが高集積化され機能素子が小型化されてく
ると、電極窓の専有面積を縮小しなければならな
いこと、或るいは前記リフローの際の高温処理に
より機能領域の寸法が変動し素子特性が変化する
こと等の問題があつて、上記のように電極窓の開
口部に傾斜を持たせることが困難になつた。
そのためLSI等の高集積度ICに於ては電極窓を
多結晶シリコン層で埋め、電極窓縁部に形成され
る段差をなくして、電極窓上に形成される配線の
断線を防止する手段が用いられる。
多結晶シリコン層で埋め、電極窓縁部に形成され
る段差をなくして、電極窓上に形成される配線の
断線を防止する手段が用いられる。
そして従来電極窓を多結晶シリコン層で埋める
際に行つていた方法は次の通りである。即ち先ず
第１図ａに示すように例えばＮ+型の機能領域１
を有する半導体基板２上に二酸化シリコン
（SiO2）膜３を介して形成せしめた、例えばりん
硅酸ガラス（PSG）膜４に電極窓５を形成し、次
いで第１図ｂに示すように該基板上にりん等のＮ
型不純物をドープした、前記電極窓を充分に埋め
る厚さを有する多結晶シリコン層６を化学気相成
長（CVD）法で形成せしめ、次いで該多結晶シ
リコン層を例えばプラズマ・エツチング法を用い
てPSG膜４が表出するまで全面エツチングを行
い、第１図ｃに示すように電極窓５内に該電極窓
５を埋める多結晶シリコン層６を残留形成せしめ
ていた。
際に行つていた方法は次の通りである。即ち先ず
第１図ａに示すように例えばＮ+型の機能領域１
を有する半導体基板２上に二酸化シリコン
（SiO2）膜３を介して形成せしめた、例えばりん
硅酸ガラス（PSG）膜４に電極窓５を形成し、次
いで第１図ｂに示すように該基板上にりん等のＮ
型不純物をドープした、前記電極窓を充分に埋め
る厚さを有する多結晶シリコン層６を化学気相成
長（CVD）法で形成せしめ、次いで該多結晶シ
リコン層を例えばプラズマ・エツチング法を用い
てPSG膜４が表出するまで全面エツチングを行
い、第１図ｃに示すように電極窓５内に該電極窓
５を埋める多結晶シリコン層６を残留形成せしめ
ていた。
然し上記一層構造の多結晶シリコン層を用いる
従来の方法に於ては、基板上に成長させる多結晶
シリコン層の厚さが充分に厚くない場合には電極
窓内に埋め込まれた多結晶シリコン層６に形成さ
れる凹部７が深くなり該部分で多結晶シリコン層
が薄くなるため、第１図ｄに示すように該電極窓
５上にAl配線８を形成し、該Al配線８と多結晶
シリコン層６の接触面を合金化し（図中９は合金
層を示す）良好な電気的接続を形成せしめる際
に、Alが多結晶シリコン層６を貫いて機能領域
１内に溶け込んで、該機能領域１底部の接合を破
壊し、素子特性を劣化せしめるという問題が発生
する。そのため従来は電極窓を埋め込むために形
成する多結晶シリコン層は、第１図ｂに示すよう
に少なくとも電極窓の一辺若しくは直径以上の厚
さ（例えば２〔μｍ〕角の電極窓に於ては２〔μ
ｍ〕以上）に成長させなければならなかつた。従
つて多結晶シリコン層の成長時間及び全面エツチ
ング時間が長くなり、上記従来法は極めて作業能
率が悪いという難点を有していた。
従来の方法に於ては、基板上に成長させる多結晶
シリコン層の厚さが充分に厚くない場合には電極
窓内に埋め込まれた多結晶シリコン層６に形成さ
れる凹部７が深くなり該部分で多結晶シリコン層
が薄くなるため、第１図ｄに示すように該電極窓
５上にAl配線８を形成し、該Al配線８と多結晶
シリコン層６の接触面を合金化し（図中９は合金
層を示す）良好な電気的接続を形成せしめる際
に、Alが多結晶シリコン層６を貫いて機能領域
１内に溶け込んで、該機能領域１底部の接合を破
壊し、素子特性を劣化せしめるという問題が発生
する。そのため従来は電極窓を埋め込むために形
成する多結晶シリコン層は、第１図ｂに示すよう
に少なくとも電極窓の一辺若しくは直径以上の厚
さ（例えば２〔μｍ〕角の電極窓に於ては２〔μ
ｍ〕以上）に成長させなければならなかつた。従
つて多結晶シリコン層の成長時間及び全面エツチ
ング時間が長くなり、上記従来法は極めて作業能
率が悪いという難点を有していた。
本発明は上記問題点に鑑み、機能領域と金属配
線の接続に際して、薄い多結晶シリコン層を用い
て電極窓内に該電極窓を完全に埋める平担な多結
晶シリコン層を形成し、金属配線の断線及び配線
材料の機能領域への浸入による接合破壊を防止す
る半導体装置の製造方法を提供する。
線の接続に際して、薄い多結晶シリコン層を用い
て電極窓内に該電極窓を完全に埋める平担な多結
晶シリコン層を形成し、金属配線の断線及び配線
材料の機能領域への浸入による接合破壊を防止す
る半導体装置の製造方法を提供する。
即ち本発明は半導体装置の製造方法において、
機能領域を有する半導体基板上に形成された絶縁
膜に電極窓を形成する工程と、該絶縁膜を有する
半導体基板の全面上に不純物を含んだ第１の多結
晶シリコン層を化学気相成長せしめる工程と、該
第１の多結晶シリコン層上に不純物を含まない第
２の多結晶シリコン層を化学気相成長せしめる工
程と、第２の多結晶シリコン層のエツチングレー
トより第１の多結晶シリコンのエツチングレート
の方が大になるエツチングにより、該第２の多結
晶シリコン層と第１の多結晶シリコン層を順次全
面エツチングして、前記電極窓内にその周辺部に
第１の多結晶シリコン層が中央部に第２の多結晶
シリコン層がそれぞれ埋込まれた該絶縁膜を表出
せしめる工程と、該絶縁膜上に、該電極窓に埋込
まれた該第１及び第２の多結晶シリコン層に共に
接する配線パターンを形成する工程とを有するこ
とを特徴とする。
機能領域を有する半導体基板上に形成された絶縁
膜に電極窓を形成する工程と、該絶縁膜を有する
半導体基板の全面上に不純物を含んだ第１の多結
晶シリコン層を化学気相成長せしめる工程と、該
第１の多結晶シリコン層上に不純物を含まない第
２の多結晶シリコン層を化学気相成長せしめる工
程と、第２の多結晶シリコン層のエツチングレー
トより第１の多結晶シリコンのエツチングレート
の方が大になるエツチングにより、該第２の多結
晶シリコン層と第１の多結晶シリコン層を順次全
面エツチングして、前記電極窓内にその周辺部に
第１の多結晶シリコン層が中央部に第２の多結晶
シリコン層がそれぞれ埋込まれた該絶縁膜を表出
せしめる工程と、該絶縁膜上に、該電極窓に埋込
まれた該第１及び第２の多結晶シリコン層に共に
接する配線パターンを形成する工程とを有するこ
とを特徴とする。
以下本発明を第２図ａ乃至ｅに示す一実施例の
工程断面図を用いて詳細に説明する。
工程断面図を用いて詳細に説明する。
本発明を適用して、例えばMOS型半導体装置
に於けるソース・ドレイン領域の配線接続を行う
際には、第２図ａに示すように、表面にゲート酸
化膜１１，ゲート電極１２，Ｎ型ソース・ドレイ
ン領域１３が配設された半導体基板１４上に形成
された１〔μｍ〕程度の厚さを有するりん硅酸ガ
ラス（PSG）膜１５に、所望の大きさ例えば２
〔μｍ〕角の、ソース・ドレイン領域１３面を表
出する電極窓１６を、通常のドライ・エツチング
法等により形成する。（図に於て１７は二酸化シ
リコン（SiO2）膜）次いで第２図ｂに示すように
該基板上にモノシラン（SiH4）とフオスフイン
（PH3）を用いる通常の減圧化学気相成長（CVD）
法を用いて、例えば厚さ１〔μｍ〕程度のＮ型不
純物即ちりんＰを含んだ第１の多結晶シリコン層
１８を形成する。なお該第１の多結晶シリコン層
１８は電極窓１６の短辺若しくは直径のほぼ1/2
程度の厚さに形成することが好ましい。又該第１
の多結晶シリコン層１８の不純物濃度即ちりん濃
度は、1050〔℃〕程度の熱処理後20〜25〔Ω／
□〕程度のシート抵抗を示す程度にすることが好
ましい。
に於けるソース・ドレイン領域の配線接続を行う
際には、第２図ａに示すように、表面にゲート酸
化膜１１，ゲート電極１２，Ｎ型ソース・ドレイ
ン領域１３が配設された半導体基板１４上に形成
された１〔μｍ〕程度の厚さを有するりん硅酸ガ
ラス（PSG）膜１５に、所望の大きさ例えば２
〔μｍ〕角の、ソース・ドレイン領域１３面を表
出する電極窓１６を、通常のドライ・エツチング
法等により形成する。（図に於て１７は二酸化シ
リコン（SiO2）膜）次いで第２図ｂに示すように
該基板上にモノシラン（SiH4）とフオスフイン
（PH3）を用いる通常の減圧化学気相成長（CVD）
法を用いて、例えば厚さ１〔μｍ〕程度のＮ型不
純物即ちりんＰを含んだ第１の多結晶シリコン層
１８を形成する。なお該第１の多結晶シリコン層
１８は電極窓１６の短辺若しくは直径のほぼ1/2
程度の厚さに形成することが好ましい。又該第１
の多結晶シリコン層１８の不純物濃度即ちりん濃
度は、1050〔℃〕程度の熱処理後20〜25〔Ω／
□〕程度のシート抵抗を示す程度にすることが好
ましい。
次いで第２図ｃに示すように、前記第１の多結
晶シリコン層１８上にSiH4を用いる通常の減圧
CVD法により、例えば厚さ0.5〔μｍ〕程度の不
純物を含まない第２の多結晶シリコン層１９を形
成する。なお該第２の多結晶シリコン層１９は、
第１の多結晶シリコン層１８の1/2程度の厚さに
形成することが好ましい。
晶シリコン層１８上にSiH4を用いる通常の減圧
CVD法により、例えば厚さ0.5〔μｍ〕程度の不
純物を含まない第２の多結晶シリコン層１９を形
成する。なお該第２の多結晶シリコン層１９は、
第１の多結晶シリコン層１８の1/2程度の厚さに
形成することが好ましい。
次いで上記多結晶シリコン層全面を四弗化炭素
（CF4）＋酸素（O2）を用いる通常のプラズマ・エ
ツチング法によりエツチングして、前記PSG膜１
５上面に形成されている第２及び第１の多結晶シ
リコン層１９及び１８を除去し、第２図ｄに示す
ように該基板上に電極窓１６が上面まで多結晶シ
リコン層１８及び１９で平担に埋められたPSG膜
１５を形成する。なお上記プラズマ・エツチング
に於けるエツチング・レートは不純物を含む第１
の多結晶シリコン層１８に於ては4000〔Å／分〕
程度で不純物を含まない第２の多結晶シリコン層
１９に於ては2500〔Å／分〕程度である。従つて
該エツチング・レートの差により第２の多結晶シ
リコン層１９が埋め込まれている電極窓１６の中
央領域のエツチング速度が遅くなるので電極窓１
６に埋め込まれた多結晶シリコン層１８及び１９
の上面は図に示すようにほぼ平担（むしろ僅かに
中央が高くなる傾向がある）に形成される。
（CF4）＋酸素（O2）を用いる通常のプラズマ・エ
ツチング法によりエツチングして、前記PSG膜１
５上面に形成されている第２及び第１の多結晶シ
リコン層１９及び１８を除去し、第２図ｄに示す
ように該基板上に電極窓１６が上面まで多結晶シ
リコン層１８及び１９で平担に埋められたPSG膜
１５を形成する。なお上記プラズマ・エツチング
に於けるエツチング・レートは不純物を含む第１
の多結晶シリコン層１８に於ては4000〔Å／分〕
程度で不純物を含まない第２の多結晶シリコン層
１９に於ては2500〔Å／分〕程度である。従つて
該エツチング・レートの差により第２の多結晶シ
リコン層１９が埋め込まれている電極窓１６の中
央領域のエツチング速度が遅くなるので電極窓１
６に埋め込まれた多結晶シリコン層１８及び１９
の上面は図に示すようにほぼ平担（むしろ僅かに
中央が高くなる傾向がある）に形成される。
次いで第２図ｅに示すように公知の方法により
前記PSG膜１５上に前記電極窓１６部に於て該窓
内に埋め込まれた多結晶シリコン層１８及び１９
に接するアルミニウム（Al）配線２０を形成す
る。なお該Al配線２０のソース・ドレイン領域
１３に対する良好な電気接続を行わしめるために
は、400〜500〔℃〕程度の熱処理を行つてAlと
多結晶シリコン層１８及び１９を合金化するが、
本発明の方法により電極窓内に埋め込まれた多結
晶シリコン層１８及び１９は前記のように上面が
平担に形成されているので、該合金化処理に於て
Alが多結晶シリコン層１８及び１９を通過して
ソース・ドレイン領域１３に浸入し、その接合を
破壊する現象が起ることはない。
前記PSG膜１５上に前記電極窓１６部に於て該窓
内に埋め込まれた多結晶シリコン層１８及び１９
に接するアルミニウム（Al）配線２０を形成す
る。なお該Al配線２０のソース・ドレイン領域
１３に対する良好な電気接続を行わしめるために
は、400〜500〔℃〕程度の熱処理を行つてAlと
多結晶シリコン層１８及び１９を合金化するが、
本発明の方法により電極窓内に埋め込まれた多結
晶シリコン層１８及び１９は前記のように上面が
平担に形成されているので、該合金化処理に於て
Alが多結晶シリコン層１８及び１９を通過して
ソース・ドレイン領域１３に浸入し、その接合を
破壊する現象が起ることはない。
上記実施例に於ては本発明をMOS型半導体装
置について説明したが、本発明の方法はバイポー
ラ型の半導体装置にも適用できる。又本発明の方
法は上記実施例と反対の導電型を有する半導体装
置にも適用できる。
置について説明したが、本発明の方法はバイポー
ラ型の半導体装置にも適用できる。又本発明の方
法は上記実施例と反対の導電型を有する半導体装
置にも適用できる。
以上説明したように本発明によれば電極窓の段
差が解消されるので金属配線の断線が防止される
と同時に、配線の合金化処理に際して電極窓下部
の機能領域の接合が破壊されることがなくなるの
で、半導体装置の製造歩留まりが向上する。
差が解消されるので金属配線の断線が防止される
と同時に、配線の合金化処理に際して電極窓下部
の機能領域の接合が破壊されることがなくなるの
で、半導体装置の製造歩留まりが向上する。
又多結晶シリコン層も従来に比べ薄く成長せし
めれば良いし、更にそのため多結晶シリコン層の
エツチング時間も短くなるので製造能率も向上す
る。
めれば良いし、更にそのため多結晶シリコン層の
エツチング時間も短くなるので製造能率も向上す
る。
第１図ａ乃至ｄは従来の方法の工程断面図で、
第２図ａ乃至ｅは本発明の方法の工程断面図であ
る。 図に於て、１１はゲート酸化膜、１２はゲート
電極、１３はソース・ドレイン領域、１４は半導
体基板、１５はりん硅酸ガラス膜、１６は電極
窓、１７は二酸化シリコン膜、１８は不純物を含
んだ第１の多結晶シリコン層、１９は不純物を含
まない第２の多結晶シリコン層、２０はアルミニ
ウム配線を示す。
第２図ａ乃至ｅは本発明の方法の工程断面図であ
る。 図に於て、１１はゲート酸化膜、１２はゲート
電極、１３はソース・ドレイン領域、１４は半導
体基板、１５はりん硅酸ガラス膜、１６は電極
窓、１７は二酸化シリコン膜、１８は不純物を含
んだ第１の多結晶シリコン層、１９は不純物を含
まない第２の多結晶シリコン層、２０はアルミニ
ウム配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 機能領域を有する半導体基板上に形成された
絶縁膜に電極窓を形成する工程と、 該絶縁膜を有する半導体基板の全面上に不純物
を含んだ第１の多結晶シリコン層を化学気相成長
せしめる工程と、 該第１の多結晶シリコン層上に不純物を含まな
い第２の多結晶シリコン層を化学気相成長せしめ
る工程と、 該第２の多結晶シリコンのエツチングレートよ
り該第１の多結晶シリコンのエツチングレートの
方が大になるエツチングにより、該第２の多結晶
シリコン層と第１の多結晶シリコン層を順次全面
エツチングして、前記電極窓内にその周辺部に第
１の多結晶シリコン層が中央部に第２の多結晶シ
リコン層がそれぞれ埋込まれた該絶縁膜を表出せ
しめる工程と、 該絶縁膜上に、該電極窓に埋込まれた該第１及
び第２の多結晶シリコン層に共に接する配線パタ
ーンを形成する工程、 とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17039580A JPS5793548A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17039580A JPS5793548A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793548A JPS5793548A (en) | 1982-06-10 |
| JPS6160580B2 true JPS6160580B2 (ja) | 1986-12-22 |
Family
ID=15904125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17039580A Granted JPS5793548A (en) | 1980-12-03 | 1980-12-03 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793548A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2566181B1 (fr) * | 1984-06-14 | 1986-08-22 | Commissariat Energie Atomique | Procede d'autopositionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre |
| JPS62217636A (ja) * | 1986-03-19 | 1987-09-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5093275A (en) * | 1989-09-22 | 1992-03-03 | The Board Of Regents, The University Of Texas System | Method for forming hot-carrier suppressed sub-micron MISFET device |
| US5234863A (en) * | 1990-12-11 | 1993-08-10 | Seiko Instruments Inc. | Method of manufacturing doped contacts to semiconductor devices |
-
1980
- 1980-12-03 JP JP17039580A patent/JPS5793548A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793548A (en) | 1982-06-10 |
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