KR930004984B1 - 반도체 집적회로 장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체 집적회로 장치의 제조방법
제1a도는 본 발명의 1실시예를 설명하기 위한 DRAM의 주요부 평면도.
제2a도, 제3a도, 제4a도, 제5도, 제6도 및 제7a도는 본 발명의 1실시예를 설명하기 위한 각 제조공정에 있어서의 DRAM의 주요부 평면도 및 주요부 단면도.
제2a도는 제2a도의 II-II절단선에 있어서의 단면도.
제3b도는 제3a도의 III-III절단선에 있어서의 단면도.
제4b도는 제4a도의 IV-IV절단선에 있어서의 단면도.
제7b도는 제7a도의 VII-VII절단선에 있어서의 단면도.
제8도는 본 발명의 1실시예를 설명하기 위한 인 실리게이트 유리로 되는 절연막의 인 불순물농도 분포를 도시하는 도면.
제9도는 본 발명의 1실시예를 설명하기 위한 DRAM의 주변회로에 있어서의 주요부 단면도.
제10도는 웨이퍼 비틀림 양의 측정 방법을 도시하기 위한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2,5,8,11,12 : 절연막
3 : 필드절연막 9A : 다결정실리콘층
9B : 실리사이드층 14 : 비트선
본 발명은 반도체집적회로장치의 제조방법에 관한 것으로, 특히 다결정실리콘층상에 고융점금속을 포함하는 층, 즉 고융점금속층 또는 고융점금속과 실리콘과의 화합물에 의해 형성된 실리사이드층을 피착하여 마련된 도체층을 구비하는 반도체집적회로장치에 적용하여 유효한 기술에 관한 것이다.
폴디드 비트 라인(folded bit line)형의 DRAM(Dynamic Random Access Memory)에서는 고속화를 실현하기 위해, 워드선의 저항을 저감하는 것이 중요한 과제의 하나로 되어 있다. 그래서, 다결정실리콘층 상부에 고융점금속과 실리콘과의 화합물인 실리사이드층을 피착한 도체층을 워드선으로서 사용하는 것이 고려된다. 실리사이드층은 다결정실리콘층에 비해 낮은 저항값을 가지고 있고, 제조 공정에 있어서의 여러가지의 처리공정 분위기에 대하여 다결정실리콘층과 마찬가지로 극히 안정성이 양호하다고 하는 특징을 가지고 있다. 다결정실리콘층은 반도체기술에 있어서의 사용실적이 풍부하고, 그 신뢰성은 극히 높으며, 실리사이드층의 고용점금속이 반도체집적회로장치의 전기적 특성에 영향을 미치지 않도록 방지하는 작용이 있다.
DRAM에 있어서는 기억소자의 스위칭소자로 되는 MISFET의 게이트전극과 워드선과를 동일 제조공정에 의해 일체화하여 형성하는 경우가 많다. 특히 MISFET의 스레솔드 전압(threshold voltage)의 변동을 발생하지 않도록, 실리사이드층의 아래에 다결정실콘층을 마련하는 것일 일본국 특개소57-194567호의 개시되어 있다.
다결정실콘층과 몰리브덴실사이드(MoSi2)층으로 되는 워드선과 워드선 상부에 형성하는 알루미늄으로 되는 비트선과의 사이의 층간 절연막으로서 인 실리게이트 유리막(Phospho Silicate Glass Film)을 사용하고, 10mol%정도로 인 농도를 크게하여, 평탄화를 촉진하기 위해 주지의 글라스플로우(glassflow, 미국특허 제3825442호)를 실시하는경우, 이하에 기술하는 바와 같은 문제를 일으키는 것이 본 발명자에 의해 발견되었다.
다결정실리콘층 상부에 피착하고 있을 몰리브덴실리사이드층이 다결정실리콘층과의 경계부분의 주변부분(단부)에 있어서, 다결정실콘층으로 부터의 벗겨지는 것이다. 이 사실은 워드선뿐만 아니라 다결정실리콘층과 몰리브덴실리사이드층으로 형성된 도체층을 구비한 DRAM의 주변회로 부분에 있어서도 발생한다. 그리고 일부분만의 벗겨짐 뿐만 아니라 완전히 다결정실리콘층으로부터 박리하여 버리는 것도 본 발명자에 의해 확인되어 있다.
본 발명자는 이 사실이 이하에 기술한 바와 같은 원인에 의해 발생할 것이라고 고찰하고 있다.
다결정실리콘층 및 몰리브덴실리사이드층에 비해 인 실리게이트 유리막쪽이 열팽창율이 크다. 또, 다결정실리콘층과 몰리브덴실리사이드층에 비해 몰리브덴실리사이드층과 인 실리게이트 유리막쪽이 접착성이 강하다. 즉, 인 실리게이트 유리에 1,000℃ 정도에서 30초 정도의 그라스플로우를 실시한 후, 그 신축에 의해서 도체층의 주변부분에 몰리브덴실리사이드층이 벗겨지게 하는 불필요한 응력이 발생하기 때문이다.
본 발명의 목적은 다결정실리콘층상에 고융점금속을 포함하는 층, 즉 고용점금속층 또는 고융점금속의 실리사이드층을 마련한 2층 구조의 도체층과 상기 도체층을 덮도록 글라스플로우를 실시하여 마련된 인 실리게이트 유리로 되는 절연막을 구비하여 되는 반도체집적회로장치의 고융점금속을 포함하는 층의 다결정실리콘층으로 부터의 벗겨짐을 방지하는 기술을 제공하는데 있다.
본 발명의 다른 목적은 반도체집적회로장치의 신뢰성을 향상하는 기술을 제공하는데 있다.
본 발명의 또다른 목적은 반도체집적회로장치의 동작시간의 고속화가 가능한 기술을 제공하는데 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.
본원에 있어서 개시되는 발명중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
다결정실리콘층상에 고융점금속을 포함하는 층, 즉 고융점금속층 또는 고융점금속의 실리사이드층을 피착하여 마련된 도체층과 상기 도체층을 덮도록 글라스플로우를 실시하여 마련된 인 실리게이트 유리로 되는 제1의 절역막과의 사이에 글라스플로우에 의한 고융점금속층 또는 실리사이드층의 벗겨짐을 발생시키는 불필요한 응력을 완화하는 제2의 절연막을 적어도 도체층을 덮도록 마련한다.
본 실시예는 폴디드비트선 방식을 채용하는 DRAM에 적용한 경우에 대해서 그 설명을 한다.
우선, 구체적인 구조에 대해서 설명한다.
제1a도는 본 발명의 1실시예를 설명하기 위한 1개의 메모리셀을 도시한 DRAM의 주요부 평면도, 제1b도는 제1a도의 I-I절단선에 있어서의 단면도이다.
또, 전체 도면에 있어서, 동일 기능을 갖는 것은 동일부호를 붙이고, 그 반복적인 설명은 생략한다.
제1a도, b도에 있어서, 실리콘 단결정으로 되는 p-형의 반도체기판(p- -Sub)(1)상의 메모리셀이 형성될 영역에 마련된 절연막(2)는 주로 메모리셀의 커패시터를 구성하기 위한 것이다. 커패시터와 MISFET가 형성될 영역 이외의 반도체기판(1) 주면에는 필드절연막(3) 및 필드절연막(3) 아래의 p형의 채널 스토퍼(4)가 형성되어 있다. 이들은 반도체소자 사이를 보다 전기적으로 분리하기 위한 것이다. 절연막(5)는 다음에 기술하는 커패시터전극(도전플레이트)가 형성될 영역의 절연막(2) 및 필드절연막(3) 상부에 마련된다. 이것은 커패시터를 구성한다. 상기 절연막(2), 필드절연막(3)은 예를들면 산화 실리콘막으로 형성하고, 상기 절연막(5)는 절연막(2)보다도 유전율이 높은, 예를 들면 질화실리콘막을 사용하면 좋다.
스위칭소자로 되는 MISFET가 형성될 영역이외의 절연막(5) 상부에 다결정실리콘으로 되는 도전플레이트(6)이 형성되어 있고, 이는 커패시터를 구성하기 위한 것이다. 메모리셀의 커패시터(C)는 주로 반도체기판(1), 절연막(2), (5) 및 도전플레이트(6)에 의해 구성되어 있다. 도전플레이트(6)을 덮도록 마련된 절연막(7)에 의해 도전플레이트(6)과 워드선이 전기적으로 분리된다. 절연막(8)은 MISFET가 형성될 영역의 반도체기판(1) 주면부에 마련되고 주로 MISFET의 게이트 절연막을 구성한다.
(9)는 절연막(7) 및 절연막(8) 상부를 열방향으로 연장하여 놓여지도록 마련된 도체층이고, MISFET가 형성될 영역부분에서는 게이트전극(G)를 구성하고, 그밖의 부분에서는 워드선(WL)을 구성하도록 되어 있다. 도체층(9)는 MISFET의 턴온(turn on), 턴오프(turn off) 동작시간을 향상하고, DRAM의 고속화를 도모하기 위해 낮은 저항값을 갖는 것이 요구된다. (9A)는 절연막(8, 7) 상부에 마련된 다결정실리콘층이다. (9B)는 다결정실리콘층(9A) 상부에 피착하여 마련된 고융점금속의 몰리브덴과 실리콘과의 화합물인 몰리브덴실리사이드(MoSi2)이다. 다결정실리콘층(9A)는 실리사이드층(9B)에 미량으로 함유되는 MISFET의 전기적 특성상, 바람직하지 않는 불순물을 포획한다. 실리게이트(9B)는 다결정실리콘트(9A)보다도 낮은 저항값을 갖고, 또한 제조 프로세서에 있어서의 여러가지의 처리공정 분위기에 대하여 다결정실리콘층(9A)와 마찬가지로 안정성이 높다.
실리사이드층(9B)는 고융점금속과 실리콘과의 화합물인 티탄실리사이드(TaSi2) 텅스텐실리사이드(WSi2), 티탄실리사이드(TiSi2)를 사용하여도 좋다. 또, 실리게이트(9B)는 그보다도 낮은 저항값의 고융점금속층, 예를들면 몰리브덴, 텅스텐, 탄탈, 티탄이어도 좋다. 즉, 고융점금속을 포함하는 층인 것이 필요하다. 고융점금속은 DRAM의 제조공정에 있어서의 열처리공정에 대처하는 것이 가능한 것이다.
MISFET가 형성될 영역의 도체층(9), 즉 게이트전극(G) 양측부의 반도체기판(1) 주면부에 마련된 n+형의 반도체영역(10)은 소오스영역 및 드레인영역으로서 사용되는 것이고, 메모리셀의 스위칭소자로 되는 MISFET를 구성한다. 비트선이 접속되는 측의 반도체영역(10)은 다음에 기술하는 인 실리게이트 유리에 도입하는 불순물이 마찬가지로 도입되고, 부분적으로 반도체기판(1)로 부터의 접합 깊이(Xj)가 깊게 되어 있다. 이것은 상기 반도체영역(10)에 전압이 인가되었을때 상기 반도체영역(10)과 반도체기판(1)과의 pn접합이 파괴되는 것을 방지하기 위함이다.
메모리셀의 스위칭소자는 MISFET Qn은 주로 도체층(9)로 되는 게이트전극(G), 절연막(8) 및 게이트전극(G) 양측부의 반도체기판(1) 주면부에 마련된 1상의 반도체영역(10)에 의해 구성된다.
(11)은 도체층(9)를 덮도록 전면에 마련된 절연막이다. 절연막(11)은 인 실리게이트 유리의 글라스플로우에 의해 발생하는 실리사이드층(9B)의 벗겨짐의 원인으로 되는 불필요한 응력을 완화하고, 다결정실리콘층(9A)와 실리사이드층(9B)와의 벗겨짐을 방지한다.
절연막(11)로서 실리사이드층(9B)의 벗겨짐을 발생시키는 불요한 응력을 완화하기 위해 예를드면 CVD(Chemical Vapour Deposition)에 의한 산화 실리콘막(SiO2막)을 사용한다. 또, 절연막(11)로서는 CVD에 의한 질화실리콘막, 플라즈마 CVD에 의한 산화실리콘막 및 질화실리콘막, 글라스플로우를 발생하지 않는 낮은 인 불순물 농도(4mol%이하)를 갖는 인 실리게이트 유리막등을 사용하여도 좋다.
층간절연막(12)는 도체층(9)를 덮도록 전면에 마련된 인 실리게이트 유리(PSG)막으로 된다. 이것은 도체층(9)와 다음에 기술하는 비트선과를 전기적으로 분리하고, 또한 다층화에 의한 기복부를 완화하고, 상부도체층의 피착성을 향상한다. 절연막(12)는 다층화에 의한 기복부를 완화하기 위해 인 불순물 농도를 10mol%정도로 하여 글라스플로우를 실하고 있다. 즉, 퇴적인 PSG막은 기판상의 전체에 걸쳐서 대략 균일한 두께이다. 1,000℃ 정도의 가열에 의해 PSG막은 유동한다. PSG막의 표면의 단차는 완화되어 모서리는 기울기가 완화된다. 일 글라스플로우의 가열 및 냉각시마다 절연막(12)는 길게 늘여지거나 줄어든다. 이 절연막(12)가 줄어들때, 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력이 발생한다. 그러나, 본 실시예에서는 도체층(9)를 덮도록 절연막(11)을 마련하기 때문에 상기 응력을 완화하고 실리사이드층(9B)의 벗겨짐을 방지할 수가 있다.
접속구멍(13)은 비트선이 접속될 반도체영역(10)의 상부의 절연막(8, 11, 12)를 선택적으로 제거하여 마련된다.
비트선(BL) (14)는 소정의 접속구멍(13)을 거쳐서 반도체영역(10)과 전기적으로 접속하고, 절연막(12)의 상부를 행방향으로 연장하도록 마련된다. 비트선(14)로서는 예를들면, 알루미늄막을 사용하면 좋다.
상기 벗겨짐을 방지하기 위해, 절연막(11)은 열산화막이 아니고 퇴적에 의해서 형성한 막이어야 한다.
또, 절연막(11)은 일정한 두께 이상의 막의 두께를 갖는 것이 요구된다. 다음에 이 점에 대해서 본 발명자가 실행한 실험결과 및 그에 대한 고찰에 대해서 기술한다.
[표 1]
Figure kpo00002
표 1은 절연막(11)의 막의 두께Å을 변화시켰을 때, 다결정실리콘층(9A)와 실리사이드층(9B)의 벗겨짐의 유무를 표시한 표이다. 여기서 주의하지 않으면 안되는 것은 표에 도시한 막의 두께가 다음에 기술하는 제6도의 상태에서의 막의 두께, 즉 절연막(11)을 형성한 직후의 막의 두께라는 것이다. 그 이유는 다음에 기술한다. 절연막(11)로서는 고온저압(700∼800℃, 0.1∼100Torr)에서의 CVD법에 의해 형성한 SiO2막과 통상(약 400℃, 760Torr)의 CVD법으로 형성한 SiO2막과 통상(약 400℃, 760Torr)의 CVD법으로 형성한 SiO2막을 사용하였다.
표에 있어서, ×표는 벗겨짐이 많이 발생하는 것을 표시한다. ○표는 벗겨짐이 없는 것을 표시한다.
실제로 1매의 웨이퍼당 벗겨짐이 발생한 칩은 0∼1개이며, 이것도 웨이퍼의 주변부의 칩에 한정된다.
Figure kpo00003
표는 약간의 벗겨짐이 발생한 것을 표시한다. 벗겨짐이 발생한 칩의 비율은 전체의 약 2/17이었다.
이상에서 명확한 바와 같이, 절연막(11)이 0Å, 즉 존재하지 않을 때는 벗겨짐이 많이 일어난다. 절연막(11)이 1,500Å 이상일 때에는 완전하게 벗겨짐을 방지할 수 있다.
[표 2]
Figure kpo00004
이 벗겨짐의 원인으로 되는 응력의-강도를 도시하면 표 2와 같이 된다. 표 2는 표에 도시한 제조 공정을 끝낸 상태에서, 웨이퍼에 일어나고 있는 응력을 웨이퍼 어긋난 양 b(㎛)의 형태로 도시한 것이다. 이때의 절연막(11)은 상기 고온저압CVD법으로 형성한 SiO2막이다.
절연막(11)이 없을 때는 글라스플로우에 의한 웨이퍼 어긋난 양의 감소(변화량)이 42∼49㎛에서 16㎛로 크다. 3,500Å의 절연막(11)이 있을 때는 글라스플로우에 의한 웨이퍼 어긋난 양의 감소(변화량)이 50∼52㎛에서 28∼30㎛로 적다.
본 발명자의 검토에 의하면, 벗겨짐은 웨이퍼 어긋난 양 그 자체에 의존하지 않고, 각 공정을 행하는 것에 의한 웨어퍼 어긋난 양의 변화량에 의존한다. 변화량이 적을 때 벗겨짐은 발생하지 않고, 변화량이 클 때 벗겨짐이 발생한다. 절연막(11)이 글라이스플로우에 의한 어긋난 양의 변화를 완화한다. 즉, 절연막(11)은 응력의 변화를 완화한다. 또 절연막(11)이 존재하므로, 글라스플로우에 의한 응력의 변화시의 힘은 다결정실리콘층(9A)와 실리사이드층(9B)의 계면에 가해지지 않는다.
그리고, 웨이퍼 어긋난 양은 제10도에 도시한 방법으로 A∼F점에서의 어긋난 양의 평균을 사용하였다. 또, 본 발명자는 게이트전극(9)를 형성한 후와 절연막(11)을 형성하기 전의 각 공정에서도 웨이퍼 어긋난 양이 변화하는 것을 확인하였다. 이들의 각 공정 사이에서 웨이퍼 어긋난 양의 변화도 벗겨짐에 관계한다고 생각된다. 그러나, 실제로 벗겨짐이 일어나는 것은 글라스플로우시이며, 이것은 본 발명에 의해 방지될 수 있다는 것이 확인되었다.
표 1에 의하면, 절연막(11)이 1,000Å일때 막의 형성 방법에 의해서 벗겨짐의 발생율이 다르다. 이점에 대해서 본 발명자가 검토한 바, 다음의 사실이 명확하게 되었다.
절연막(11)에서 SiO2막을 사용하였을 때, 막을 PSG막(12)에서 인이 확산한다. 인의 확산 비율(속도)은 고온저압CVD법에 의한 SiO2막과 통상의 CVD법에 의한 SiO2막과는 다르며, 고온저압CVD일 때가 적다. 이것은 막의 밀도가 다르기 때문이다. 인이 확산한 SiO2막은 그 성질이 PSG막과 동일하게 된다. 절연막(11)은 1,000Å으로 얇기 때문에 인을 포함하지 않는 순수한 SiO2막은 실질적으로 존재하지 않으며, 그 상부(PSG막(12)의 옆부분)의 인의 농도는 PSG막(12)에 가까운 높은 농도를 가지고 있다. 또한, 확산한 인의 농도가 일정 이상으로 되어 있는 절연막(11)의 상부가 글라스플로우시와 동시에 리플로우(reflow)되는 것이 판명되었다. 말하자면, 확산한 인의 농도는 PSG막(12)의 인 농도 및 글라스플로우의 온도, 시간에 의존한다. 또 인의 농도가 4mol% 이상이면 유동성을 갖는다.
또, 이 사실에 따라서 검토한 결과, 절연막(11)중 상기 글라스플로우시와 동시에 리플로우되지 않고 남은 부분의 두께가 일정 두께이상 있으면, 벗겨짐이 일어나지 않는 것을 발견하였다. 이 두께는 600Å정도이면 좋다.
이 600Å정도의 리플로우되지 않고 남는 부분의 두께를 얻기 위해서는 고온저압CVD법에 의한 SiO2막에서는 형성시의 막의 두께가 1,000Å, 통상의 CVD법에 의한 SiO2막에서는 이것보다도 약간 두껍게 형성할 필요가 있다.
따라서 절연막(11)이 인 실리게이트 유리막을 글라스플로우시키기 위한 인이 도입되기 어려운, 예를들면 질화실리콘막등 일때, 절연막(11)을 형성시, 약 600Å정도 이상의 막의 두께를 가지고 있으면 충분하게 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력을 완화할 수가 있다. 절연막(11)이 상기 글라스플로우되기 위한 불순물이 도입되기 쉬운, 예를들면 산화실리콘막일때는 인이 고농도로 도입되며, 리플로우되어 버리는 부분을 고려하고, 상기 불필요한 응력을 완화하는 부분이 600Å정도의 막의 두께로 존재하도록 해야 한다.
이를 위해서는 그 제조 공정의 절연막(11)의 형성 공정에 있어서 그 막의 두께를 제어할 필요가 있다. 절연막(11)이 질화실리콘막일 때에는 형성시의 막의 두께가 600Å정도면 된다. 이 수치는 표 1에서 추정되는 것과 같이 ,막의 형성 방법에 따라서 다소 다르다. 산화실리콘막일때는 상술한 바와 같다. 1mol%정도의 인 농도의 PSG막일때는 산화실리콘막일때보다도 더욱 두껍게 형성할 필요가 있다. 이로인해 상기의 벗겨짐을 방지할 수 있다. 바꾸어 말하면, 표 2에서 기술한 응력의 변화량을 적게 할 수 있다.
즉, 절연막(11) 및 (12)를 합한 막의 두께, 즉 층간 절연막의 막의 두께로서는 바람직한 막의 두께이다. 불필요한 불순물이 MISFET의 절연막(8)에 도입되어 그 전기적 특성에 영향을 미치지 않도록 하기 위해서는, 그 두께가 인 실리게이트막에 의한 도체층 사이의 충분한 전기적 분리를 하기 위해서 두꺼운 쪽이 좋다. 한편, 비트선 접속을 위한 접속 구멍의 가공의 용이성등의 점에서는 전체의 막의 두께는 얇은 쪽이 좋다. 절연막(11)이 SiO2막일 때는 PSG막과의 에칭비율의 차이를 고려할 필요가 있다. 또, PGS막의 글라스플로우에 의한 평탄화를 위해서는 PSG막에도 일정 이상의 두께가 필요하다. 상술한 점에서 볼 때, 절연막(11)의 두께는 4,000Å 이하가 바람직하다. 특히 SiO2막일 때 이 수치는 바람직하다.
즉, 제조 조건의 산포를 고려해서 절연막(11)의 형성시의 두께를 결정하는 것이 좋다. SiO2막일 때, 형성시의 막의 두께를 1,500∼3,500Å으로 하는 것이 바람직하다.
다음에 구체적인 제조방법에 대해서 설명한다.
제2a도, 제3a도, 제4a도, 제5도, 제6도 및 제7a도는 본 발명의 1실시예를 설명하기 위한 각 제조공정에 있어서의 1개의 메모리셀을 도시한 DRAM의 중요부의 평면도 및 단면도이며, 제2b도는 제2a도의 II-II선에 따른 단면도, 제3b는 제3a도의 III-III선에 따른 단면도, 제4b도는 제4a도의 IV-IV선에 따른 단면도, 제7b도는 제7a도의 VII-VII선에 따른 단면도이다.
우선, 실리콘단결정으로 되는 p-형의 반도체기판(1)을 준비한다. 그리고, 제2a도, 제2b도에 도시한 바와 같이, 반도체소자 형성영역의 반도체기판(1)의 주면부에, 반도체소자 형성영역 사이의 반도체기판(1)의 주면부에 필드절연막(3)을 형성하고, 동시에 필드절연막(3)의 하부의 반도체기판(1)이 주면부에 p형의 채널스토퍼영역(4)를 형성한다. 필드절연막(3)을 형성하는 영역 이외의 기판(1)의 표면에 절연막(2)를, 예를들면 표면의 열산화 기술에 의해 그 막의 두께를 300∼500Å정도의 SiO2막으로서 형성한다. 상기 필드절연막(3)은 예를들면 주지의 기판(1)의 선택적인 열산화 기술에 의해 산화실리콘막을 사용하고 그 막의 두께를 1㎛정도로 하면 좋다.
제2a도, 제2b도에 도시한 공정 다음에 절연막(2) 및 필드절연막(3)의 상부 전면에 절연막(5)를 형성한다. 이 절연막(5)는 예를들면 CVD기술에 의한 질화실리콘막을 사용하고, 그 막의 두께를 100∼200Å정도로 하면 좋다. 도시되어 있지 않으나, 질화실리콘막으로 되는 절연막(5) 상부에는 해당 절연막(5)와 다음의 공정에 의해서 형성되는 도전플레이트 사이의 열팽창율의 차에 의한 응력을 완화하도록, 예를들면 30∼35Å정도의 막의 두께를 가진 산화실리콘막을 형성하고 있다. 그후, 메모리셀의 스위칭소자로 되는 MISFET가 형성될 영역이외의 절연막(5)의 상부에 도전플레이트(6)을 선택적으로 형성한다. 이 도전플레이트(6)은 예를들면 CVD기술에 의한 다결정실리콘막을 사용하고, 그 막의 두께를 3000∼5000Å정도로 하며, 인을 도입해서 그 저항을 낮게한 것을 사용하면 좋다.
또한, 노출하고 있는 절연막(5)를 마스크로 해서 사용하고, 도전플레이트(6)인 다결정실리콘층을 열산화해서 제3a도, 제3b도에 도시한 바와같이, 도전플레이트(6)을 덮은 절연막(SiO2막)(7)을 선택적으로 형성한다. 그리고, 제3a도 및 다음에 기술하는 제4a도는 도전플레이트(6)의 패턴을 명확하게 하며, 또한 그 도면을 보기 쉽게 하기 위해서, 각 도체층 사이에 마련될 절연막, 즉 절연막(7)을 도시하지 않는다.
제3a도, 제3b도에 도시한 공정 다음에 MISFET가 형성될 영역의 절연막(5), (2)를 선택적으로 제거해서 반도체기판(1)을 노출시킨다. 그리고, 노출된 반도체기판(1)의 주면부에 절연막(8)을 형성한다. 이 절연막(8)은 주로 MISFET의 게이트절연막을 구성할 수 있도록, 예를들면 기판 표면의 열산화에 의한 산회실리콘막을 사용하고, 그 막의 두께를 500∼600Å정도로 하면 좋다. 그리고 워드선 및 MISFET의 게이트전극을 형성하기 위해서, 절연막(7) 및 절연막(8)의 상부 전면에 다결정실리콘층(9A)를 형성하고, 또한 그 상부 전면에 실리사이드층(9B)를 형성한다. 상기 다결정실리콘층(9A)는 예를들면, CVD에 의해서 형성하고 인을 도입해서 저항을 낮게 한 것을 사용하고, 그 막의 두께를 2,000∼3,000Å정도로 하면 좋다. 또, 상기 실리사이드층(9B)는 스퍼터링에 의한 몰리브덴실리사이드막을 사용하고, 그 막의 두께를 2,500∼3,500Å정도로 형성하면 좋다. 그후, 실리사이드층(9B) 및 다결정실리콘층(9A)에 선택적으로 패터닝을 실시하고, 제4a도, 제4b도에 도시한 바와같이, 워드선(WL) 및 MISFET의 게이트전극(G)로 되는 도체층(9)를 형성하며, 아르곤가스등의 불활성가스 분위기중에서 1,000℃정도의 열처리를 실시한다(가열한다). 그리고, 이 열처리는 도체층(9)의 형성을 위한 패터닝전에 실시하여도 좋다.
제4a도, 제4b도에 도시한 공정 다음에, MISFET가 형성될 영역의 도체층(9) (G)의 양측부의 절연막(8)을 거치는 반도체기판(1)의 주면부에 제5도에 도시한 바와 같이 n+형 반도체영역(10)을 형성한다.
이 반도체영역(10)은 도체층(9) (G) 및 절연막(7)을 불순물 도입을 위한 마스크로서 사용하고, 자기정합에 의해서, 예를들면 이온 주입기술에 의해 형성하면 좋다. 이때에는 70∼90KeV정도의 에너지를 사용하여 1.0×1015∼1.0×1017(atms/cm2)정도의 비소이온 불순물을 도입하면 좋다.
제5도에 도시한 공정후에, 다음의 공정에 의해서 형성되는 인 실리게이트 유리막의 글라스플로우에 의한 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력을 완화하기 위해서, 제6도에 도시한 바와 같이 도체층(9)를 덮는 절연막(11)을 전면에 형성한다. 이 절연막(11)은 예를들면 700∼800℃정도의 고온에서 상압보다도 낮은 압력, 예를들면 0.1∼10Torr로 실시하는 CVD법에 의한 산화실리콘막을 사용하는 것이 좋다.
한편, 상술한 이유에 의해 절연막(11)의 막의 두께는 1,000Å정도 이상이 필요로 된다. 본 실시예에 있어서, 절연막(11)의 막의 두께는 1,000∼4,000Å정도이며, 바람직하게는 1,500∼3,500Å정도로 하면 좋다.
제6도에 도시한 공정후에, 인 실리게이트 유리로 되는 절연막(12)를 형성한다. 이 절연막(12)는 글라스플로우를 실시하기 위해서, 예를들면 10mol%정도의 인 불순물 농도를 가지며, 그 막의 두께를 6,000∼9,000Å정도로 형성하면 좋다. 그리고, 다음의 공정에 의해서 형성되는 비트선과 접속될 소정의 반도체 영역(10) 위의 절연막(8), (11), (12)를 선택적으로 제거하여 접속구멍(13)을 형성한다. 그후, 절연막(12)의 상부에 형성되는 도체층의 피착성을 향상하기 위해서, 1,000℃정도에서 30분 정도의 글라스플로우를 실시하고, 절연막(12)의 상면부의 기복부를 완화하여 평탄화를 촉진한다. 그리고 제7a도, 제7b도에 도시한 바와 같이, 접속구멍(13)를 거쳐서 반도체 영역(10)과 전기적으로 접속되고, 절연막(12)의 상부를 행방향으로 연장하도록 비트선(14)를 선택적으로 형성한다. 비트선(14)는 예를들면 알루미늄막을 사용하고, 그 막의 두께를 0.8∼1.0㎛정도로 하면 좋다. 그리고, 반도체영역(10)은 불순물 도입시 및 그 이후의 여러가지의 열처리 공정에 의해서 확산되고, 소정의 깊이(Xj)를 갖도록 형성된다.
또, 비트선(14)와 접속된 반도체 영역(10)은 글라스 플로우시에 접속구멍(13)부분을 거쳐서 인 불순물이 도입되고, 다른 부분에 비해서 부분적으로 깊게 형성하도록 되어 있다.
절연막(11)에는 그 형성후의 여러가지의 열처리 공정에서 절연막(12)의 글라스플로우를 위한 불순물이 그 상부에 도입된다. 도입된 부분에서는 글라스플로우가 쉽게 발생할 것이 고려되므로, 결과적으로 실리사이드층(9B)의 벗겨짐을 방지하는 부분이 존재하게 된다. 즉, DRAM의 완성시, 절연막(12)의 글라스플로우에 의한 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력을 완화하기 위한 절연막(11)은 600Å정도 이상의 막을 두께를 갖고 있으면 좋다. 그 후에 보호막을 전면에 형성한다.
본 실시예에 있어서는 절연막(11)에 의해서 글라스 플로우에 의한 절연막(12)의 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력을 완화하였으나, 인 실리게이트 유리로 되는 절연막(12)에 상기 글라스플로우의 기능과 상기 불필요한 응력을 완화하는 기능을 구비시켜도 좋다.
제8도는 본 발명의 1실시예를 설명하기 위한 인 실시게이트 유리로 되는 절연막(12)에의 인 불순물 농도분포를 도시한 도면이다.
제8도에 있어서, 가로축은 도체층(9)와 절연막(12) 사이의 경계부로부터 절연막(PSG) (12)에의 막의 두께(×103Å)이며, 세로축은 인불순물 농도 mol%를 도시한 것이다. 이 때, 절연막(12)의 막의 두께는 예를들면 8,000∼12,000Å정도면 좋다.
동일 도면에서 명확한 바와같이, 도체층(9)를 덮으며 결합하고 있는 절연막(12)의 도체층(9) 근방부분, 즉 1,000∼2,000Å이하의 부분은 인 불순물 농도가 매우 낮게 되어 있다.
절연막(12)가 글라스 플로우를 일으키기 위해서 필요한 인 불순물 농도는 4mol%정도 이상이다. 따라서 도체층(9)를 덮으며 결합하고 있는 절연막(12)의 도체층(9) 근방부분의 인 불순물 농도를 기타의 부분보다도 낮은 4mol%정도 이하로 하면 좋다. 이로 인해서, 글라스플로우에 의한 절연막(12)의 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력을 도체층(9) 근방 부분의 절연막(12)로 완화할 수가 있다.
이 절연막(12)의 구체적인 제조 방법으로서는 도체층(9)를 덮는 것과 같이 CVD기술로 인 실리게이트 유리막을 형성하고, 그후 그 상면부에서 소정의 깊이까지 글라스플로우가 일어나도록 인 불순물을 인 실리케이트 유리막에 도입하면 좋다. 이것은 동일의 형성로(furance)에서 실시할 수 있으므로, 제조 공정의 수를 크게 증가시키지 않는다.
이상의 설명에서는 주로 DRAM의 메모리셀 어레이를 구성하는 메모리셀에 대해서 구체적으로 설명하였으나, 다음에는 DRAM의 주변회로를 구성하는 CMIS(Complementary MISFET)에 대해서 설명한다.
제9도는 본 발명의 1실시예의 구체적인 구조를 설명하기 위한 DRAM의 주변회로에 있어서의 중요부의 단면도이다.
제9도에 있어서, (1A)는 반도체기판(1)의 소정의 주면부에 마련된 n-형의 웰영역(n-well)이며, p채널 MISFET를 구성하기 위한 것이다. (4A)는 필드절연막(3)의 하부의 웰영역(1A)주면부에 마련된 n형의 채널스토퍼영역이며, p채널 MISFET등의 반도체 소자 사이를 전기적으로 분리하기 위한 것이다. (8A)는 p채널 MISFET등의 반도체소자가 형성될 영역의 웰영역(1A)는 주면부에 마련된 절연막이며, 주로 p채널 MISFET의 게이트 절연막을 구성하기 위한 것이다. (10A)는 p채널 MISFET가 형성될 영역의 도테층(9(G))의 양측부의 절연막(8A)를 거쳐서 웰영역(1A)의 주면부에 마련된 p+형의 반도체영역이며, p채널 MISFET를 구성하기 위한 것이다. p채널 MISFET Qp는 주로 도체층(9)에 의한 게이트 전극(G), 절연막(8A) 및 게이트전극(G) 양측부의 웰영역(1A) 주면부에 마련된 1쌍의 반도체영역(10A)에 의해서 구성된다. 절연막(11)은 상술한 바와 마찬가지로, 도체층(9)를 덮도록 마련된 것이며, 글라스플로우에 의한 인 실리게이트 유리로 되는 절연막(12)의 실리사이드층(9B)의 벗겨짐을 일으키는 불필요한 응력을 완화하기 위한 것이다. 또, 절연막(11)은 도체층(9)와 동시에 반도체영역(10), (10A) 상부를 덮도록 마련되어 있다. 이것은 MISFET Qn, Qp의 절연막(8), (8A)가 예를들면, 500∼600Å정도로 매우 얇기 때문에 글라스플로우를 실시하여야 할 절연막(12)에 도입하는 인불순물이 절연막(8), (8A)를 거쳐서 반도체 영역(10), (10A)에 불필요하게 도입하는 것을 방지하기 위한 것이다. 즉 절연막(11)은 실리사이드층(9B)의 벗겨짐을 방지함과 동시에, 그 시점에서 불필요한 인불순물의 도입이 방지되기 때문에, MISFET Qn, Qp의 전기적 특성이 영향받지 않도록 하기 위한 것이다.
이 절연막(11)은 특히 CMIS에 있어서, MISFET Qp의 반도체영역(10A) 표면 근방부의 불순물 농도가 저하하고, 그 부분의 저항치가 증대해서 동작시간의 저항등을 발생하기 쉬우므로, 매우 유효하다. (13A)는 MISFET Qn의 소정의 반도체영역(10) 상부의 절연막(8), (11), (12)를 선택적으로 제거해서 마련된 접속구멍이며, 반도체영역(10)과 다음에 기술하는 배선을 전기적으로 접속하기 위한 것이다. (13B)는 MISFET Qp의 소정의 반도체 영역(10A) 상부의 절연막(8A), (11), (12)를 선택적으로 제거해서 마련된 접속구멍이며, 반도체영역(10A)와 다음에 기술하는 배선을 전기적으로 접속하기 위한 것이다. (14A)는 접속구멍(13A)를 거쳐서 반도체 영역(10)과 전기적으로 접속하도록 절연막(12)상부에 마련된 배선이다. (14B)는 접속구멍(13B)를 거쳐서 반도체영역(10A)와 전기적으로 접속하도록 절연막(12) 상부에 마련된 배선이다.
본 발명에 의하면, 다음에 기술하는 것과 같은 효과를 얻는다.
도체층과 제1의 절연막 사이에 적어도 도체층을 덮도록 소정의 막의 두께를 가진 제2의 절연막을 마련한다. 제2의 절연막에 의해서, 글라스플로우에 의한 제1의 절연막의 실리사이드층의 벗겨짐을 일으키는 불필요한 응력(또는 응력의 변화)가 완화된다. 상기 불필요한 응력이 도체층에 영향을 미치지 않는다. 따라서, 실리사이드층의 벗겨짐이 없는 신뢰성이 높은 반도체 집적회로장치를 제공할 수 있다.
상기 제1의 절연막의 적어도 도체층을 덮는 그 근방 부분에, 그 인 불순물 농도를 글라스 플로우가 일어나지 않는 정도 이하로 한 소정의 막의 두께를 가진 제2의 절연막을 마련한다. 제2의 절연막에 의해서, 글라스플로우에 의한 제1의 절연막의 실리사이드층의 벗겨짐을 일으키는 불필요한 응력(또는 응력의 변화)가 완화된다. 상기 불필요한 응력이 도체층에 영향을 미치지 않는다. 따라서, 실리사이드층의 벗겨짐이 없는 신뢰성이 높은 반도체 집적회로장치를 제공할 수가 있다.
워드선등의 도체층으로서, 다결정실리콘층과 그것보다도 낮은 저항치의 고융점 금속층 또는 실리사이드층에 의한 도체층을 사용할 수가 있다. 이로인해, 알루미늄 또는 그 합금 등을 사용할 수가 없는 도체층의 배선저항치를 저감할 수가 있다. 따라서, 동작시간을 향상하는 것이 가능한 반도체 집적회로장치를 제공할 수가 있다.
상기 도체층으로 되는 게이트전극(도체층) 및 상기 소오스 또는 드레인영역인 반도체영역과 제1의 절연막 사이에, 게이트전극을 덮고 또한 상기 반도체영역 상부를 덮는 소정의 막의 두께를 가진 제2의 절연막을 마련한다. 제2의 절연막에 의해서, 글라스플로우에 의한 제1의 절연막의 실리사이드층의 벗겨짐을 일으키는 불필요한 응력이 완화되고, 해당 불필요한 응력이 게이트전극에 영향을 미치지 않도록 할 수 있고, 또한 글라스플로우를 실시하기 위해서 제1의 절연막에 도입하는 인 불순물이 반도체영역으로 불필요하게 도입되는 것을 방지할 수가 있다. 따라서, 실리사이드층의 벗겨짐을 방지하고 또한 MISFET의 전기적 특성의 안정화가 가능하게 되며, 신뢰성이 높은 반도체 집적회로장치를 제공할 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니고 그 요지를 이탈하지 않는 범위에서 여러가지로 변경할 수 있는 것은 물론이다. 예를들면 상기 실시예는 DRAM에 적용하였을 때에 대해서 설명하였으나, 도체층으로서 다결정실리콘층과 고융점 금속층 또는 고융점 금속의 실리사이드층을 가지며, 그 상부에 기복부를 완화하는 인 실리게이트 유리로 되는 절연막을 구비하고 있는 SRAM 마크스 ROM 등의 반도체 집적회로 장치에 적용할 수가 있다.
이상의 설명에서는 주로, 본 발명자에 의해서 이루어진 발명을 그 배경으로 된 이용 분야인 반도체 집적회로장치에 적용한 때에 대해서 설명하였으나, 그에 한정되는 것은 아니고, 예를들면 배선 기판에 있어서의 다층 배선 기술등에 적용할 수가 있다.

Claims (49)

  1. (a) 다결정실리콘층(9A)와 상기 다결정실리콘층 위에 형성된 고융점 금속의 실리사이드층(9B)를 포함하는 제1의 도체층((9G), 9(WL))을 반도체기판(1)위에 형성하는 공정, (b) 초기두께를 가지며, 상기 제1의 도체층을 덮는 제1의 절연막(11)을 CVD법으로 형성하는 공정, (c) 상기 제1의 절연막위에 제2의 절연막(12)를 형성하는 공정, (d) 상기 제2의 절연막의 글라스플로우를 실시하기 위해 상기 제2이 절연막을 가열하는 공정, (e) 알루미늄막으로 되는 제2의 도체층(14)를 상기 제2의 절연막위에 형성하는 공정을 포함하며, 상기 제1의 절연막은 상기 제2의 절연막의 가열 공정후, 글라스 플로우가 실시되지 않는 상기 제1의 절연막의 두께가 600Å 이상인 초기 두께를 갖는 반도체 집적회로장치의 제조방법.
  2. 특허청구의 범위 제1항에 있어서, 상기 제1의 절연막은 그 두게가 600Å 내지 4,000Å인 반도체 집적회로 장치의 제조방법.
  3. 특허청구의 범위 제2항에 있어서, 상기 제1의 절연막은 1,000Å 이상의 두께를 갖는 산화 실리콘막인 반도체직접회로장치의 제조방법.
  4. 특허청구의 범위 제2항에 있어서, 상기 제1의 절연막은 600Å 이상의 두께를 갖는 질화 실리콘막인 반도체집적회로장치의 제조방법.
  5. 특허청구의 범위 제2항에 있어서, 상기 제1의 절연막은 1,000Å 내지 2,000Å의 두께와 4mol% 이하의 인 농도를 갖는 인 실리게이트 유리막인 반도체집적회로장치의 제조방법.
  6. 특허청구의 범위 제1항에 있어서, 상기 제2의 절연막은 10mol% 이상의 인 농도를 갖는 인 실리게이트 유리막인 반도체집적회로장치의 제조방법.
  7. 특허청구의 범위 제1항에 있어서, 상기 고융점 몰리브덴인 반도체집적회로장치의 제조방법.
  8. 특허청구의 범위 제1항에 있어서, 상기 고융점 금속은 텅스텐인 반도체집적회로장치의 제조방법.
  9. 특허청구의 범위 제1항에 있어서, 상기 고융점 금속은 탄탈인 반도체집적회로장치의 제조방법.
  10. 특허청구의 범위 제1항에 있어서, 상기 고융점 금속은 티탄인 반도체집적회로장치의 제조방법.
  11. 특허청구의 범위 제1항에 있어서, 상기 제1의 절연막은 상기 실리사이드층과 인접하여 형성되는 반도체집적회로장치의 제조방법.
  12. 특허청구의 범위 제11항에 있어서, 상기 제1의 도체층은 상기 다결정시리콘층과 실시사이드층으로 되는 반도체집적호로 장치의 제조방법.
  13. 특허청구의 범위 제12항에 있어서, 상기 제2의 절연막은 인 실리게이트 유리막인 반도체집적회로장치의 제조방법.
  14. 특허청구의 범위 제13항에 있어서, 상기 인 실리게이트 유리막은 상기 제1의 절연막과 인접하여 형성되는 반도체집적회로장치의 제조방법.
  15. 특허청구의 범위 제1항에 있어서, 상기 제1의 도체층은 상기 다결정실리콘층과 실리사이드층으로 되는 반도체집적회로장치의 제조방법.
  16. 특허청구의 범위 제1항에 있어서, 상기 제2의 절연막은 인 실리게이트 유리막인 반도체집적회로장치의 제조방법.
  17. 특허청구의 범위 제16항에 있어서, 상기 제1의 절연막은 상기 제2의 절연막을 형성한 후 실행된 가열 공정시, 상기 제2의 절연막의 인 실리게이트 유리중의 인이 상기 반도체 기판으로 확산되는 것을 방지할 수 있는 두께를 갖는 반도체집적회로장치의 제조방법.
  18. MISFET를 갖는 반도체 집적회로장치의 제조방법에 있어서, (a) 다결정실리콘층(9A)와 상기 다결정실리콘층 위에 형성되어 고융점 금속의 실리사이드를 포함하는 층(9B)로 이루어진 게이트전극(9(G))를 제1의 도전형의 반도체기판(1)위에 형성하는 공정, (b) 적어도 상기 게이트전극의 한쪽에서 상기 반도체기판내에 소오스 또는 드레인 영역을 마련하기 위해 제2의 도전형의 반도체 영역을 형성하는 공정, (c) 초기두께를 가지며, 상기 게이트전극과 상기 반도체 영역을 덮는 제1의 절연막(11)를 CVD법으로 형성하는 공정, (d) 상기 제1의 절연막위에 제2의 절연막(12)를 형성하는 공정, (e) 상기 제2의 절연막의 글라스 플로우를 실시하기 위해 상기 제2의 절연막을 가열하는 공정, (f) 알루미늄막으로 되는 도체층(14)를 상기 제2의 절연막위에 형성하는 공정을 포함하며, 상기 제1의 절연막은 상기 제2의 절연막의 가열 공정후, 글라스 플로우가 실시되지 않는 상기 제1의 절연막의 두께가 600Å이상인 초기두께를 갖는 반도체 집적회로장치의 제조방법.
  19. 특허청구의 범위 제18항에 있어서, 상기 제1의 절연막은 그 두께가 600Å 내지 4,000Å인 반도체 집적회로장치의 제조방법.
  20. 특허청구의 범위 제19항에 있어서, 상기 제1의 절연막은 1,000Å 이상의 두께를 갖는 산화 실리콘막인 반도체집적회로장치의 제조방법.
  21. 특허청구의 범위 제19항에 있어서, 상기 제1의 절연막은 600Å 이상의 두께를 갖는 질화 실리콘막인 반도체집적회로장치의 제조방법.
  22. 특허청구의 범위 제19항에 있어서, 상기 제1의 절연막은 1,000Å 내지 2,000Å의 두께와 4mol% 이하의 인 농도를 갖는 인 실리게이트 유리막인 반도체집적회로장치의 제조방법.
  23. 특허청구의 범위 제18항에 있어서, 상기 제2의 절연막은 10mol% 이상의 인 농도를 갖는 인 실리게이트 유리막인 반도체집적회로장치의 제조방법.
  24. 특허청구의 범위 제18항에 있어서, 상기 고융점 금속은 몰리브덴인 반도체집적회로장치의 제조방법.
  25. 특허청구의 범위 제18항에 있어서, 상기 고융점 금속은 텅스텐인 반도체집적회로장치의 제조방법.
  26. 특허청구의 범위 제18항에 있어서, 상기 고융점 금속은 탄탈인 반도체집적회로장치의 제조방법.
  27. 특허청구의 범위 제18항에 있어서, 상기 고융점 금속은 티탄인 반도체집적회로장치의 제조방법.
  28. (a) 서로 반대의 도전성을 갖는 제1의 도전형의 제1의 반도체영역과 제2의 도전형의 제2의 반도체영역을 반도체기판에서 마련하는 공정, (b) 다결정실리콘층(9A)와 상기 다결정실리콘층 위에 형성되어 고융점 금속의 실리사이드를 포함하는 층 (9B)로 이루어진 게이트전극(9(G))와 상기 반도체영역과 상기 제2의 반도체영역위에 각각 형성하는 공정, (c) 게이트전극의 양측에서 상기 제1의 반도체영역과 상기 제2의 반도체영역에 상기 제1의 반도체영역과 상기 제2의 반도체영역과는 반대 도전형을 갖는 소오스영역과 드레인영역을 형성하는 공정, (d) 초기 두께를 가지며, 상기 게이트전극과 상기 소오스영역 및 상기 드레인영역을 덮는 제1의 절연막(11)을 CVD법으로 형성하는 공정, (e) 상기 제1의 절연막위에 제2의 절연막(12)를 형성하는 공정, (f) 상기 제2의 절연막의 글라스플로우를 실시하기 위해 상기 제2의 절연막을 가열하는 공정, (g) 알루미늄막으로 되는 제2의 도체층(14)를 상기 제2의 절연막위에 형성하는 공정을 포함하며, 상기 제1의 절연막은 상기 제2의 절연막의 가열 공정후, 글라스 플로우가 실시되지 않는 상기 제1의 절연막의 두께가 600Å 이상인 초기두께를 갖는 상보형 MIS집적회로의 제조방법.
  29. 특허청구의 범위 제28항에 있어서, 상기 제1의 절연막은 그 두께가 600Å 내지 4,000Å인 상보형 MIS집적회로의 제조방법.
  30. 특허청구의 범위 제29항에 있어서, 상기 제1의 절연막은 1,000Å 이상의 두께를 갖는 산화 실리콘막인 상보형 MIS집적회로의 제조방법.
  31. 특허청구의 범위 제29에 있어서, 상기 제1의 절연막은 600Å 이상의 두께를 갖는 질화 실리콘막인 상보형 MIS집적회로의 제조방법.
  32. 특허청구의 범위 제29항에 있어서, 상기 제1의 절연막은 1,000Å 내지 2,000Å의 두께와 4mol% 이하의 인 농도를 갖는 인 실리게이트 유리막인 상보형 MIS집적회로의 제조방법.
  33. 특허청구의 범위 제28하에 있어서, 상기 제2의 절연막은 10mol% 이상의 인 농도를 갖는 인 실리게이트 유리막인 상보형 MIS집적회로의 제조방법.
  34. 특허청구의 범위 제28항에 있어서, 상기 고융점 금속은 몰리브덴인 상보형 MIS집적회로의 제조방법.
  35. 특허청구의 범위 제28항에 있어서, 상기 고융점 금속은 텅스텐인 상보형 MIS집적회로의 제조방법.
  36. 특허청구의 범위 제28항에 있어서, 상기 고융점 금속은 탄탈인 상보형 MIS집적회로의 제조방법.
  37. 특허청구의 범위 제28항에 있어서, 상기 고융점 금속은 티탄인 상보형 MIS집적회로의 제조방법.
  38. 각가의 메모리셀이 커패시터와 이 커패시터에 직렬로 접속된 MISFET로 되는 여러개의 메모리셀을 갖는 반도체기판에서의 반도체 집적회로장치의 제조방법에 있어서, (a) 다결정 실리콘의 커패시터전극(2, 5, 6)을 상기 반도체기판의 표면위에 형성하는 공정, (b) 다결정실리콘층(9A)와 상기 다결정실리콘층 위에 형성되어 고융점 금속의 실리사이드를 포함하는 층(9B)로 이루어진 상기 MISFET의 게이트전극(9(G))를 형성하는 공정, (c) 기두께를 가지며, 상기 커패시터전극과 상기 게이트전극을 덮는 제1의 절연막(11)을 CVD법으로 형성하는공정, (d) 상기 제1의 절연막위에 제2의 절연막(12)를 형성하는 공정, (e) 상기 제2의 절연막의 글라스플로우를 실시하기 위해 상기 제2의 절연막을 가열하는 공정, (f) 알루미늄막으로 되는 제2의 도체층(14)를 상기 제2의 절연막위에 형성하는 공정을 포함하며, 상기 제1의 절연막은 상기 제2의 절연막의 가열 공정후, 글라스플로우가 실시되지 않는 상기 제1의 절연막의 두께가 600Å 이상인 초기 두께를 갖는 집적회로장치의 제조방법.
  39. 특허청구의 범위 제38항에 있어서, 상기 제1의 절연막은 그 두께가 600Å 내지 4,000Å인 반도체 집적회로장치의 제조방법.
  40. 특허청구의 범위 제39항에 있어서, 상기 제1의 절연막은 그 두께가 1,000Å 이상의 두께를 갖는 산화 실리콘막인 반도체 집적회로장치의 제조방법.
  41. 특허청구의 범위 제39항에 있어서, 상기 제1의 절연막은 그 두께가 600Å 이상의 두께를 갖는 질화 실리콘막인 반도체 집적회로장치의 제조방법.
  42. 특허청구의 범위 제39항에 있어서, 상기 제1의 절연막은 그 두께가 1,000Å 내지 2,000Å의 두께와 4mol%이하의인 농도를 갖는 인 실리케이트 유리막인 반도체 집적회로장치의 제조방법.
  43. 특허청구의 범위 제38항에 있어서, 상기 제2의 절연막은 10mol%이상의 인 농도를 갖는 인 실리게이트 유리막인 반도체 집적회로장치의 제조방법.
  44. 특허청구의 범위 제38항에 있어서, 상기 고융점 금속 몰리브덴인 반도체집적회로장치의 제조방법.
  45. 특허청구의 범위 제38항에 있어서, 상기 고융점 금속 텅스텐인 반도체집적회로장치의 제조방법.
  46. 특허청구의 범위 제38항에 있어서, 상기 고융점 금속 탄탈인 반도체집적회로장치의 제조방법.
  47. 특허청구의 범위 제38항에 있어서, 상기 고융점 금속 티탄인 반도체집적회로장치의 제조방법.
  48. 반도체기판위에 형성된 다결정 실리콘층(9A)와 이 다결정 실리콘층위에 형성된 고융점 금속의 실리사이드층(9B)로 되는 제1의 도체층(9(G), 9(WL))위에 상기 다결정실리콘층으로 부터 상기 실리사이드층이 벗겨지지 않도록 글라스플로우를 실시한 인 실리게이트유리층(12)를 갖는 반도체 집적회로장치의 제조방법에 있어서, (a) 상기 제1의 도체층위에 상기 제1의 절연막(11)을 퇴적시키는 것에 의해 초기 두께를 갖는 제1의 절연막을 형성하는 공정, (b) 상기 제1의 절연막위에 상기 인 실리게이트 유리층을 형성하는 공정, (c) 상기 인 실리게이트 유리층의 글라스폴로우를 실시하기 위해 상기 인 실리게이트 유리층을 가열하는 공정을 포함하며, 상기 젭의 절연막은 그의 글라스프로우를 실시하기 위한 인 실리게이트 유리층의 가열 공정후, 글라스플로우가 실시되지 않는 상기 제1의 절연막의 두께가 600Å 이상인 초기두께를 갖는 반도체 집적회로장치의 제조방법.
  49. 특허청구의 범위 제48항에 있어서, 상기 제1의 절연막은 상기 실리사이드층과 인접하여 형성되고, 상기 인 실리게이트 유리층은 상기 제1의 절연막과 인접하여 형성되는 반도체집적회로장치의 제조방법.
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