KR100330468B1 - 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

반도체 장치의 제조 방법 및 반도체 장치 Download PDF

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Abstract

LOCOS법을 이용한 반도체 집적 회로의 제조 시에 공정수의 삭감을 꾀함과 동시에, 게이트 절연막 상의 게이트 전극과 소자 분리막 상의 배선과의 단차를 완화한다.
LOCOS법에 의한 소자 분리막의 형성 시에 내산화막의 하지(下地)에 버퍼층으로서 패드 산화막 및 패드 폴리실리콘막을 이용(공용)함과 동시에, 소자 형성 시에 이것을 그대로 게이트 산화막 및 게이트 전극의 일부로서 이용하여 상기 단차를 완화한다.
또한, 제1 실리콘막을 일정 막두께만 잔존하도록 일부 에칭하여 상기 단차를 더욱 완화한다.

Description

반도체 장치의 제조 방법 및 반도체 장치{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은, 반도체 장치의 제조 방법 및 반도체 장치에 관한 것으로, 특히, LOCOS(Local Oxidation of Silicon)법을 이용하여 형성된 소자 분리막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 제조 방법에 있어서, LOCOS법에 의해 소자 분리막을 형성할 때에 이용하는 방법으로서, 소위 PBL(Poly-Buffered LOCOS)법이 알려져 있다. PBL법은 버즈빅(bird's beak)을 저감하기 위해서, 미리 내산화막과 반도체 기판 간에 버퍼층으로서의 절연막(이하, 패드 산화막)과 폴리실리콘막(이하, 패드 폴리실리콘막)을 형성해두는 방법이다. 여기서는, 미리 기판 표면 전체에 패드 산화막, 패드 폴리실리콘막을 형성하고, 이 상층에 내산화막을 형성하고 열산화를 행함으로써 우선 소자 분리막을 형성하는 것이다.
이하에 PBL법을 이용한 반도체 장치의 제조 방법에 대해서 설명한다.
공정 1 : 도 3a에 도시한 바와 같이, 반도체 기판(51) 상에 열산화법을 이용하여 패드 산화막(52)을 형성하고, CVD(Chemical Vapor Deposition)법을 이용하여 패드 산화막(52) 상에 패드 폴리실리콘막(53)을 형성한다. 다음에, CVD법을 이용하여 내산화막으로서 실리콘 질화막(54)을 형성하여 소자 분리막을 형성하는 영역에 개구부를 형성한다.
공정 2 : 도 3b에 도시한 바와 같이, 실리콘 질화막(54)을 마스크로 하여 반도체 기판(51)을 열산화하여 소자 분리막(55)을 형성한다. 이 때 패드 산화막(52)은 버즈빅 하부의 반도체 기판 표면에 결정 결함이 발생하는 것을 방지하고, 패드 폴리실리콘막(53)은 소자 분리막(55)이 되는 반도체 기판(51)의 산화 영역이 마스크의 개구부의 엣지보다 바깥쪽으로 신장하여, 그 선단(先端)이 실리콘 질화막(54)과 반도체 기판(51) 사이에 미세하게 침입하여 생기는 버즈빅(bird's beak)의 신장이 짧게 되도록 억제하는 기능을 한다.
공정 3 : 도 3c에 도시한 바와 같이, 소자 형성 영역의 패드 산화막(52), 패드 폴리실리콘막(53), 실리콘 질화막(54)을 제거한다. 또, 통상은 이 제거 공정에 앞서서, 포토리소그래피가 실행되며, 칩 주연부에 상당하는 영역에는 패드 전극이 되는 영역이 잔류되도록 패터닝이 이루어진다.
공정 4 : 도 3d에 도시한 바와 같이, 열산화법을 이용하여 게이트 절연막(56)을 형성하고, CVD법을 이용하여 폴리실리콘막(57) 및 텅스텐 실리사이드막(58)을 형성한다.
공정 5 : 도 3e에 도시한 바와 같이, 폴리실리콘막(57) 및 텅스텐 실리사이드막(58)을 포토리소그래피에 의해 패터닝하여, 게이트 전극(59)이나 배선(60)을 형성한다. 이 후, 이 게이트 전극을 마스크로 하여 반도체 기판(51) 표면에 불순물 이온을 주입하여, 소스, 드레인 영역(도시하지 않음)을 형성한다. 그리고 또한, 층간 절연막, 배선을 형성하여 반도체 집적 회로가 형성된다.
상술된 바와 같이, LOCOS법을 이용하여 소자 분리막을 형성할 때에 내산화막으로서의 실리콘 질화막의 하지에 남겨지는 패드 산화막(52)과 패드 폴리실리콘막(53)은 버즈빅 성장의 억제 작용을 하는 버퍼층으로서 기능한다. 그러나, 제조 과정에서 제거되며, 그 후 다시 게이트 산화막(56), 게이트 전극이 되는 폴리실리콘막(57)을 퇴적하기 때문에, 공정수가 증대한다고 하는 문제가 있었다. 또한, 소자 분리막(55)은 반도체 기판(51) 표면에 성장되어 형성되기 때문에, 게이트 절연막(56) 상에 형성되는 게이트 전극(58)과 소자 분리막(55) 상에 형성되는 배선과의 단차가 크며, 그 후의 배선 형성 공정에서의 리소그래피 공정으로 노광 초점의 조정 정밀도가 저하하여 충분한 패턴 정밀도를 얻을 수 없다는 문제가 있었다.
본 발명은 상기 실정을 감안하여 이루어진 것으로, 반도체 집적 회로의 제조 공정에서의 공정수의 삭감을 도모하는 것을 목적으로 한다.
또한, 본 발명은 (게이트 절연막 상의) 게이트 전극과 소자 분리막 상의 배선과의 단차를 완화하는 것을 목적으로 한다.
본 발명은 상기한 목적을 위하여 패드 산화막 및 패드 폴리실리콘막을 제거하지 않고서, 그대로 게이트 산화막 및 게이트 전극의 일부로서 이용하는 것이므로 상기 단차를 완화할 수 있다.
즉, 청구항 1에 기재된 방법은 반도체 기판 상에 게이트 절연막을 형성하는 공정과, 상기 게이트 절연막 상에 제1 실리콘막을 형성하는 공정과, 상기 실리콘막 상에 내산화막의 패턴을 형성하는 공정과, 상기 내산화막의 패턴을 마스크로 하여 상기 제1 실리콘막 및 상기 반도체 기판을 열산화하여, 소자 분리막을 형성하는 공정과, 상기 소자 분리막으로 둘러싸인 소자 영역 표면을 노출하도록, 상기 내산화막의 패턴을 제거하는 공정과, 상기 제1 실리콘막 및 상기 소자 분리막 상에 제2 실리콘막을 형성하는 공정과, 상기 소자 분리막 상에 상기 제2 실리콘막으로 이루어지는 배선을 형성함과 동시에, 상기 소자 영역 표면에 상기 제1 실리콘막 및 상기 제2 실리콘막으로 이루어지는 게이트 전극을 형성하도록, 상기 제2 및 제1 실리콘막을 패터닝하는 공정을 포함하는 것을 특징으로 한다.
이러한 방법에 따르면, 패드 절연막 및 패드 전극으로서 이용됨과 동시에, LOCOS에서의 버퍼층으로서 이용되는 산화막 및 제1 실리콘막을 그대로 게이트 절연막 및 게이트 전극의 일부로서 이용하도록 한 것에 의해, 소자 분리막 상의 배선과 게이트 전극과의 단차를 저감하고 표면의 평탄화를 꾀하는 것이 가능해진다. 또한, 게이트 절연막 및 게이트 전극이 그대로 이용되기 때문에, 소자 영역 표면을 청정으로 유지할 수 있어 산화막 내압이 높은 게이트 절연막을 얻는 것이 가능해져서 내압 불량의 발생을 저감하는 것이 가능해진다.
청구항 2에 기재된 방법은, 청구항 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제2 실리콘막의 형성 공정 후, 상기 제2 실리콘막 상에 금속 실리사이드막을 형성하는 공정을 더 포함하고, 상기 제2 및 제1 실리콘막을 패터닝하는 공정은 상기 소자 분리막 상에 상기 제2 실리콘막 및 상기 금속 실리사이드막으로 이루어지는 배선을 형성함과 동시에, 상기 소자 영역 표면에 상기 제1 실리콘막 및 상기 제2 실리콘막 및 금속 실리사이드막으로 이루어지는 게이트 전극을 형성하도록, 상기 금속 실리사이드막을 패터닝하는 공정을 더 포함하는 것을 특징으로 한다.
이러한 구성에 따르면, 상기 청구항 1에 기재된 효과 외에 배선 및 전극의 저저항화를 꾀하는 것이 가능해진다.
청구항 3에 기재된 방법은, 청구항 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 소자 분리막을 형성하는 공정에 앞서서, 상기 내산화막을 적어도 마스크의 일부로 하여, 상기 제1 실리콘막을 일정 막 두께만큼 잔존시키도록 상기 제1 실리콘막 표면의 일부를 에칭하는 공정을 포함하는 것을 특징으로 한다.
또한, 청구항 3에 기재된 발명은, 청구항 1에 기재된 발명에 덧붙여, 제1 실리콘막을 일정 막 두께 잔존시켜서 에칭하므로 상기 단차를 더 완화할 수 있다.
청구항 4에 기재된 방법은, 청구항 1에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제1 및 제2 실리콘막은 폴리실리콘막인 것을 특징으로 한다.
청구항 5에 기재된 방법은, 청구항 2에 기재된 반도체 장치의 제조 방법에 있어서, 상기 제1 실리콘막은 상기 제2 실리콘막보다도 고농도로 도핑된 폴리실리콘막인 것을 특징으로 한다.
이러한 구성에 따르면, 제2 실리콘막은 실리사이드화되기 때문에 고농도로 도핑되어 있을 필요는 없고, 또한 소자 분리막 상에 위치하는 제2 실리콘막이 고농도로 도핑되어 있지 않기 때문에, 불순물이 소자 분리막 표면에 확산하여, PSG(Phospho-Silicate Glass)막 등의 약간의 도전성을 갖는 막이 되는 한편, 배선 중의 불순물 농도가 저하하고, 고저항이 된다는 문제점은 방지된다.
청구항 6에 기재된 방법은, 청구항 1에 기재된 반도체 장치의 제조 방법에있어서, 상기 내산화막은 실리콘 질화막인 것을 특징으로 한다.
본 발명의 청구항 7에 기재된 반도체 장치는, 반도체 기판과, 상기 반도체 기판 표면에 LOCOS법에 의해서 형성된 소자 분리막과, 상기 소자 분리막으로 둘러싸인 소자 영역과, 상기 소자 영역 내의 상기 반도체 기판 표면에 형성된 게이트 절연막 및 게이트 전극과, 상기 게이트 전극을 끼워서 형성된 소스·드레인 영역과, 상기 소자 분리 영역 상에 형성된 배선을 포함하여 상기 게이트 전극은 제1 실리콘막과, 상기 제1 실리콘막 상에 형성된 제2 실리콘막으로 이루어지며, 상기 배선은 상기 제2 실리콘막으로 이루어지는 것을 특징으로 한다.
본 발명의 청구항에 기재된 반도체 장치는, 청구항 7에 기재된 반도체 장치에 있어서, 또한 상기 제2 실리콘막은, 표면을 금속 실리사이드막으로 덮여 있는 것을 특징으로 한다.
도 1a 내지 도 1e는 본 발명의 제1 실시 형태의 제조 방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 제2 실시 형태의 제조 방법을 설명하기 위한 단면도.
도 3a 내지 도 3e는 종래의 제조 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 게이트 절연막
3 : 제1 폴리실리콘막
4 : 실리콘 질화막
5 : 소자 분리막
6 : 제2 폴리실리콘막
7 : 텅스텐 실리사이드막
8 : 게이트 전극
9 : 배선
이하에 본 발명의 제1 실시의 형태에 대해서 설명한다.
공정 1 : 도 1a에 도시한 바와 같이, 반도체 기판(1) 표면에 열산화법을 이용하여, 게이트 절연막(2)을 두께 50Å ∼ 200Å로 형성한다. 다음에, 전면(全面)에 CVD법을 이용하여 제1 실리콘막으로서, 제1 폴리실리콘막(3)을 두께 500Å ∼ 1000Å로 형성한다. 다음에, 전면에 CVD법을 이용하여 내산화막으로서 실리콘 질화막(4)을 1000Å로 형성하고 포토리소그래피에 의해 소정 영역에 개구부를 형성한다.
공정 2 : 도 1b에 도시한 바와 같이, 이 실리콘 질화막(4)을 마스크로 하여 반도체 기판(1)을 열산화하여, 산화 실리콘으로 이루어지는 소자 분리막(5)을 형성한다. 이 때, 소자 분리막(5)의 두께는 약 3500Å이며 반도체 기판(1) 상에 높아지도록 형성되며, 소자 분리막(5)의 상면은, 반도체 기판(1)의 상면으로부터 대개 2000Å 높아진다.
공정 3 : 도 1c에 도시한 바와 같이, 실리콘 질화막(4)을 제거한다.
공정 4 : 도 1d에 도시한 바와 같이, 기판 표면 전체에 CVD법을 이용하여 제2 실리콘막으로서 제2 폴리실리콘막(6)을 두께 500Å ∼ 1000Å로 형성한다. 다음에, POCl3을 이용한 열확산에 의해, 제1, 제2 폴리실리콘막에 인을 도입한다. 다음에, 텅스텐막을 형성하고, 열처리를 행함으로써 제2 폴리실리콘막(6) 표면과 텅스텐막을 반응시켜서 텅스텐 실리사이드막(7)을 1000Å ∼ 2000Å로 형성한다.
공정 5 : 도 1e에 도시한 바와 같이, 제2 폴리실리콘막(6) 및 텅스텐 실리사이드막(7)을 포토리소그래피에 의해 패터닝하여, 게이트 전극(8)이나 배선(9)을 형성한다. 이 후, 소스, 드레인 영역을 형성하고, 층간 절연막을 형성하고 또한 배선 등을 형성하여 여러가지 소자 영역을 갖는 반도체 집적 회로가 형성된다.
본 실시의 형태에 따르면, 소자 분리막(5)의 형성 시에서의 버퍼막으로서 이용되는 산화막 및 제1 폴리실리콘막(3)을 제거하는 일 없이 그대로 게이트 절연막(2) 및 게이트 전극(8)의 일부로서 이용하고 있으므로, 제조 공정에서의 공정수를 삭감할 수 있다. 또한, 게이트 절연막(2) 상에 형성되어 있는 게이트 전극(8)은 제1 폴리실리콘막(3), 제2 폴리실리콘막(6), 텅스텐 실리사이드막(7)의 적층 구조이며, 소자 분리막(5) 상에 형성되어 있는 배선(9)은 제2 폴리실리콘막(6)과 텅스텐 실리사이드막(7)의 적층 구조이다. 따라서, 게이트 전극(8)은 배선(9)에 비하여, 제1 폴리실리콘막(3)의 두께 500Å ∼ 1000Å만큼 두껍다. 따라서, 게이트 전극(8)의 상면과 배선(9)의 상면의 단차는 제1 폴리실리콘(3)의 두께만큼 완화되고 있다.
제1 폴리실리콘막의 두께는, 두꺼울수록 소자 분리막(5)의 막 두께가 커지며, 게이트 전극(8)과 배선(9)과의 두께의 차가 커지므로, 제1 폴리실리콘막(3)을 이용하는 일없이 배선을 형성함으로써 단차가 보다 크게 완화된다. 예를 들면, 상기한 예의 경우 반도체 기판(1) 표면과 소자 분리막 상면과의 단차는 대개 2000Å이다. 즉, 제1 폴리실리콘막(3)의 두께를 1000Å로 형성하면, 종래예의 경우, 단차는 2000Å로 되어 있는데 대하여, 본 발명의 방법에서는 소자 분리막 상의 배선은 제1 폴리실리콘막(3)만큼, 1000Å 완화되며 게이트 전극과 배선과의 단차는 1000Å 정도로 할 수 있다.
이하에 본 발명의 제2 실시의 형태에 대해서 설명한다.
공정 1 : 도 2a에 도시한 바와 같이, 반도체 기판(21) 상에 열산화법을 이용하여 게이트 절연막(22)을 두께 50Å∼ 200Å로 형성한다. 다음에, 전면에 CVD법을 이용하여 제1 폴리실리콘막(23)을 두께 500Å ∼ 2000Å로 형성한다. 다음에, 전면에 CVD법을 이용하여 내산화막으로서 실리콘 질화막(24)를 1000Å로 형성하고, 도시하지 않은 마스크를 이용하여 소정 영역으로 개구부를 형성한다. 또한, 상기한 마스크 혹은 실리콘 질화막(24)을 마스크로 하여 제1 폴리실리콘막(23)을 예를 들면, 500Å 잔존하도록 에칭한다. 이 때의 에칭은 실리콘 질화막(24)과 제1 폴리실리콘막(23)을 별도의 가스로 각각 에칭하여도 좋지만, 에칭 가스로서 CF4+CH3를 이용함으로써, 실리콘 질화막(24)의 에칭 공정에서 폴리실리콘도 에칭할 수 있으므로 이들을 순차 연속하여 에칭할 수도 있게 된다.
공정 2 : 도 2b에 도시한 바와 같이, 실리콘 질화막(24)을 마스크로 하여 반도체 기판(21)을 열산화하여 소자 분리막(25)을 형성한다. 소자 분리막(25)의 성장은 제1 폴리실리콘막(23)의 두께와 상기 에칭에 의해서 생긴 단차에 의해서 흡수되어 표면의 단차는 작다. 물론, 제1 폴리실리콘막(23)의 두께와, 소자 분리막(25)의 형성 조건을 최적화함으로써, 단차를 없애는 것도 불가능하지는 않다. 다만, 제1 폴리실리콘막(23)의 두께가 두꺼워지면, 제1 폴리실리콘막(23)의 측면의 산화를 무시할 수 없게 되므로, 소자 분리막(25)의 단부 형상에 주의가 필요하다.
공정 3 : 도 2c에 도시한 바와 같이, 실리콘 질화막(24)를 제거한다.
공정 4 : 도 2d에 도시한 바와 같이, CVD법을 이용하여 제2 폴리실리콘막(26)을 두께 100Å ∼ 1000Å로 형성한다. 다음에, 제1, 제2 폴리실리콘막에 POCl3을 이용하여 인을 도입한다. 다음에, 텅스텐 실리사이드막(27)을 1000Å ∼ 2000Å로 형성한다.
공정 5 : 도 2e에 도시한 바와 같이, 폴리실리콘막(26) 및 텅스텐 실리사이드막(27)을 임의의 형상으로 에칭하여 게이트 전극(28) 및 배선(29)을 형성한다. 이 후, 상기 제1 실시 형태와 마찬가지로 하여 소스, 드레인 영역을 형성하고, 층간 절연막을 형성하고 또한 배선을 형성하여 반도체 집적 회로가 형성된다.
상술한 바와 같이, 본 실시 형태에 따르면 반도체 기판(21)과 소자 분리막(25)의 단차가 2000Å라 해도, 제1 폴리실리콘막(23)을 1500Å로 형성하고 실리콘 질화막(24)을 마스크로 하여 LOCOS 공정에서의 열산화에 앞서서, 제1 폴리실리콘막(23)을 500Å 에칭하여, 소자 분리막이 되는 영역에서 제1 폴리실리콘이 1000Å 정도가 되도록 해두면 단차를 500Å로 완화하면서, 소자 분리막(25)의 두께는 제1 실시 형태와 마찬가지인 3500Å로 할 수 있다. 물론, 제1 폴리실리콘막(23)의 두께를 2000Å로 하면 실질적으로 단차를 없애는 것도 가능하다.
제2 폴리실리콘막(6, 26)은 SiO2인 소자 분리막(5, 25)과 텅스텐막(7, 27)과의 밀착층의 기능을 하고, 제2 폴리실리콘막을 형성하지 않으면 SiO2상에 텅스텐막을 형성할 수 없다. 또한, 폴리실리콘을 도전성으로 하기 위해서, 예를 들면 인을 POCl3을 이용하여 폴리실리콘 내에 도입하는 경우, 제2 실리콘막이 없으면 소자 분리막(5, 25)에도 주입되게 되고, 소자 분리막 표면이 PSG(Phospho-Silicate Glass)화하여, 에칭율의 변화 등의 문제점을 야기할 우려가 있다. 제2 폴리실리콘막이 형성되어 있으면 인을 도입할 때의 배리어의 기능으로 하여, 소자 분리막 표면의 PSG화를 방지한다. 따라서, 제2 폴리실리콘막(26)의 두께는 최저 100Å는 필요하다.
또한, 텅스텐 실리사이드막은 전극, 배선의 저항을 내리기 위해서 형성되는 것이며, 텅스텐막을 형성하지 않고 폴리실리콘을 그대로 전극, 배선으로 하여도 좋으며 또한 텅스텐 대신에 티탄이나 코발트 등을 형성하고 열처리를 함으로써 티탄실리사이드나 코발트 실리사이드를 형성하도록 하여도 좋다.
또한, 폴리실리콘막은 비정질 실리콘이나, 그 외의 실리콘막이라도 좋고 절연막은 SiO2에 한하지 않으며 BPSG(Boron-Phospho-Silicate Glass)막이나 SOG(Spin-On Glass)막이라도 좋다.
또한, 실시 형태에서는 「게이트 전극」 「배선」을 예시하였지만, 물론 이에 한하는 것은 아니고, 여러가지 반도체 장치, 예를 들면, 논리 마이크로 컴퓨터, DRAM이나 플래시 메모리 등의 기억 소자 외에도, LOCOS에 의해서 소자 분리를 행하는 반도체 장치에 있으면 적용 가능하다.
상술한 바와 같이, 본 발명의 제조 방법에 따르면 소자 분리를 위한 LOCOS 산화에 앞서서, 소자 형성 영역을 절연막 및 전극 패드를 형성하기 위한 패드 폴리실리콘으로 덮고, 이 표면에 내산화막을 형성한 후에 열산화를 행하여 소자 분리막을 형성하고, 이 패드 폴리실리콘막을 제거하는 일 없이 제1 폴리실리콘막으로서 게이트 전극의 일부에 이용함과 동시에, 상기 절연막(패드 산화막)을 게이트 절연막으로서 이용하므로, 각각의 막을 제거하여 재형성하는 공정이 불필요하며, 제조 공정이 단축되어 제조 비용의 삭감, 제조 기간의 단축이 가능해진다.
또한, 소자 분리막 하의 게이트 전극은 제1 폴리실리콘막을 포함하며, 소자 분리막 상의 배선은 제1 폴리실리콘막을 포함하지 않으므로, 게이트 전극보다도 배선 쪽이 얇아지며, 소자 분리막 표면과, 소자 영역 표면의 단차가 완화되어 평탄화된다. 이에 따라, 리소그래피를 이용하는 공정에서 노광 조정의 정밀도가 향상됨과 동시에 상층의 배선을 형성하기 쉬워진다.
또한, 제1 폴리실리콘만을 고농도 도핑하고 제2 폴리실리콘막은 저농도 도핑하는 것도 가능하며, 이러한 구성에 따르면 SiO2인 소자 분리막 상에, 저저항의 텅스텐 실리사이드막을 형성할 수 있음과 동시에, 폴리실리콘에 도펀트로서의 고농도의 인을 도입할 때에 소자 분리막이 PSG화하여 절연성이 저하하는 것을 방지할 수 있다.

Claims (8)

  1. 반도체 기판 상에 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 제1 실리콘막을 형성하는 공정과,
    상기 실리콘막 상에 내(耐)산화막의 패턴을 형성하는 공정과,
    상기 내산화막의 패턴을 마스크로 하여 상기 제1 실리콘막 및 상기 반도체 기판을 열산화하여, 소자 분리막을 형성하는 공정과,
    상기 소자 분리막으로 둘러싸인 소자 영역 표면을 노출하도록 상기 내산화막의 패턴을 제거하는 공정과,
    상기 제1 실리콘막 및 상기 소자 분리막 상에 제2 실리콘막을 형성하는 공정과,
    상기 소자 분리막 상에 상기 제2 실리콘막으로 이루어지는 배선을 형성함과 함께, 상기 소자 영역 표면에 상기 제1 실리콘막 및 상기 제2 실리콘막으로 이루어지는 게이트 전극을 형성하도록 상기 제2 및 제1 실리콘막을 패터닝하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 실리콘막의 형성 공정 후,
    상기 제2 실리콘막 상에 금속 실리사이드막을 형성하는 공정을 더 포함하고,
    상기 제2 및 제1 실리콘막을 패터닝하는 공정은, 상기 소자 분리막 상에 상기 제2 실리콘막 및 상기 금속 실리사이드막으로 이루어지는 배선을 형성함과 함께, 상기 소자 영역 표면에 상기 제1 실리콘막과 상기 제2 실리콘막 및 금속 실리사이드막으로 이루어지는 게이트 전극을 형성하도록 상기 금속 실리사이드막을 패터닝하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 소자 분리막을 형성하는 공정에 앞서서,
    상기 내산화막을 적어도 마스크의 일부로 하여, 상기 제1 실리콘막을 일정한 막 두께로 잔존시키기 위해 상기 제1 실리콘 막 표면의 일부를 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 및 제2 실리콘막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서, 상기 제1 실리콘막은 상기 제2 실리콘막보다도 고농도로 도핑된 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 내산화막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 반도체 기판과,
    상기 반도체 기판 표면에 LOCOS법에 의해 형성된 소자 분리막과,
    상기 소자 분리막으로 둘러싸인 소자 영역과,
    상기 소자 영역 내의 상기 반도체 기판 표면에 형성된 게이트 절연막 및 게이트 전극과, 상기 게이트 전극을 사이에 두고 형성된 소스·드레인 영역과,
    상기 소자 분리 영역 상에 형성된 배선
    을 포함하고,
    상기 게이트 전극은 제1 실리콘막과, 상기 제1 실리콘막 상에 형성된 제2 실리콘막으로 이루어지며, 상기 배선은 상기 제2 실리콘막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제2 실리콘막은 표면이 금속 실리사이드막으로 덮여 있는 것을 특징으로 하는 반도체 장치.
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