JP2004193226A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】製造工程を複雑にすることなく、バーズビークによる短チャネル化を抑制して微細化、高密度化を達成し、動作電圧の低電圧化及び電荷保持特性の向上を図ることができる不揮発性半導体記憶装置及びその製造方法の提供。
【解決手段】シリコン基板１上に第１絶縁膜３ａ、第２絶縁膜３ｂ、第３絶縁膜３ｃからなるＯＮＯ膜３を形成した直後にシリコン層４を形成し、シリコン層４又はＯＮＯ膜３上からヒ素イオン注入を行ってビット線を形成し、シリコン層４を残したまま第２導電層７を堆積して２層構造の導電層からなるワード線を形成する。これにより拡散層２を酸化しないため、バーズビークを抑制し短チャネル効果による微細化限界を緩和し、ＯＮＯ膜の反りによる電荷保持特性の劣化を防止する。また、少なくともチャネル領域のシリコン層４を残すことにより、ＯＮＯ膜／シリコン層４界面の安定化を図る。
【選択図】
図１
【解決手段】シリコン基板１上に第１絶縁膜３ａ、第２絶縁膜３ｂ、第３絶縁膜３ｃからなるＯＮＯ膜３を形成した直後にシリコン層４を形成し、シリコン層４又はＯＮＯ膜３上からヒ素イオン注入を行ってビット線を形成し、シリコン層４を残したまま第２導電層７を堆積して２層構造の導電層からなるワード線を形成する。これにより拡散層２を酸化しないため、バーズビークを抑制し短チャネル効果による微細化限界を緩和し、ＯＮＯ膜の反りによる電荷保持特性の劣化を防止する。また、少なくともチャネル領域のシリコン層４を残すことにより、ＯＮＯ膜／シリコン層４界面の安定化を図る。
【選択図】
図１
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、積層構造の絶縁膜に捕獲される電荷を用いて情報の記憶を行うＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型又はＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリと呼ばれる不揮発性半導体記憶装置では、記憶素子としてＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型トランジスタが一般に用いられている。このＦＧ型トランジスタは、２層のゲート電極の構造において、第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積するものである。この構造では、第１ゲート電極が半導体基板主面のシリコン酸化膜上にフローティング状に形成され、この第１ゲート電極の上部にシリコン酸化膜とシリコン窒化膜を複合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に制御ゲート電極である第２ゲート電極が形成される。
【０００３】
しかしながら、ＦＧ型トランジスタでは情報電荷の保持特性は原理的には余りよくなく、半導体基板主面と浮遊ゲート電極との間のトンネル酸化膜として９ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。このために、情報電荷の書き込み・消去の低電圧化に限界が生じる。
【０００４】
そこで、近年、シリコン酸化膜とシリコン窒化膜の積層膜を備えたＭＮＯＳ型又はＭＯＮＯＳ型トランジスタが用いられるようになってきている。ＭＮＯＳ型トランジスタは、２層構造のゲート絶縁膜において、２層の絶縁膜の境界領域に形成される界面準位あるいは絶縁膜中の電荷捕獲準位に情報電荷を蓄積するものであるため、半導体基板主面とシリコン窒化膜との間のトンネル酸化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン酸化膜が使用できる。このために、動作電圧、特に、情報電荷の書き込み・消去の電圧の低減が原理的に可能である。
【０００５】
上記ＭＮＯＳ型トランジスタでは、半導体基板主面に形成した２ｎｍ程度の膜厚のシリコン酸化膜の直接トンネルを通して、半導体基板から上記界面領域に電子を注入し情報電荷の書き込みが行われ、逆に界面領域から半導体基板に電子を放出することで情報電荷の消去が行われる。この情報電荷の書き込み状態が記憶情報の論理１に相当し、情報電荷の消去状態が記憶情報の論理０に相当する。そこで、原理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不揮発性半導体記憶装置の記憶素子として実用に供すべく、種々の検討が精力的になされてきている。
【０００６】
ＭＯＮＯＳ型トランジスタをフラッシュメモリの不揮発性半導体記憶素子とするものとして、例えば、米国特許第５，７６８，１９２号にその基本構造が開示された記憶素子がある。更に、最近では不揮発性メモリの製造プロセスを大幅に簡素化できる技術がＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として、米国特許第５，９６６，６０３号に開示されている。この場合の不揮発性記憶素子の基本構造は、上記米国特許５，７６８，１９２号に開示されたものと同じである。
【０００７】
以下、従来のＮＲＯＭの製造方法について図９を参照して説明する。図９は、ＮＲＯＭのワード線での切断面を示す工程断面図である。
【０００８】
まず、図９（ａ）に示すように、シリコン基板１表面に熱酸化によりシリコン酸化膜を形成し、その上に化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜した後、このシリコン窒化膜を通常の熱酸化あるいはラジカル酸化でその表面をシリコン酸化膜に変える。このようにして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるＯＮＯ膜３を形成する。
【０００９】
次に、図９（ｂ）に示すように、公知のリソグラフィ技術を用いて、ＯＮＯ膜３上に短冊状（スリット状）の拡散層パターンを有するレジストパターン６を形成する。そして、レジストパターン６をエッチングマスクとして公知のエッチング技術を用いて露出したＯＮＯ膜３をエッチング除去する。
【００１０】
次に、図９（ｃ）に示すように、レジストパターン６をイオン注入マスクとしてヒ素等のＮ型不純物をイオン注入した後、レジストパターン６を除去する。
【００１１】
次に、図９（ｄ）に示すように、全面を熱酸化する。この熱酸化により拡散層２上に、膜厚が１１０ｎｍ程度の拡散層上絶縁膜１３が形成される。
【００１２】
次に、図９（ｅ）に示すように、導電層１４として、膜厚が５０ｎｍ程度のポリシリコンと膜厚が１５０ｎｍ程度のタングステンシリサイド膜を連続成長し、公知のリソグラフィ技術とドライエッチング技術とを用いて加工し、ワード線を形成する。
【００１３】
上記製造方法により、シリコン基板１上に拡散層２からなるＮＲＯＭセルのビット線が形成され、ＯＮＯ膜３により情報電荷の書き込み・消去の領域が形成される。そして、ビット線に直交してワード線が配設され、ＮＲＯＭセルの基本構造が出来上がる。
【００１４】
次に、上記ＮＲＯＭセルの基本構造となるＭＯＮＯＳ型トランジスタの基本動作について説明する。情報電荷（ここでは電子）の書き込み動作では、例えば、図１０（ａ）に示すように、シリコン基板１および第１拡散層２ａは接地電位に固定され、第２拡散層２ｂのＶＷは３Ｖに、ゲート電極１５のＶＧＷは５Ｖ程度に設定される。このような電圧が印加されると、ソースである第１拡散層２ａからドレインである第２拡散層２ｂに電子流（チャネル電流）が生じ、第２拡散層２ｂの近傍でチャネルホットエレクトロン（ＣＨＥ）となり、その一部がＯＮＯ膜３の下層のシリコン酸化膜（第１絶縁膜３ａ）の障壁を越えてシリコン窒化膜（第２絶縁膜３ｂ）の捕獲領域１７に捕獲される。このように、電子の書き込みでは、情報電荷はシリコン窒化膜の第２拡散層２ｂ端に近い領域に蓄積されることになる。
【００１５】
次に、情報の読み出し動作では、図１０（ｂ）に示すように、逆に、第２拡散層２ｂがソースとして接地電位に固定され、ドレインとなる第１拡散層２ａのＶＲは１．５Ｖに、ゲート電極１５のＶＧＲは３Ｖ程度に設定される。ここでシリコン基板１は接地電位である。このようにすると、捕獲領域１７に電子が書き込まれた論理１の場合には、第１拡散層２ａと第２拡散層２ｂ間で電流は流れない。これに対して、捕獲領域１７に電子が書き込まれていない論理０の場合には、第１拡散層２ａと第２拡散層２ｂ間で電流が流れる。このようにして書き込み情報の読み出しができることになる。
【００１６】
次に、情報の消去動作では、図１０（ａ）に示す構造において、例えば、シリコン基板１および第１拡散層２ａは接地電位に固定され、第２拡散層２ｂのＶＥは５Ｖに、ゲート電極１６のＶＧＥは−５Ｖ程度に設定される。このような電圧が印加されると、第２拡散層２ｂ端部であって、ゲート電極とオーバーラップする領域でのバンドベンディングによるバンド間トンネリング（ＢＴＢＴ：ｂａｎｄ−ｔｏ−ｂａｎｄ−ｔｕｎｎｅｌｉｎｇ）で発生するホールが、上記捕獲領域１７に注入されて、情報電荷の消去がなされる。
【００１７】
この消去動作において、ＢＴＢＴで発生したホールはチャネル領域の方向に押し出され、ｐ型のチャネル領域とｎ型の拡散層２によるｐｎ接合の空乏層を走行して加速されて高エネルギー状態になる。ホールが加速される度合いは、このｐｎ接合の空乏層の状態、つまり、ドレイン・基板間電圧に依存する。発生したホールがゲート電極１５側に引きつけられる原因（負電荷、あるいは負のゲート電圧）がなければ、このホールは基板電流として外部に出て行く。
【００１８】
ＭＯＮＯＳ型セルの場合、データ書き込みが完了した状態では、ドレイン近傍のシリコン窒化膜（第２絶縁膜３ｂ）内に電子の固まりが存在しているため、上記ホールは、この電子の固まりに向かって電気力線を形成し、それに沿った力を受け、Ｓｉ／ＳｉＯ２のエネルギー障壁を超えられるだけの高エネルギー状態になったホールがシリコン窒化膜内に注入され、電子と再結合する。この再結合現象が進むと、シリコン窒化膜内に捕獲されていた電子の個数が減少するため、ホールから電子に向かう電気力線の本数も減少し、ホールがＯＮＯ膜３に注入されるための駆動力が減少する。その結果、この書き込み・消去方法を用いるＭＯＮＯＳ型セルでは、通常のＦＧ型セルで問題になっている過消去問題は原理的に発生しない。
【００１９】
【特許文献１】
米国特許第５，７６８，１９２号明細書
【特許文献２】
米国特許第５，９６６，６０３号明細書
【００２０】
【発明が解決しようとする課題】
しかしながら上述した従来のＭＮＯＳ型又はＭＯＮＯＳ型不揮発性半導体記憶装置では、上述した熱酸化による拡散層上絶縁膜１３の形成において、酸化膜が横方向に成長するバーズビークと呼ばれる食い込みが増加する。この食い込みが増加すると、拡散層間（例えば、第１拡散層２ａと第２拡散層２ｂ間）の寸法が小さくなり、短チャネル化が生じ易くなる。これにより、ＮＲＯＭセルの微細化が制限され、ＮＲＯＭの高密度化あるいは高集積化が制約されるようになる。
【００２１】
また、従来の製造方法では、バーズビークに起因する拡散層上絶縁膜１３端部におけるＯＮＯ膜３の反りによりシリコン窒化膜のバンド構造が変化し、情報電荷の保持特性が劣化するという問題もある。更に、ＯＮＯ膜３を形成してからその上部にワード線となる導電層１４を形成するまでの間に、レジストパターンの形成、剥離、熱酸化等の種々の工程を行っているため、ワード線／ＯＮＯ膜３の界面特性を良好に保つことができず、デバイスの信頼性が低下するという問題もある。
【００２２】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、製造工程を複雑にすることなく、バーズビークによる短チャネル化を抑制して微細化、高密度化を達成し、動作電圧の低電圧化及び電荷保持特性の向上を図ることができるＭＮＯＳ型又はＭＯＮＯＳ型不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００２３】
【問題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、ビット線となる拡散層が形成された半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を介して、ワード線となる導電層が形成され、前記絶縁膜に捕獲される電荷を用いて情報の記憶が行われる不揮発性半導体記憶装置において、前記絶縁膜は、前記拡散層上及び相隣り合う拡散層間のチャネル領域上の双方に略平坦に形成され、前記導電層は、少なくとも前記チャネル領域の前記絶縁膜上に形成された第１の導電層と、該第１の導電層を覆う第２の導電層とを含むものである。
【００２４】
本発明においては、前記拡散層領域の前記絶縁膜上に、前記第１の導電層を酸化して形成された酸化膜を備える構成とすることができる。
【００２５】
また、本発明の不揮発性半導体記憶装置は、ビット線となる拡散層が形成された半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を介して、ワード線となる導電層が形成され、前記絶縁膜に捕獲される電荷を用いて情報の記憶が行われる不揮発性半導体記憶装置において、前記絶縁膜は、相隣り合う拡散層間のチャネル領域上に略平坦に形成され、前記導電層は、少なくとも前記チャネル領域の前記絶縁膜上に形成された第１の導電層と、該第１の導電層を覆う第２の導電層とを含むものである。
【００２６】
本発明においては、前記拡散層領域上に、前記第１の導電層及び前記絶縁膜を酸化して形成された酸化膜を備える構成、又は、少なくとも前記拡散層領域上に、前記積層構造の絶縁膜よりも膜厚の薄い酸化膜を備える構成とすることができる。
【００２７】
また、本発明においては、前記第１の導電層は、多結晶あるいは非晶質のシリコン又はシリコン化合物を含み、前記第２の導電層は、ポリシリコン又は高融点金属シリサイドを含み、前記絶縁膜は、シリコン酸化膜とシリコン窒化膜とがこの順に積層されたＯＮ膜、又は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とがこの順に積層されたＯＮＯ膜からなることが好ましい。
【００２８】
また、本発明の製造方法は、半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を形成し、ビット線となる拡散層及びワード線となる導電層を形成し、前記絶縁膜に捕獲される電荷を用いて情報の記憶を行う不揮発性半導体記憶装置の製造方法であって、前記絶縁膜形成後、該絶縁膜上に第１の導電層を形成し、前記第１の導電層及び前記絶縁膜を通して前記拡散層形成の不純物注入を行い、前記第１の導電層上に第２の導電層を堆積して２層構造の前記導電層を形成するものである。
【００２９】
また、本発明の製造方法は、半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を形成し、ビット線となる拡散層及びワード線となる導電層を形成し、前記絶縁膜に捕獲される電荷を用いて情報の記憶を行う不揮発性半導体記憶装置の製造方法であって、前記絶縁膜形成後、該絶縁膜上に第１の導電層を形成し、前記拡散層形成領域の前記第１の導電層を除去した後、前記絶縁膜を通して前記拡散層形成の不純物注入を行い、前記第１の導電層上に第２の導電層を堆積して２層構造の前記導電層を形成するものである。
【００３０】
本発明においては、前記拡散層上の前記第１の導電層、又は、前記絶縁膜及び前記第１の導電層を、熱酸化又はラジカル酸化により酸化膜に変換する構成とすることができる。
【００３１】
このように、本発明は、ＯＮＯ膜等の積層構造の絶縁膜形成後、すぐに第１導電層（ポリシリコン又はアモルファスシリコン等）を堆積し、ＯＮＯ膜及び第１導電層（又は、ＯＮＯ膜）上からイオン注入を行って拡散層を形成することにより、熱酸化により拡散層上絶縁膜を形成する必要がなくなり、従来技術の問題であったバーズビークを抑制することができ、短チャネル及びＯＮＯ膜の反りによる電荷保持特性の低下を防止することができる。また、少なくともチャネル領域上部にＯＮＯ膜及び第１導電層を残すことによりＯＮＯ膜とワード線の一部となる第１導電層の界面の安定化を図ることができ、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００３２】
【発明の実施の形態】
従来技術で示したように、従来の積層構造の絶縁膜を備えるＭＮＯＳ型又はＭＯＮＯＳ型の不揮発性半導体記憶装置では、熱酸化により拡散層上に絶縁膜を形成する際に、酸化膜の横方向への成長によりバーズビークが発生し、これにより短チャネル化が生じ易くなり、高密度化、高集積化が制約されるという問題がある。
【００３３】
この問題に対して、本願発明者は先願（特願２００２−０８９１３９号）において、第３絶縁膜／第２絶縁膜／第１絶縁膜からなるＯＮＯ膜の上にシリコン層を形成し、更にその上にシリコン窒化膜を形成し、シリコン層とシリコン窒化膜の応力によって拡散層上絶縁膜の横方向への成長を抑制している。この先願記載の構造及び製造方法について、図１１を参照して説明する。
【００３４】
まず、図１１（ａ）に示すように、シリコン基板１のラジカル酸化あるいは熱酸化で成長させた膜厚４ｎｍ程度のシリコン酸化膜で第１絶縁膜３ａを形成し、ＣＶＤ法で膜厚７ｎｍ程度のシリコン窒化膜を成膜し、このシリコン窒化膜の表面を熱酸化あるいはラジカル酸化で膜厚４ｎｍ程度のシリコン酸化膜に変える。このようにして、膜厚５ｎｍ程度の第２絶縁膜３ｂと膜厚４ｎｍ程度の第３絶縁膜３ｃを形成し、３層構造のＯＮＯ膜３を形成する。
【００３５】
更に、上記第３絶縁膜３ｃを被覆するように、膜厚３０ｎｍ程度の高濃度のＮ型不純物を含有するアモーファスあるいは多結晶シリコン膜からなるシリコン層４をＣＶＤ法で堆積させる。そして、このシリコン層４表面に膜厚５０ｎｍ程度の酸化防止膜であるシリコン窒化膜１６をＣＶＤ法で成膜する。その後、シリコン窒化膜１６上に、公知のリソグラフィ技術を用いてスリット状の拡散層パターンを有するレジストパターン６を形成する。
【００３６】
次に、図１１（ｂ）に示すように、公知のドライエッチング技術を用いてシリコン窒化膜１６、シリコン層４、第３絶縁膜３ｃ、第２絶縁膜３ｂを順次エッチング除去して開口を形成する。その後、レジストパターン６をイオン注入マスクとしてヒ素等のＮ型不純物をイオン注入した後、レジストパターン６を除去する。そして、熱処理を施してシリコン基板１表面にビット線となる拡散層２を形成する。
【００３７】
次に、図１１（ｃ）に示すように、従来技術と同様に全面を熱酸化する。この熱酸化により膜厚１００ｎｍ程度の拡散層上絶縁膜１３を拡散層２表面に形成する。その後、スリット状のシリコン窒化膜１６をエッチング除去する。
【００３８】
次に、図１１（ｄ）に示すように、膜厚が５０ｎｍ程度で、高濃度のＮ型不純物を含有するポリシリコン膜と膜厚が１５０ｎｍ程度のタングステンシリサイド膜を全面に堆積し、公知のリソグラフィ技術及びドライエッチング技術を用いて加工し、ワード線となる導電膜１４を形成する。このワード線の形成工程において、スリット状のシリコン層４も加工しゲート電極１６を形成する。
【００３９】
このようにして、シリコン基板１上に拡散層２でＮＲＯＭセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜３ａ、第２絶縁膜３ｂ、第３絶縁膜３ｃで情報電荷の書き込み・消去の領域が形成され、ビット線に直交する導電膜１４でワード線１４が形成され、ＮＲＯＭセルの基本構造ができあがる。
【００４０】
この構造では、拡散層上絶縁膜１３を形成する熱酸化工程において、シリコン窒化膜１６はシリコン層４に大きな圧縮応力を与え、酸化剤である酸素の横方向への拡散を抑えることができ、バーズビークを抑制することができる。また、上記応力を用いてＯＮＯ膜３の反りを抑えることにより第２絶縁膜３ｂであるシリコン窒化膜のバンド構造の変化に起因する電荷保持特性の劣化を抑制することができる。しかしながら上記先願記載の製造方法では、図９に示す従来方法に比べて、少なくともシリコン層４及びシリコン窒化膜１６を形成し、パターニングする工程が余分に必要であり、工程が複雑になってしまうという問題がある。
【００４１】
また、従来方法に比べて食い込みを減少させることはできるが、拡散層２上に熱酸化によって拡散層上絶縁膜１３を形成するという基本構成は同じであり、ヒ素による増速酸化と、第１絶縁膜３ａ内における酸素の横方向への拡散との競争となるために食い込みを完全に抑制することはできず、不揮発性半導体記憶装置の更なる微細化、高密度化に対して十分に対応することができない。
【００４２】
また、上記酸素の横方向拡散による拡散層上絶縁膜１３端部におけるＯＮＯ膜３の膜厚増加により、ＢＴＢＴホール発生効率が低下し、情報電荷の消去特性が劣化するという問題もある。
【００４３】
この問題について図１０を参照して詳述すると、例えば、ゲート電圧０Ｖ、基板電圧０Ｖ、ドレイン電圧５Ｖのようなバイアスを与えると、ゲート電極内の電子はゲート酸化膜との界面に蓄積し、拡散層２とゲート酸化膜の界面近傍の電子はこの界面から引き離され、極めて薄い空乏層が形成される。この空乏層の幅は、拡散層２の不純物濃度と印加電圧に強く依存する。この幅がトンネル現象が生じるほどに薄い（３ｎｍ程度）場合、拡散層２に形成される空乏層のバンドの曲がりによって、価電子帯頂上付近の電子が禁制帯を横切って伝導帯に移ることができるようになる場合があり、この時、価電子帯にホールができ伝導帯に電子ができる。伝導帯に移った電子はドレイン電圧によって外部に吸い出され、価電子帯にできたホールは逆にチャネル領域の方向に移動する。これにより、ＢＴＢＴによってホールが生成されるが、拡散層２の不純物濃度とバイアス条件が同じ場合、ＯＮＯ膜３の膜厚が厚くなると印加電圧のほとんどがＯＮＯ膜３にかかってしまうためバンドの曲がりが小さくなり、その結果トンネル減少が起こりにくくなる。従ってより多くのホールを発生させたい場合、すなわちＢＴＢＴホール発生効率を増加させたい場合、酸化膜の膜厚を薄くすればよいが、上述した先願記載の方法では、酸素の横方向への拡散による拡散層上絶縁膜１３の端部におけるＯＮＯ膜３の増加が生じるためＢＴＢＴホール発生効率が低下してしまう。
【００４４】
そこで、本発明では、ＯＮＯ膜形成後にすぐにシリコン層を形成し、シリコン層上（又はＯＮＯ膜上）からヒ素の注入を行うというプロセスを採用する。これにより拡散層上絶縁膜を形成するための熱処理が不要となり、その結果、バーズビークを抑制し、ＯＮＯ膜の反りに起因する電荷保持特性の劣化を防止することができる。また、拡散層上絶縁膜１３端部におけるＯＮＯ膜の増加を防ぐことができるため、ＢＴＢＴホール発生効率の低下を防止することができる。
【００４５】
また、上記製造方法において、少なくともチャネル領域のＯＮＯ膜上のシリコン層をそのまま残すプロセスを採用する。これによりＯＮＯ膜／シリコン層界面の安定化の安定化を図ることができ、信頼性の向上を図ることができる。
【００４６】
更に、通常の熱酸化により拡散層上絶縁膜を形成するのではなく、シリコン層やＯＮＯ膜をラジカル酸化する。これにより、バーズビークを抑制しつつ耐圧の向上を図ることができる。
【００４７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。なお、第１及び第２の実施例では、ＯＮＯ膜形成後にシリコン層を形成し、ＯＮＯ膜及びシリコン層上からイオン注入を行う構成、第３の実施例では、チャネル領域上部のみシリコン層を残し、ＯＮＯ膜上からイオン注入を行う構成、第４及び第５の実施例では、更に拡散層上部のシリコン層又はＯＮＯ膜を酸化してビット線／ワード線間の耐圧を向上させる構成、第６の実施例では、実効的なチャネル長を増加させる構成、第７及び第８の実施例では、ＢＴＢＴホール発生効率を高める構成について各々説明する。また、以下の各実施例では、積層構造の絶縁膜としてＯＮＯ膜を用いる場合について説明するが、本発明は下記実施例に限定されるものではなく、シリコン酸化膜とシリコン窒化膜をこの順に積層したＯＮ膜、これらの膜を繰り返し積層した構造や同様の機能を備える多層構造、又はシリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を用いる場合も同様に適用することができる。
【００４８】
［実施例１］
まず、本発明の第１の実施例に係る不揮発性半導体記憶装置及びその製造方法について図１を参照して説明する。図１は、本実施例のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図であり、ワード線に沿った断面を示している。なお、本実施例は本発明に係る不揮発性半導体記憶装置の最も基本的な構造である、ＯＮＯ膜上にシリコン層を形成し、それらをそのまま残す構造について説明するものである。
【００４９】
まず、図１（ａ）に示すように、シリコン基板１上にラジカル酸化あるいは熱酸化により膜厚４ｎｍ程度のシリコン酸化膜（第１絶縁膜３ａ）を形成し、その上にＣＶＤ法等を用いて膜厚７ｎｍ程度のシリコン窒化膜（第２絶縁膜３ｂ）を成膜し、更に、シリコン窒化膜をラジカル酸化あるいは熱酸化し、その表面を膜厚４ｎｍ程度のシリコン酸化膜（第３絶縁膜３ｃ）に変える。第３絶縁膜３ｃは、ＨＴＯなどのＣＶＤ技術を用いて堆積しても良い。これは、他の実施例についても同様である。このようにして、第３絶縁膜３ｃ／第２絶縁膜３ｂ／第１絶縁膜３ａの３層構造からなるＯＮＯ膜３を形成する。また、シリコン・ナノ・ドット構造を採用する場合は、ラジカル酸化あるいは熱酸化でシリコン酸化膜を形成した後、ＣＶＤ法等を用いて直径３〜５ｎｍ程度のシリコン微粒子を離散的に形成すればよい。
【００５０】
なお、ＯＮＯ膜３を構成するそれぞれの絶縁膜の膜厚及び製造方法は特に限定されないが、上述したようにＢＴＢＴによってホールを生成する際、酸化膜が厚くなればその分バンドの曲がりが小さくなり、トンネル現象が起こりにくくなる。従って、ＢＴＢＴホール発生効率を増加させるためには、ＯＮＯ膜３の厚さを薄くすることが好ましい。
【００５１】
続いて、ＣＶＤ法を用いて第３絶縁膜３ｃを被覆するように第１の導電層として、膜厚が１０〜５０ｎｍ程度でノンドープの、あるいは高濃度のＮ型不純物を含有したアモルファスシリコン膜あるいは多結晶シリコン膜、又は、多結晶あるいは非晶質のシリコンゲルマニウム膜等の多結晶あるいは非晶質のシリコン又はシリコン化合物（以下、シリコン層４と称する。）を形成する。このように、ＯＮＯ膜３形成後にすぐにＯＮＯ膜３をシリコン層４で被覆することにより、ＯＮＯ膜３／シリコン層４界面の安定化を図ることができ、情報電荷の保持特性やデバイス信頼性を向上させることができる。
【００５２】
なお、このシリコン層４上に、膜厚１０ｎｍ程度のＨＴＯ（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）又はＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）５を形成してもよい。この膜は、高濃度ヒ素注入によってレジストが剥離しにくくなった場合に酸化膜のウェットエッチを追加してリフトオフの効果によってレジストを除去するために設けるものである。
【００５３】
次に、図１（ｂ）に示すように、ＨＴＯ又はＬＴＯ５上（又はＨＴＯ又はＬＴＯ５を形成しない場合はシリコン層４上）に、公知のリソグラフィ技術を用いて、スリット状の拡散層パターンを有するレジストパターン６を形成する。ここで、上述した先願記載の方法では、レジストパターン６形成前にシリコン層４上にシリコン窒化膜１６を形成し、シリコン層４とシリコン窒化膜１６の熱膨張率の差により発生する応力で拡散層上絶縁膜１３の成長を抑制したが、本実施例では拡散層上絶縁膜１３を形成する必要がないためシリコン窒化膜１６の成膜を省略することができ、先願記載の方法に比べて製造工程を簡略化することができる。
【００５４】
次に、従来例で示した方法又は先願記載の方法では、レジストパターン６を用いてＯＮＯ膜３やシリコン層４をエッチングして開口を形成していたが、本実施例では、図１（ｃ）に示すように、ＨＴＯ又はＬＴＯ５、シリコン層４、ＯＮＯ膜３をエッチングすることなく、レジストパターン６をイオン注入マスクとしてこれらの膜上から直接ヒ素等のＮ型不純物をイオン注入し、レジストパターン６を除去した後、更に熱処理を施してビット線となる拡散層２を形成する。このようにシリコン層４及びＯＮＯ膜３上からイオン注入を行うことにより、拡散層２上に新たに絶縁膜を形成する必要がなくなり、熱酸化によるバーズビークの発生を防止することができる。
【００５５】
次に、図１（ｄ）に示すように、第２の導電層７として、例えば、膜厚５０ｎｍ程度のポリシリコンと膜厚１００ｎｍ程度のタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてビット線に直交する方向にスリット状に加工し、ワード線を形成する。このワード線の形成工程において、シリコン層４も加工しゲート電極を形成する。
【００５６】
上記製造方法により、シリコン基板１上に拡散層２によってＮＲＯＭセルのビット線が形成され、第１絶縁膜３ａ、第２絶縁膜３ｂ、第３絶縁膜３ｃからなる３層構造のＯＮＯ膜３によって情報電荷の書き込み・消去の領域が形成される。そして、ＯＮＯ膜３の上に２層構造（第１導電層４及び第２導電層７）のワード線が配設され、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００５７】
このように、ＯＮＯ膜３及びシリコン層４をスルーしてイオン注入を行い、拡散層２上に新たに絶縁膜を形成しないことにより、従来技術におけるバーズビークを抑制することができ、ＯＮＯ膜３の反りが発生しないことからシリコン窒化膜のバンド構造の変化に起因する電荷保持特性の劣化を防止することができる。また、ＯＮＯ膜３形成直後にシリコン層４を形成し、そのまま残すことにより、ＯＮＯ膜３とシリコン層４の界面の安定化を図ることができ、信頼性を向上させることができる。
【００５８】
［実施例２］
次に、本発明の第２の実施例に係る不揮発性半導体記憶装置及びその製造方法について図２を参照して説明する。図２は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は高濃度ヒ素注入によるレジスト剥離の問題を解消するための構造について説明するものであり、その他の構成については第１の実施例と同様である。
【００５９】
まず、第１の実施例と同様に、シリコン基板１上にラジカル酸化あるいは熱酸化により第１絶縁膜３ａを形成し、その上にＣＶＤ法等を用いて第２絶縁膜３ｂを形成し、ラジカル酸化あるいは熱酸化によりシリコン窒化膜の表面に第３絶縁膜３ｃを形成し、第３絶縁膜３ｃ／第２絶縁膜３ｂ／第１絶縁膜３ａの３層構造からなるＯＮＯ膜３を形成する。
【００６０】
続いて、図２（ａ）に示すように、ＣＶＤ法を用いて第１の導電層４としてシリコン層４を形成した後、イオン注入のハードマスクとなる膜厚２００ｎｍ程度の厚い絶縁膜（シリコン酸化膜又はシリコン窒化膜９）を形成する。
【００６１】
次に、図２（ｂ）に示すように、シリコン酸化膜又はシリコン窒化膜９上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターン（図示せず）を形成し、公知のドライエッチング技術を用いて、露出したシリコン酸化膜又はシリコン窒化膜９を除去して拡散層パターンとなるハードマスク９ａを形成する。その後、レジストパターンを除去する。
【００６２】
次に、図２（ｃ）に示すように、ハードマスク９ａをイオン注入マスクとしてシリコン層４上から直接ヒ素等のＮ型不純物をイオン注入し、公知のドライエッチングまたはウェットエッチング技術を用いてハードマスク９ａを除去した後、更に熱処理を施してビット線となる拡散層２を形成する。このようにシリコン酸化膜又はシリコン窒化膜９からなるハードマスク９ａを用いることにより、ヒ素注入後のハードマスク９ａの除去を容易に行うことができ、レジスト剥離不良を防止することができる。
【００６３】
次に、第１の実施例と同様に、第２の導電層７として、例えば、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００６４】
このように、本実施例の方法によれば、第１の実施例の効果に加えて、イオン注入のマスクとしてレジストパターンの代わりにシリコン酸化膜又はシリコン窒化膜からなるハードマスク９ａを用いることにより、イオン注入後のレジスト剥離不良を防止することもできる。
【００６５】
［実施例３］
次に、本発明の第３の実施例に係る不揮発性半導体記憶装置及びその製造方法について図３を参照して説明する。図３は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は高濃度ヒ素注入をＯＮＯ膜を介して行うことを特徴とするものであり、その他の構成については第２の実施例と同様である。
【００６６】
まず、第２の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン酸化膜又はシリコン窒化膜９を形成する（図３（ａ）参照）。
【００６７】
次に、図３（ｂ）に示すように、シリコン酸化膜又はシリコン窒化膜９上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク９ａを形成した後、レジストパターンを除去する。
【００６８】
次に、図３（ｃ）に示すように、ハードマスク９ａを用いて、公知のドライエッチング技術により露出したシリコン層４を除去し、続いて、図３（ｄ）に示すように、ハードマスク９ａをイオン注入マスクとしてＯＮＯ膜３上からヒ素等のＮ型不純物をイオン注入し、公知のドライエッチング技術を用いてハードマスク９ａを除去した後、更に熱処理を施してビット線となる拡散層２を形成する。ここで、第１又は第２の実施例では、ヒ素注入をシリコン層４をスルーして行うためにイオン注入の加速エネルギーを高くしなければならなかったが、本実施例では、拡散層形成領域のシリコン層４を除去しているため加速エネルギーを下げることができ、その結果、ハードマスクを薄膜化できるため、ハードマスク除去工程を簡略化（時間短縮）することができる。なお、チャネル領域上のシリコン層は残しているため、その領域のＯＮＯ膜３とシリコン層４の界面の安定化は保つことができる。
【００６９】
次に、図３（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。なお、ここではチャネル領域のＯＮＯ膜３とシリコン層４の界面の安定化を図るためにシリコン層４を残しているため、拡散層領域とチャネル領域とで導電層の厚さが異なるが、第２導電層７形成前にシリコン層４をドライエッチング技術で薄膜化または除去することもでき、その場合は平坦性を向上させることができる。
【００７０】
このように、本実施例の方法によれば、第２の実施例の効果に加えて、イオン注入前に拡散層形成領域のシリコン層４を除去することにより、イオン注入の加速エネルギーを低くすることもできる。
【００７１】
［実施例４］
次に、本発明の第４の実施例に係る不揮発性半導体記憶装置及びその製造方法について図４を参照して説明する。図４は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例はビット線・ワード線間の絶縁耐圧を向上し、かつ寄生容量を低減することを特徴とするものであり、その他の構成については第２の実施例と同様である。
【００７２】
まず、図４（ａ）に示すように、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなる膜厚２００ｎｍ程度の厚いシリコン窒化膜１０を形成する。なお、本実施例では後の工程でこのハードマスクを用いてシリコン層４の酸化を行うため、シリコン窒化膜１０としている。
【００７３】
次に、図４（ｂ）に示すように、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。
【００７４】
次に、図４（ｃ）に示すように、ハードマスク１０ａをイオン注入マスクとしてシリコン層４上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。
【００７５】
ここで、第２の実施例ではその後ハードマスク９ａを除去して第２導電層７の形成を行ったが、本実施例ではビット線とワード線間の絶縁耐圧を向上し、かつ寄生容量を低減するために熱酸化によりシリコン層４を酸化して拡散層２上にポリシリコン酸化膜１１を形成する（図４（ｄ）参照）。その際、シリコン層４の酸化が完了する直前に、ＯＮＯ膜３の第３絶縁膜３ｃおよびポリシリコン酸化膜１１から酸化種が侵入してチャネル領域のシリコン層４に小さなバーズビークを形成するが、従来方法に比べてその時間ははるかに短いため実用上問題ないと言える。
【００７６】
次に、図４（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００７７】
このように、本実施例の方法でも、拡散層２を直接熱酸化しないことによりバーズビークを抑制することができ、また、拡散層領域のシリコン層４を酸化して、ＯＮＯ膜３の第３絶縁膜３ｃを厚いポリシリコン酸化膜１１に変えることにより、ビット線・ワード線間の絶縁耐圧を向上し、かつ寄生容量を低減することができる。
【００７８】
［実施例５］
次に、本発明の第５の実施例に係る不揮発性半導体記憶装置及びその製造方法について図５を参照して説明する。図５は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は高濃度ヒ素注入によりＳｉ−Ｎ結合が弱まっているシリコン窒化膜を酸化することを特徴とするものであり、その他の構成については第４の実施例と同様である。
【００７９】
まず、第４の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する（図５（ａ）参照）。
【００８０】
次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。続いて、ハードマスク１０ａをイオン注入マスクとしてシリコン層４上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する（図５（ｂ）、（ｃ）参照）。
【００８１】
ここで、第４の実施例では熱酸化によりシリコン層４を酸化してポリシリコン酸化膜１１を形成したが、本発明の方法では、ＯＮＯ膜３を介してイオン注入を行っているため、高濃度のヒ素注入によりＯＮＯ膜３のシリコン窒化膜のＳｉ−Ｎ結合が弱まっている。そこで本実施例では、図５（ｄ）に示すように、シリコン層４を酸化する際にシリコン窒化膜まで酸化して第４の実施例よりも厚いポリシリコン酸化膜１１ａを形成している。なお、酸化に際してラジカル酸化技術を用いることもでき、ラジカル酸化の活性酸素を用いることによりシリコン層４とシリコン窒化膜の酸化速度を略等しくすることができ、酸化時間を短くすることによりバーズビークの発生を極力抑制することができる。
【００８２】
次に、図５（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００８３】
このように、本実施例に方法によれば、拡散層領域に第４の実施例よりも厚いポリシリコン酸化膜１１ａに形成することにより、ビット線・ワード線間の絶縁耐圧を向上し、かつ寄生容量を更に低減することができる。
【００８４】
［実施例６］
次に、本発明の第６の実施例に係る不揮発性半導体記憶装置及びその製造方法について図６を参照して説明する。図６は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は拡散層領域の寸法を制御することを特徴とするものであり、その他の構成については第４の実施例と同様である。
【００８５】
まず、第４の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する。次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する（図６（ａ）参照）。
【００８６】
ここで、第４の実施例ではハードマスク１０ａをマスクとしてヒ素イオン注入を行ったが、この方法では不揮発性半導体記憶装置の微細化が求められた場合にチャネル長が更に短くなりパンチスルーが発生する恐れがある。そこで本実施例では、ＣＶＤ法等で全面にシリコン窒化膜を成膜しエッチバックすることにより、ハードマスク１０ａ側壁に膜厚２０〜５０ｎｍ程度のサイドウォール窒化膜１２を形成し、拡散層領域の寸法制御を行っている（図６（ｂ）参照）。
【００８７】
次に、図６（ｃ）に示すように、ハードマスク１０ａ及びサイドウォール窒化膜１２をイオン注入マスクとしてシリコン層４上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。なお、拡散層２の長さはサイドウォール窒化膜１２の厚さを変えることによって任意に設定することができる。
【００８８】
次に、図６（ｄ）に示すように、熱酸化によりサイドウォール窒化膜１２に挟まれたシリコン層４を酸化してポリシリコン酸化膜１１を形成した後、ハードマスク１０ａとサイドウォール窒化膜１２をウェットエッチングによって除去し、図６（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。なお、図６（ｄ）のポリシリコン酸化膜１１は形成しなくてもよく、シリコン層４を全面に残す構成としてもよい。
【００８９】
このように、本実施例の方法によれば、第４の実施例の効果に加えて、サイドウォール窒化膜１２によりヒ素の注入領域を制限することができ、実効的なチャネル長を増加させ、パンチスルーを抑制することができる。
【００９０】
［実施例７］
次に、本発明の第７の実施例に係る不揮発性半導体記憶装置及びその製造方法について図７を参照して説明する。図７は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は拡散層領域の絶縁膜を薄くしてＢＴＢＴホール発生効率を向上させることを特徴とするものである。
【００９１】
まず、図７（ａ）に示すように、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する。次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。次に、ハードマスク１０ａを用いて、公知のドライエッチング技術により露出したシリコン層４を除去する。
【００９２】
次に、図７（ｂ）に示すように、ハードマスク１０ａをイオン注入マスクとしてＯＮＯ膜３上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。その際、後の工程で拡散層２上に酸化膜を形成する際にヒ素の増殖酸化を抑制するためにイオン注入後に十分なアニールを行うことが好ましい。
【００９３】
ここで、前記した実施例では少なくともＯＮＯ膜３を除去せずに残したが、上述したように、拡散層２の不純物濃度とバイアス条件が同じ場合、ＯＮＯ膜３が厚くなると印加電圧のほとんどがＯＮＯ膜３にかかってしまうため、バンドの曲がりが小さくなり、その結果トンネル現象が起こりにくくなりＢＴＢＴホール発生効率が低下する。そこで、本実施例では、図７（ｃ）に示すように公知のドライエッチング技術によりハードマスク１０ａを用いてＯＮＯ膜３を除去する。なお、チャネル領域上のシリコン層４及びＯＮＯ膜３は残しているため、その領域のシリコン基板１とＯＮＯ膜３とシリコン層の界面の安定化は保つことができる。
【００９４】
次に、図７（ｄ）に示すように熱酸化により、少なくとも拡散層領域上部、及びＯＮＯ膜３とシリコン層４の側壁部に、ＯＮＯ膜３よりも薄い膜厚の酸化膜８を形成する。これにより小さい印加電圧でトンネル現象を起こすことができ、ＢＴＢＴホール発生効率を高めることができる。その後、図７（ｅ）に示すように、ハードマスク１０ａをウェットエッチングした後、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００９５】
このように、本実施例の方法では、拡散層２上のＯＮＯ膜３を除去し、代わりにＯＮＯ膜３よりも薄い酸化膜を形成することにより、ＢＴＢＴホール発生効率を高めることができる。なお、拡散層２上に熱酸化で酸化膜を形成するがその膜厚は薄いためバーズビークを抑制することができる。
【００９６】
［実施例８］
次に、本発明の第８の実施例に係る不揮発性半導体記憶装置及びその製造方法について図８を参照して説明する。図８は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は酸化膜を形成してからヒ素イオン注入を行うことを特徴とするものであり、他の構成に関しては第７の実施例と同様である。
【００９７】
まず、第７の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成し、ＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する。次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。次に、ハードマスク１０ａを用いて、公知のドライエッチング技術により露出したシリコン層４を除去する（図８（ａ）参照）。
【００９８】
ここで、第７の実施例ではヒ素のイオン注入を行ったが、ヒ素注入後に酸化膜を形成すると膜厚の制御が困難になる恐れがある。そこで、本実施例では、図８（ｂ）に示すように公知のドライエッチング技術によりハードマスク１０ａを用いてＯＮＯ膜３を除去し、続いて図８（ｃ）に示すように熱酸化により、少なくとも拡散層領域上部、及びＯＮＯ膜３とシリコン層４の側壁部にＯＮＯ膜３よりも薄い膜厚の酸化膜８を形成する。
【００９９】
次に、図８（ｄ）に示すように、ハードマスク１０ａをイオン注入マスクとして酸化膜８上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。その際、ヒ素の拡散を防止するためにアニールは窒素又は酸素雰囲気中で略９５０℃以下の温度で行うことが好ましい。
【０１００】
次に、図８（ｅ）に示すように、ハードマスク１０ａをウェットエッチングした後、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【０１０１】
このように、本実施例の方法では、拡散層２上にＯＮＯ膜３よりも薄い酸化膜８を形成した後にヒ素イオン注入を行っているため、第７の実施例よりも酸化膜８の膜厚の制御性を高めることができる。
【０１０２】
【発明の効果】
以上説明したように、本発明のＭＮＯＳ型又はＭＯＮＯＳ型不揮発性半導体記憶装置及びその製造方法によれば下記記載の効果を奏する。
【０１０３】
本発明の第１の効果は、従来技術で問題となったバーズビークを抑制することができ、ＮＲＯＭ型セルの微細化限界を緩和することができるということである。その理由は、第５の実施例を除いてビット線表面を直接酸化しないからであり、また、第５の実施例においてもラジカル酸化技術を用いることにより酸化時間を短くしているからである。
【０１０４】
また、バーズビークによる反り（機械的応力）が抑制されて、電荷蓄積層であるシリコン窒化膜が平坦な構造になるため、電荷保持特性を向上させることができ、また、先願記載の方法のようにシリコン層上にシリコン窒化膜を形成しないため、工程の複雑化を防ぐことができる。
【０１０５】
また、本発明の第２の効果は、ワード線／ＯＮＯ膜の界面特性（信頼性）を向上させることができるということである。その理由は、ＯＮＯ膜形成直後にワード線の一部となるシリコン層を形成し、少なくともチャネル領域のシリコン層を除去せずに残しているからである。
【０１０６】
また、本発明の第３の効果は、ビット線・ワード線間の耐圧を向上させ、寄生容量を低減することができるということである。その理由は、第４乃至第６の実施例においてビット線領域直上にシリコン層を熱酸化又はラジカル酸化した酸化膜を形成しているからである。
【０１０７】
また、本発明の第４の効果は、高密度化に伴うパンチスルーを防止することができるということである。その理由は、第６の実施例において、ハードマスク側壁にサイドウォール窒化膜を形成した後、ヒ素注入を行っているため、注入領域を正確に制御でき、かつ、チャネル領域の実効的な寸法を前記サイドウォールの膜厚の略２倍分だけ長くすることができるからである。
【０１０８】
また、本発明の第６の効果は、ＢＴＢＴホール発生効率を向上させることができるということである。その理由は、第７及び第８の実施例において、拡散層上のＯＮＯ膜を除去した後、ＯＮＯ膜よりも薄い酸化膜を形成し、低電圧でもトンネル現象を効率的に起こさせることができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２】本発明の第２の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図３】本発明の第３の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図４】本発明の第４の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図５】本発明の第５の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図６】本発明の第６の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図７】本発明の第７の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図８】本発明の第８の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図９】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１０】ＭＯＮＯＳ型不揮発性半導体記憶装置における情報電荷の書き込み、読み出し、消去動作を説明するための図である。
【図１１】先願に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
１ シリコン基板
２ 拡散層（ビット線）
２ａ 第１拡散層
２ｂ 第２拡散層
３ ＯＮＯ膜
３ａ 第１絶縁膜
３ｂ 第２絶縁膜
３ｃ 第３絶縁膜
４ 第１導電層（シリコン層）
５ ＨＴＯ又はＬＴＯ
６ レジストパターン
７ 第２導電層
８ 酸化膜
９ シリコン酸化膜又はシリコン窒化膜
９ａ ハードマスク
１０ シリコン窒化膜
１０ａ ハードマスク
１１、１１ａ ポリシリコン酸化膜
１２ サイドウォール窒化膜
１３ 拡散層上酸化膜
１４ 導電層（ワード線）
１５ ゲート電極
１６ シリコン窒化膜
１７ 捕獲領域
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、積層構造の絶縁膜に捕獲される電荷を用いて情報の記憶を行うＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型又はＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
フラッシュメモリと呼ばれる不揮発性半導体記憶装置では、記憶素子としてＦＧ（Ｆｌｏａｔｉｎｇ Ｇａｔｅ）型トランジスタが一般に用いられている。このＦＧ型トランジスタは、２層のゲート電極の構造において、第１ゲート電極である浮遊ゲート電極に情報電荷を蓄積するものである。この構造では、第１ゲート電極が半導体基板主面のシリコン酸化膜上にフローティング状に形成され、この第１ゲート電極の上部にシリコン酸化膜とシリコン窒化膜を複合した層間絶縁膜が設けられ、更にこの層間絶縁膜の上部に制御ゲート電極である第２ゲート電極が形成される。
【０００３】
しかしながら、ＦＧ型トランジスタでは情報電荷の保持特性は原理的には余りよくなく、半導体基板主面と浮遊ゲート電極との間のトンネル酸化膜として９ｎｍ以上の比較的に厚いシリコン酸化膜が必要になる。このために、情報電荷の書き込み・消去の低電圧化に限界が生じる。
【０００４】
そこで、近年、シリコン酸化膜とシリコン窒化膜の積層膜を備えたＭＮＯＳ型又はＭＯＮＯＳ型トランジスタが用いられるようになってきている。ＭＮＯＳ型トランジスタは、２層構造のゲート絶縁膜において、２層の絶縁膜の境界領域に形成される界面準位あるいは絶縁膜中の電荷捕獲準位に情報電荷を蓄積するものであるため、半導体基板主面とシリコン窒化膜との間のトンネル酸化膜の薄膜化が容易であり、３ｎｍ以下の薄いシリコン酸化膜が使用できる。このために、動作電圧、特に、情報電荷の書き込み・消去の電圧の低減が原理的に可能である。
【０００５】
上記ＭＮＯＳ型トランジスタでは、半導体基板主面に形成した２ｎｍ程度の膜厚のシリコン酸化膜の直接トンネルを通して、半導体基板から上記界面領域に電子を注入し情報電荷の書き込みが行われ、逆に界面領域から半導体基板に電子を放出することで情報電荷の消去が行われる。この情報電荷の書き込み状態が記憶情報の論理１に相当し、情報電荷の消去状態が記憶情報の論理０に相当する。そこで、原理的に書き込み・消去の低電圧化が可能なＭ（Ｏ）ＮＯＳ型トランジスタをフラッシュメモリ等の不揮発性半導体記憶装置の記憶素子として実用に供すべく、種々の検討が精力的になされてきている。
【０００６】
ＭＯＮＯＳ型トランジスタをフラッシュメモリの不揮発性半導体記憶素子とするものとして、例えば、米国特許第５，７６８，１９２号にその基本構造が開示された記憶素子がある。更に、最近では不揮発性メモリの製造プロセスを大幅に簡素化できる技術がＮＲＯＭ（Ｎｉｔｒｉｄｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として、米国特許第５，９６６，６０３号に開示されている。この場合の不揮発性記憶素子の基本構造は、上記米国特許５，７６８，１９２号に開示されたものと同じである。
【０００７】
以下、従来のＮＲＯＭの製造方法について図９を参照して説明する。図９は、ＮＲＯＭのワード線での切断面を示す工程断面図である。
【０００８】
まず、図９（ａ）に示すように、シリコン基板１表面に熱酸化によりシリコン酸化膜を形成し、その上に化学気相成長（ＣＶＤ）法でシリコン窒化膜を成膜した後、このシリコン窒化膜を通常の熱酸化あるいはラジカル酸化でその表面をシリコン酸化膜に変える。このようにして、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造からなるＯＮＯ膜３を形成する。
【０００９】
次に、図９（ｂ）に示すように、公知のリソグラフィ技術を用いて、ＯＮＯ膜３上に短冊状（スリット状）の拡散層パターンを有するレジストパターン６を形成する。そして、レジストパターン６をエッチングマスクとして公知のエッチング技術を用いて露出したＯＮＯ膜３をエッチング除去する。
【００１０】
次に、図９（ｃ）に示すように、レジストパターン６をイオン注入マスクとしてヒ素等のＮ型不純物をイオン注入した後、レジストパターン６を除去する。
【００１１】
次に、図９（ｄ）に示すように、全面を熱酸化する。この熱酸化により拡散層２上に、膜厚が１１０ｎｍ程度の拡散層上絶縁膜１３が形成される。
【００１２】
次に、図９（ｅ）に示すように、導電層１４として、膜厚が５０ｎｍ程度のポリシリコンと膜厚が１５０ｎｍ程度のタングステンシリサイド膜を連続成長し、公知のリソグラフィ技術とドライエッチング技術とを用いて加工し、ワード線を形成する。
【００１３】
上記製造方法により、シリコン基板１上に拡散層２からなるＮＲＯＭセルのビット線が形成され、ＯＮＯ膜３により情報電荷の書き込み・消去の領域が形成される。そして、ビット線に直交してワード線が配設され、ＮＲＯＭセルの基本構造が出来上がる。
【００１４】
次に、上記ＮＲＯＭセルの基本構造となるＭＯＮＯＳ型トランジスタの基本動作について説明する。情報電荷（ここでは電子）の書き込み動作では、例えば、図１０（ａ）に示すように、シリコン基板１および第１拡散層２ａは接地電位に固定され、第２拡散層２ｂのＶＷは３Ｖに、ゲート電極１５のＶＧＷは５Ｖ程度に設定される。このような電圧が印加されると、ソースである第１拡散層２ａからドレインである第２拡散層２ｂに電子流（チャネル電流）が生じ、第２拡散層２ｂの近傍でチャネルホットエレクトロン（ＣＨＥ）となり、その一部がＯＮＯ膜３の下層のシリコン酸化膜（第１絶縁膜３ａ）の障壁を越えてシリコン窒化膜（第２絶縁膜３ｂ）の捕獲領域１７に捕獲される。このように、電子の書き込みでは、情報電荷はシリコン窒化膜の第２拡散層２ｂ端に近い領域に蓄積されることになる。
【００１５】
次に、情報の読み出し動作では、図１０（ｂ）に示すように、逆に、第２拡散層２ｂがソースとして接地電位に固定され、ドレインとなる第１拡散層２ａのＶＲは１．５Ｖに、ゲート電極１５のＶＧＲは３Ｖ程度に設定される。ここでシリコン基板１は接地電位である。このようにすると、捕獲領域１７に電子が書き込まれた論理１の場合には、第１拡散層２ａと第２拡散層２ｂ間で電流は流れない。これに対して、捕獲領域１７に電子が書き込まれていない論理０の場合には、第１拡散層２ａと第２拡散層２ｂ間で電流が流れる。このようにして書き込み情報の読み出しができることになる。
【００１６】
次に、情報の消去動作では、図１０（ａ）に示す構造において、例えば、シリコン基板１および第１拡散層２ａは接地電位に固定され、第２拡散層２ｂのＶＥは５Ｖに、ゲート電極１６のＶＧＥは−５Ｖ程度に設定される。このような電圧が印加されると、第２拡散層２ｂ端部であって、ゲート電極とオーバーラップする領域でのバンドベンディングによるバンド間トンネリング（ＢＴＢＴ：ｂａｎｄ−ｔｏ−ｂａｎｄ−ｔｕｎｎｅｌｉｎｇ）で発生するホールが、上記捕獲領域１７に注入されて、情報電荷の消去がなされる。
【００１７】
この消去動作において、ＢＴＢＴで発生したホールはチャネル領域の方向に押し出され、ｐ型のチャネル領域とｎ型の拡散層２によるｐｎ接合の空乏層を走行して加速されて高エネルギー状態になる。ホールが加速される度合いは、このｐｎ接合の空乏層の状態、つまり、ドレイン・基板間電圧に依存する。発生したホールがゲート電極１５側に引きつけられる原因（負電荷、あるいは負のゲート電圧）がなければ、このホールは基板電流として外部に出て行く。
【００１８】
ＭＯＮＯＳ型セルの場合、データ書き込みが完了した状態では、ドレイン近傍のシリコン窒化膜（第２絶縁膜３ｂ）内に電子の固まりが存在しているため、上記ホールは、この電子の固まりに向かって電気力線を形成し、それに沿った力を受け、Ｓｉ／ＳｉＯ２のエネルギー障壁を超えられるだけの高エネルギー状態になったホールがシリコン窒化膜内に注入され、電子と再結合する。この再結合現象が進むと、シリコン窒化膜内に捕獲されていた電子の個数が減少するため、ホールから電子に向かう電気力線の本数も減少し、ホールがＯＮＯ膜３に注入されるための駆動力が減少する。その結果、この書き込み・消去方法を用いるＭＯＮＯＳ型セルでは、通常のＦＧ型セルで問題になっている過消去問題は原理的に発生しない。
【００１９】
【特許文献１】
米国特許第５，７６８，１９２号明細書
【特許文献２】
米国特許第５，９６６，６０３号明細書
【００２０】
【発明が解決しようとする課題】
しかしながら上述した従来のＭＮＯＳ型又はＭＯＮＯＳ型不揮発性半導体記憶装置では、上述した熱酸化による拡散層上絶縁膜１３の形成において、酸化膜が横方向に成長するバーズビークと呼ばれる食い込みが増加する。この食い込みが増加すると、拡散層間（例えば、第１拡散層２ａと第２拡散層２ｂ間）の寸法が小さくなり、短チャネル化が生じ易くなる。これにより、ＮＲＯＭセルの微細化が制限され、ＮＲＯＭの高密度化あるいは高集積化が制約されるようになる。
【００２１】
また、従来の製造方法では、バーズビークに起因する拡散層上絶縁膜１３端部におけるＯＮＯ膜３の反りによりシリコン窒化膜のバンド構造が変化し、情報電荷の保持特性が劣化するという問題もある。更に、ＯＮＯ膜３を形成してからその上部にワード線となる導電層１４を形成するまでの間に、レジストパターンの形成、剥離、熱酸化等の種々の工程を行っているため、ワード線／ＯＮＯ膜３の界面特性を良好に保つことができず、デバイスの信頼性が低下するという問題もある。
【００２２】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、製造工程を複雑にすることなく、バーズビークによる短チャネル化を抑制して微細化、高密度化を達成し、動作電圧の低電圧化及び電荷保持特性の向上を図ることができるＭＮＯＳ型又はＭＯＮＯＳ型不揮発性半導体記憶装置及びその製造方法を提供することにある。
【００２３】
【問題を解決するための手段】
上記目的を達成するため、本発明の不揮発性半導体記憶装置は、ビット線となる拡散層が形成された半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を介して、ワード線となる導電層が形成され、前記絶縁膜に捕獲される電荷を用いて情報の記憶が行われる不揮発性半導体記憶装置において、前記絶縁膜は、前記拡散層上及び相隣り合う拡散層間のチャネル領域上の双方に略平坦に形成され、前記導電層は、少なくとも前記チャネル領域の前記絶縁膜上に形成された第１の導電層と、該第１の導電層を覆う第２の導電層とを含むものである。
【００２４】
本発明においては、前記拡散層領域の前記絶縁膜上に、前記第１の導電層を酸化して形成された酸化膜を備える構成とすることができる。
【００２５】
また、本発明の不揮発性半導体記憶装置は、ビット線となる拡散層が形成された半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を介して、ワード線となる導電層が形成され、前記絶縁膜に捕獲される電荷を用いて情報の記憶が行われる不揮発性半導体記憶装置において、前記絶縁膜は、相隣り合う拡散層間のチャネル領域上に略平坦に形成され、前記導電層は、少なくとも前記チャネル領域の前記絶縁膜上に形成された第１の導電層と、該第１の導電層を覆う第２の導電層とを含むものである。
【００２６】
本発明においては、前記拡散層領域上に、前記第１の導電層及び前記絶縁膜を酸化して形成された酸化膜を備える構成、又は、少なくとも前記拡散層領域上に、前記積層構造の絶縁膜よりも膜厚の薄い酸化膜を備える構成とすることができる。
【００２７】
また、本発明においては、前記第１の導電層は、多結晶あるいは非晶質のシリコン又はシリコン化合物を含み、前記第２の導電層は、ポリシリコン又は高融点金属シリサイドを含み、前記絶縁膜は、シリコン酸化膜とシリコン窒化膜とがこの順に積層されたＯＮ膜、又は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とがこの順に積層されたＯＮＯ膜からなることが好ましい。
【００２８】
また、本発明の製造方法は、半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を形成し、ビット線となる拡散層及びワード線となる導電層を形成し、前記絶縁膜に捕獲される電荷を用いて情報の記憶を行う不揮発性半導体記憶装置の製造方法であって、前記絶縁膜形成後、該絶縁膜上に第１の導電層を形成し、前記第１の導電層及び前記絶縁膜を通して前記拡散層形成の不純物注入を行い、前記第１の導電層上に第２の導電層を堆積して２層構造の前記導電層を形成するものである。
【００２９】
また、本発明の製造方法は、半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を形成し、ビット線となる拡散層及びワード線となる導電層を形成し、前記絶縁膜に捕獲される電荷を用いて情報の記憶を行う不揮発性半導体記憶装置の製造方法であって、前記絶縁膜形成後、該絶縁膜上に第１の導電層を形成し、前記拡散層形成領域の前記第１の導電層を除去した後、前記絶縁膜を通して前記拡散層形成の不純物注入を行い、前記第１の導電層上に第２の導電層を堆積して２層構造の前記導電層を形成するものである。
【００３０】
本発明においては、前記拡散層上の前記第１の導電層、又は、前記絶縁膜及び前記第１の導電層を、熱酸化又はラジカル酸化により酸化膜に変換する構成とすることができる。
【００３１】
このように、本発明は、ＯＮＯ膜等の積層構造の絶縁膜形成後、すぐに第１導電層（ポリシリコン又はアモルファスシリコン等）を堆積し、ＯＮＯ膜及び第１導電層（又は、ＯＮＯ膜）上からイオン注入を行って拡散層を形成することにより、熱酸化により拡散層上絶縁膜を形成する必要がなくなり、従来技術の問題であったバーズビークを抑制することができ、短チャネル及びＯＮＯ膜の反りによる電荷保持特性の低下を防止することができる。また、少なくともチャネル領域上部にＯＮＯ膜及び第１導電層を残すことによりＯＮＯ膜とワード線の一部となる第１導電層の界面の安定化を図ることができ、不揮発性半導体記憶装置の信頼性を向上させることができる。
【００３２】
【発明の実施の形態】
従来技術で示したように、従来の積層構造の絶縁膜を備えるＭＮＯＳ型又はＭＯＮＯＳ型の不揮発性半導体記憶装置では、熱酸化により拡散層上に絶縁膜を形成する際に、酸化膜の横方向への成長によりバーズビークが発生し、これにより短チャネル化が生じ易くなり、高密度化、高集積化が制約されるという問題がある。
【００３３】
この問題に対して、本願発明者は先願（特願２００２−０８９１３９号）において、第３絶縁膜／第２絶縁膜／第１絶縁膜からなるＯＮＯ膜の上にシリコン層を形成し、更にその上にシリコン窒化膜を形成し、シリコン層とシリコン窒化膜の応力によって拡散層上絶縁膜の横方向への成長を抑制している。この先願記載の構造及び製造方法について、図１１を参照して説明する。
【００３４】
まず、図１１（ａ）に示すように、シリコン基板１のラジカル酸化あるいは熱酸化で成長させた膜厚４ｎｍ程度のシリコン酸化膜で第１絶縁膜３ａを形成し、ＣＶＤ法で膜厚７ｎｍ程度のシリコン窒化膜を成膜し、このシリコン窒化膜の表面を熱酸化あるいはラジカル酸化で膜厚４ｎｍ程度のシリコン酸化膜に変える。このようにして、膜厚５ｎｍ程度の第２絶縁膜３ｂと膜厚４ｎｍ程度の第３絶縁膜３ｃを形成し、３層構造のＯＮＯ膜３を形成する。
【００３５】
更に、上記第３絶縁膜３ｃを被覆するように、膜厚３０ｎｍ程度の高濃度のＮ型不純物を含有するアモーファスあるいは多結晶シリコン膜からなるシリコン層４をＣＶＤ法で堆積させる。そして、このシリコン層４表面に膜厚５０ｎｍ程度の酸化防止膜であるシリコン窒化膜１６をＣＶＤ法で成膜する。その後、シリコン窒化膜１６上に、公知のリソグラフィ技術を用いてスリット状の拡散層パターンを有するレジストパターン６を形成する。
【００３６】
次に、図１１（ｂ）に示すように、公知のドライエッチング技術を用いてシリコン窒化膜１６、シリコン層４、第３絶縁膜３ｃ、第２絶縁膜３ｂを順次エッチング除去して開口を形成する。その後、レジストパターン６をイオン注入マスクとしてヒ素等のＮ型不純物をイオン注入した後、レジストパターン６を除去する。そして、熱処理を施してシリコン基板１表面にビット線となる拡散層２を形成する。
【００３７】
次に、図１１（ｃ）に示すように、従来技術と同様に全面を熱酸化する。この熱酸化により膜厚１００ｎｍ程度の拡散層上絶縁膜１３を拡散層２表面に形成する。その後、スリット状のシリコン窒化膜１６をエッチング除去する。
【００３８】
次に、図１１（ｄ）に示すように、膜厚が５０ｎｍ程度で、高濃度のＮ型不純物を含有するポリシリコン膜と膜厚が１５０ｎｍ程度のタングステンシリサイド膜を全面に堆積し、公知のリソグラフィ技術及びドライエッチング技術を用いて加工し、ワード線となる導電膜１４を形成する。このワード線の形成工程において、スリット状のシリコン層４も加工しゲート電極１６を形成する。
【００３９】
このようにして、シリコン基板１上に拡散層２でＮＲＯＭセルのビット線が形成され、ＯＮＯ構造となる第１絶縁膜３ａ、第２絶縁膜３ｂ、第３絶縁膜３ｃで情報電荷の書き込み・消去の領域が形成され、ビット線に直交する導電膜１４でワード線１４が形成され、ＮＲＯＭセルの基本構造ができあがる。
【００４０】
この構造では、拡散層上絶縁膜１３を形成する熱酸化工程において、シリコン窒化膜１６はシリコン層４に大きな圧縮応力を与え、酸化剤である酸素の横方向への拡散を抑えることができ、バーズビークを抑制することができる。また、上記応力を用いてＯＮＯ膜３の反りを抑えることにより第２絶縁膜３ｂであるシリコン窒化膜のバンド構造の変化に起因する電荷保持特性の劣化を抑制することができる。しかしながら上記先願記載の製造方法では、図９に示す従来方法に比べて、少なくともシリコン層４及びシリコン窒化膜１６を形成し、パターニングする工程が余分に必要であり、工程が複雑になってしまうという問題がある。
【００４１】
また、従来方法に比べて食い込みを減少させることはできるが、拡散層２上に熱酸化によって拡散層上絶縁膜１３を形成するという基本構成は同じであり、ヒ素による増速酸化と、第１絶縁膜３ａ内における酸素の横方向への拡散との競争となるために食い込みを完全に抑制することはできず、不揮発性半導体記憶装置の更なる微細化、高密度化に対して十分に対応することができない。
【００４２】
また、上記酸素の横方向拡散による拡散層上絶縁膜１３端部におけるＯＮＯ膜３の膜厚増加により、ＢＴＢＴホール発生効率が低下し、情報電荷の消去特性が劣化するという問題もある。
【００４３】
この問題について図１０を参照して詳述すると、例えば、ゲート電圧０Ｖ、基板電圧０Ｖ、ドレイン電圧５Ｖのようなバイアスを与えると、ゲート電極内の電子はゲート酸化膜との界面に蓄積し、拡散層２とゲート酸化膜の界面近傍の電子はこの界面から引き離され、極めて薄い空乏層が形成される。この空乏層の幅は、拡散層２の不純物濃度と印加電圧に強く依存する。この幅がトンネル現象が生じるほどに薄い（３ｎｍ程度）場合、拡散層２に形成される空乏層のバンドの曲がりによって、価電子帯頂上付近の電子が禁制帯を横切って伝導帯に移ることができるようになる場合があり、この時、価電子帯にホールができ伝導帯に電子ができる。伝導帯に移った電子はドレイン電圧によって外部に吸い出され、価電子帯にできたホールは逆にチャネル領域の方向に移動する。これにより、ＢＴＢＴによってホールが生成されるが、拡散層２の不純物濃度とバイアス条件が同じ場合、ＯＮＯ膜３の膜厚が厚くなると印加電圧のほとんどがＯＮＯ膜３にかかってしまうためバンドの曲がりが小さくなり、その結果トンネル減少が起こりにくくなる。従ってより多くのホールを発生させたい場合、すなわちＢＴＢＴホール発生効率を増加させたい場合、酸化膜の膜厚を薄くすればよいが、上述した先願記載の方法では、酸素の横方向への拡散による拡散層上絶縁膜１３の端部におけるＯＮＯ膜３の増加が生じるためＢＴＢＴホール発生効率が低下してしまう。
【００４４】
そこで、本発明では、ＯＮＯ膜形成後にすぐにシリコン層を形成し、シリコン層上（又はＯＮＯ膜上）からヒ素の注入を行うというプロセスを採用する。これにより拡散層上絶縁膜を形成するための熱処理が不要となり、その結果、バーズビークを抑制し、ＯＮＯ膜の反りに起因する電荷保持特性の劣化を防止することができる。また、拡散層上絶縁膜１３端部におけるＯＮＯ膜の増加を防ぐことができるため、ＢＴＢＴホール発生効率の低下を防止することができる。
【００４５】
また、上記製造方法において、少なくともチャネル領域のＯＮＯ膜上のシリコン層をそのまま残すプロセスを採用する。これによりＯＮＯ膜／シリコン層界面の安定化の安定化を図ることができ、信頼性の向上を図ることができる。
【００４６】
更に、通常の熱酸化により拡散層上絶縁膜を形成するのではなく、シリコン層やＯＮＯ膜をラジカル酸化する。これにより、バーズビークを抑制しつつ耐圧の向上を図ることができる。
【００４７】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。なお、第１及び第２の実施例では、ＯＮＯ膜形成後にシリコン層を形成し、ＯＮＯ膜及びシリコン層上からイオン注入を行う構成、第３の実施例では、チャネル領域上部のみシリコン層を残し、ＯＮＯ膜上からイオン注入を行う構成、第４及び第５の実施例では、更に拡散層上部のシリコン層又はＯＮＯ膜を酸化してビット線／ワード線間の耐圧を向上させる構成、第６の実施例では、実効的なチャネル長を増加させる構成、第７及び第８の実施例では、ＢＴＢＴホール発生効率を高める構成について各々説明する。また、以下の各実施例では、積層構造の絶縁膜としてＯＮＯ膜を用いる場合について説明するが、本発明は下記実施例に限定されるものではなく、シリコン酸化膜とシリコン窒化膜をこの順に積層したＯＮ膜、これらの膜を繰り返し積層した構造や同様の機能を備える多層構造、又はシリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を用いる場合も同様に適用することができる。
【００４８】
［実施例１］
まず、本発明の第１の実施例に係る不揮発性半導体記憶装置及びその製造方法について図１を参照して説明する。図１は、本実施例のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図であり、ワード線に沿った断面を示している。なお、本実施例は本発明に係る不揮発性半導体記憶装置の最も基本的な構造である、ＯＮＯ膜上にシリコン層を形成し、それらをそのまま残す構造について説明するものである。
【００４９】
まず、図１（ａ）に示すように、シリコン基板１上にラジカル酸化あるいは熱酸化により膜厚４ｎｍ程度のシリコン酸化膜（第１絶縁膜３ａ）を形成し、その上にＣＶＤ法等を用いて膜厚７ｎｍ程度のシリコン窒化膜（第２絶縁膜３ｂ）を成膜し、更に、シリコン窒化膜をラジカル酸化あるいは熱酸化し、その表面を膜厚４ｎｍ程度のシリコン酸化膜（第３絶縁膜３ｃ）に変える。第３絶縁膜３ｃは、ＨＴＯなどのＣＶＤ技術を用いて堆積しても良い。これは、他の実施例についても同様である。このようにして、第３絶縁膜３ｃ／第２絶縁膜３ｂ／第１絶縁膜３ａの３層構造からなるＯＮＯ膜３を形成する。また、シリコン・ナノ・ドット構造を採用する場合は、ラジカル酸化あるいは熱酸化でシリコン酸化膜を形成した後、ＣＶＤ法等を用いて直径３〜５ｎｍ程度のシリコン微粒子を離散的に形成すればよい。
【００５０】
なお、ＯＮＯ膜３を構成するそれぞれの絶縁膜の膜厚及び製造方法は特に限定されないが、上述したようにＢＴＢＴによってホールを生成する際、酸化膜が厚くなればその分バンドの曲がりが小さくなり、トンネル現象が起こりにくくなる。従って、ＢＴＢＴホール発生効率を増加させるためには、ＯＮＯ膜３の厚さを薄くすることが好ましい。
【００５１】
続いて、ＣＶＤ法を用いて第３絶縁膜３ｃを被覆するように第１の導電層として、膜厚が１０〜５０ｎｍ程度でノンドープの、あるいは高濃度のＮ型不純物を含有したアモルファスシリコン膜あるいは多結晶シリコン膜、又は、多結晶あるいは非晶質のシリコンゲルマニウム膜等の多結晶あるいは非晶質のシリコン又はシリコン化合物（以下、シリコン層４と称する。）を形成する。このように、ＯＮＯ膜３形成後にすぐにＯＮＯ膜３をシリコン層４で被覆することにより、ＯＮＯ膜３／シリコン層４界面の安定化を図ることができ、情報電荷の保持特性やデバイス信頼性を向上させることができる。
【００５２】
なお、このシリコン層４上に、膜厚１０ｎｍ程度のＨＴＯ（Ｈｉｇｈ ＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ）又はＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）５を形成してもよい。この膜は、高濃度ヒ素注入によってレジストが剥離しにくくなった場合に酸化膜のウェットエッチを追加してリフトオフの効果によってレジストを除去するために設けるものである。
【００５３】
次に、図１（ｂ）に示すように、ＨＴＯ又はＬＴＯ５上（又はＨＴＯ又はＬＴＯ５を形成しない場合はシリコン層４上）に、公知のリソグラフィ技術を用いて、スリット状の拡散層パターンを有するレジストパターン６を形成する。ここで、上述した先願記載の方法では、レジストパターン６形成前にシリコン層４上にシリコン窒化膜１６を形成し、シリコン層４とシリコン窒化膜１６の熱膨張率の差により発生する応力で拡散層上絶縁膜１３の成長を抑制したが、本実施例では拡散層上絶縁膜１３を形成する必要がないためシリコン窒化膜１６の成膜を省略することができ、先願記載の方法に比べて製造工程を簡略化することができる。
【００５４】
次に、従来例で示した方法又は先願記載の方法では、レジストパターン６を用いてＯＮＯ膜３やシリコン層４をエッチングして開口を形成していたが、本実施例では、図１（ｃ）に示すように、ＨＴＯ又はＬＴＯ５、シリコン層４、ＯＮＯ膜３をエッチングすることなく、レジストパターン６をイオン注入マスクとしてこれらの膜上から直接ヒ素等のＮ型不純物をイオン注入し、レジストパターン６を除去した後、更に熱処理を施してビット線となる拡散層２を形成する。このようにシリコン層４及びＯＮＯ膜３上からイオン注入を行うことにより、拡散層２上に新たに絶縁膜を形成する必要がなくなり、熱酸化によるバーズビークの発生を防止することができる。
【００５５】
次に、図１（ｄ）に示すように、第２の導電層７として、例えば、膜厚５０ｎｍ程度のポリシリコンと膜厚１００ｎｍ程度のタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてビット線に直交する方向にスリット状に加工し、ワード線を形成する。このワード線の形成工程において、シリコン層４も加工しゲート電極を形成する。
【００５６】
上記製造方法により、シリコン基板１上に拡散層２によってＮＲＯＭセルのビット線が形成され、第１絶縁膜３ａ、第２絶縁膜３ｂ、第３絶縁膜３ｃからなる３層構造のＯＮＯ膜３によって情報電荷の書き込み・消去の領域が形成される。そして、ＯＮＯ膜３の上に２層構造（第１導電層４及び第２導電層７）のワード線が配設され、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００５７】
このように、ＯＮＯ膜３及びシリコン層４をスルーしてイオン注入を行い、拡散層２上に新たに絶縁膜を形成しないことにより、従来技術におけるバーズビークを抑制することができ、ＯＮＯ膜３の反りが発生しないことからシリコン窒化膜のバンド構造の変化に起因する電荷保持特性の劣化を防止することができる。また、ＯＮＯ膜３形成直後にシリコン層４を形成し、そのまま残すことにより、ＯＮＯ膜３とシリコン層４の界面の安定化を図ることができ、信頼性を向上させることができる。
【００５８】
［実施例２］
次に、本発明の第２の実施例に係る不揮発性半導体記憶装置及びその製造方法について図２を参照して説明する。図２は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は高濃度ヒ素注入によるレジスト剥離の問題を解消するための構造について説明するものであり、その他の構成については第１の実施例と同様である。
【００５９】
まず、第１の実施例と同様に、シリコン基板１上にラジカル酸化あるいは熱酸化により第１絶縁膜３ａを形成し、その上にＣＶＤ法等を用いて第２絶縁膜３ｂを形成し、ラジカル酸化あるいは熱酸化によりシリコン窒化膜の表面に第３絶縁膜３ｃを形成し、第３絶縁膜３ｃ／第２絶縁膜３ｂ／第１絶縁膜３ａの３層構造からなるＯＮＯ膜３を形成する。
【００６０】
続いて、図２（ａ）に示すように、ＣＶＤ法を用いて第１の導電層４としてシリコン層４を形成した後、イオン注入のハードマスクとなる膜厚２００ｎｍ程度の厚い絶縁膜（シリコン酸化膜又はシリコン窒化膜９）を形成する。
【００６１】
次に、図２（ｂ）に示すように、シリコン酸化膜又はシリコン窒化膜９上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターン（図示せず）を形成し、公知のドライエッチング技術を用いて、露出したシリコン酸化膜又はシリコン窒化膜９を除去して拡散層パターンとなるハードマスク９ａを形成する。その後、レジストパターンを除去する。
【００６２】
次に、図２（ｃ）に示すように、ハードマスク９ａをイオン注入マスクとしてシリコン層４上から直接ヒ素等のＮ型不純物をイオン注入し、公知のドライエッチングまたはウェットエッチング技術を用いてハードマスク９ａを除去した後、更に熱処理を施してビット線となる拡散層２を形成する。このようにシリコン酸化膜又はシリコン窒化膜９からなるハードマスク９ａを用いることにより、ヒ素注入後のハードマスク９ａの除去を容易に行うことができ、レジスト剥離不良を防止することができる。
【００６３】
次に、第１の実施例と同様に、第２の導電層７として、例えば、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００６４】
このように、本実施例の方法によれば、第１の実施例の効果に加えて、イオン注入のマスクとしてレジストパターンの代わりにシリコン酸化膜又はシリコン窒化膜からなるハードマスク９ａを用いることにより、イオン注入後のレジスト剥離不良を防止することもできる。
【００６５】
［実施例３］
次に、本発明の第３の実施例に係る不揮発性半導体記憶装置及びその製造方法について図３を参照して説明する。図３は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は高濃度ヒ素注入をＯＮＯ膜を介して行うことを特徴とするものであり、その他の構成については第２の実施例と同様である。
【００６６】
まず、第２の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン酸化膜又はシリコン窒化膜９を形成する（図３（ａ）参照）。
【００６７】
次に、図３（ｂ）に示すように、シリコン酸化膜又はシリコン窒化膜９上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク９ａを形成した後、レジストパターンを除去する。
【００６８】
次に、図３（ｃ）に示すように、ハードマスク９ａを用いて、公知のドライエッチング技術により露出したシリコン層４を除去し、続いて、図３（ｄ）に示すように、ハードマスク９ａをイオン注入マスクとしてＯＮＯ膜３上からヒ素等のＮ型不純物をイオン注入し、公知のドライエッチング技術を用いてハードマスク９ａを除去した後、更に熱処理を施してビット線となる拡散層２を形成する。ここで、第１又は第２の実施例では、ヒ素注入をシリコン層４をスルーして行うためにイオン注入の加速エネルギーを高くしなければならなかったが、本実施例では、拡散層形成領域のシリコン層４を除去しているため加速エネルギーを下げることができ、その結果、ハードマスクを薄膜化できるため、ハードマスク除去工程を簡略化（時間短縮）することができる。なお、チャネル領域上のシリコン層は残しているため、その領域のＯＮＯ膜３とシリコン層４の界面の安定化は保つことができる。
【００６９】
次に、図３（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。なお、ここではチャネル領域のＯＮＯ膜３とシリコン層４の界面の安定化を図るためにシリコン層４を残しているため、拡散層領域とチャネル領域とで導電層の厚さが異なるが、第２導電層７形成前にシリコン層４をドライエッチング技術で薄膜化または除去することもでき、その場合は平坦性を向上させることができる。
【００７０】
このように、本実施例の方法によれば、第２の実施例の効果に加えて、イオン注入前に拡散層形成領域のシリコン層４を除去することにより、イオン注入の加速エネルギーを低くすることもできる。
【００７１】
［実施例４］
次に、本発明の第４の実施例に係る不揮発性半導体記憶装置及びその製造方法について図４を参照して説明する。図４は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例はビット線・ワード線間の絶縁耐圧を向上し、かつ寄生容量を低減することを特徴とするものであり、その他の構成については第２の実施例と同様である。
【００７２】
まず、図４（ａ）に示すように、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなる膜厚２００ｎｍ程度の厚いシリコン窒化膜１０を形成する。なお、本実施例では後の工程でこのハードマスクを用いてシリコン層４の酸化を行うため、シリコン窒化膜１０としている。
【００７３】
次に、図４（ｂ）に示すように、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。
【００７４】
次に、図４（ｃ）に示すように、ハードマスク１０ａをイオン注入マスクとしてシリコン層４上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。
【００７５】
ここで、第２の実施例ではその後ハードマスク９ａを除去して第２導電層７の形成を行ったが、本実施例ではビット線とワード線間の絶縁耐圧を向上し、かつ寄生容量を低減するために熱酸化によりシリコン層４を酸化して拡散層２上にポリシリコン酸化膜１１を形成する（図４（ｄ）参照）。その際、シリコン層４の酸化が完了する直前に、ＯＮＯ膜３の第３絶縁膜３ｃおよびポリシリコン酸化膜１１から酸化種が侵入してチャネル領域のシリコン層４に小さなバーズビークを形成するが、従来方法に比べてその時間ははるかに短いため実用上問題ないと言える。
【００７６】
次に、図４（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００７７】
このように、本実施例の方法でも、拡散層２を直接熱酸化しないことによりバーズビークを抑制することができ、また、拡散層領域のシリコン層４を酸化して、ＯＮＯ膜３の第３絶縁膜３ｃを厚いポリシリコン酸化膜１１に変えることにより、ビット線・ワード線間の絶縁耐圧を向上し、かつ寄生容量を低減することができる。
【００７８】
［実施例５］
次に、本発明の第５の実施例に係る不揮発性半導体記憶装置及びその製造方法について図５を参照して説明する。図５は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は高濃度ヒ素注入によりＳｉ−Ｎ結合が弱まっているシリコン窒化膜を酸化することを特徴とするものであり、その他の構成については第４の実施例と同様である。
【００７９】
まず、第４の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する（図５（ａ）参照）。
【００８０】
次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。続いて、ハードマスク１０ａをイオン注入マスクとしてシリコン層４上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する（図５（ｂ）、（ｃ）参照）。
【００８１】
ここで、第４の実施例では熱酸化によりシリコン層４を酸化してポリシリコン酸化膜１１を形成したが、本発明の方法では、ＯＮＯ膜３を介してイオン注入を行っているため、高濃度のヒ素注入によりＯＮＯ膜３のシリコン窒化膜のＳｉ−Ｎ結合が弱まっている。そこで本実施例では、図５（ｄ）に示すように、シリコン層４を酸化する際にシリコン窒化膜まで酸化して第４の実施例よりも厚いポリシリコン酸化膜１１ａを形成している。なお、酸化に際してラジカル酸化技術を用いることもでき、ラジカル酸化の活性酸素を用いることによりシリコン層４とシリコン窒化膜の酸化速度を略等しくすることができ、酸化時間を短くすることによりバーズビークの発生を極力抑制することができる。
【００８２】
次に、図５（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００８３】
このように、本実施例に方法によれば、拡散層領域に第４の実施例よりも厚いポリシリコン酸化膜１１ａに形成することにより、ビット線・ワード線間の絶縁耐圧を向上し、かつ寄生容量を更に低減することができる。
【００８４】
［実施例６］
次に、本発明の第６の実施例に係る不揮発性半導体記憶装置及びその製造方法について図６を参照して説明する。図６は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は拡散層領域の寸法を制御することを特徴とするものであり、その他の構成については第４の実施例と同様である。
【００８５】
まず、第４の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する。次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する（図６（ａ）参照）。
【００８６】
ここで、第４の実施例ではハードマスク１０ａをマスクとしてヒ素イオン注入を行ったが、この方法では不揮発性半導体記憶装置の微細化が求められた場合にチャネル長が更に短くなりパンチスルーが発生する恐れがある。そこで本実施例では、ＣＶＤ法等で全面にシリコン窒化膜を成膜しエッチバックすることにより、ハードマスク１０ａ側壁に膜厚２０〜５０ｎｍ程度のサイドウォール窒化膜１２を形成し、拡散層領域の寸法制御を行っている（図６（ｂ）参照）。
【００８７】
次に、図６（ｃ）に示すように、ハードマスク１０ａ及びサイドウォール窒化膜１２をイオン注入マスクとしてシリコン層４上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。なお、拡散層２の長さはサイドウォール窒化膜１２の厚さを変えることによって任意に設定することができる。
【００８８】
次に、図６（ｄ）に示すように、熱酸化によりサイドウォール窒化膜１２に挟まれたシリコン層４を酸化してポリシリコン酸化膜１１を形成した後、ハードマスク１０ａとサイドウォール窒化膜１２をウェットエッチングによって除去し、図６（ｅ）に示すように、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。なお、図６（ｄ）のポリシリコン酸化膜１１は形成しなくてもよく、シリコン層４を全面に残す構成としてもよい。
【００８９】
このように、本実施例の方法によれば、第４の実施例の効果に加えて、サイドウォール窒化膜１２によりヒ素の注入領域を制限することができ、実効的なチャネル長を増加させ、パンチスルーを抑制することができる。
【００９０】
［実施例７］
次に、本発明の第７の実施例に係る不揮発性半導体記憶装置及びその製造方法について図７を参照して説明する。図７は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は拡散層領域の絶縁膜を薄くしてＢＴＢＴホール発生効率を向上させることを特徴とするものである。
【００９１】
まず、図７（ａ）に示すように、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成してＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する。次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。次に、ハードマスク１０ａを用いて、公知のドライエッチング技術により露出したシリコン層４を除去する。
【００９２】
次に、図７（ｂ）に示すように、ハードマスク１０ａをイオン注入マスクとしてＯＮＯ膜３上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。その際、後の工程で拡散層２上に酸化膜を形成する際にヒ素の増殖酸化を抑制するためにイオン注入後に十分なアニールを行うことが好ましい。
【００９３】
ここで、前記した実施例では少なくともＯＮＯ膜３を除去せずに残したが、上述したように、拡散層２の不純物濃度とバイアス条件が同じ場合、ＯＮＯ膜３が厚くなると印加電圧のほとんどがＯＮＯ膜３にかかってしまうため、バンドの曲がりが小さくなり、その結果トンネル現象が起こりにくくなりＢＴＢＴホール発生効率が低下する。そこで、本実施例では、図７（ｃ）に示すように公知のドライエッチング技術によりハードマスク１０ａを用いてＯＮＯ膜３を除去する。なお、チャネル領域上のシリコン層４及びＯＮＯ膜３は残しているため、その領域のシリコン基板１とＯＮＯ膜３とシリコン層の界面の安定化は保つことができる。
【００９４】
次に、図７（ｄ）に示すように熱酸化により、少なくとも拡散層領域上部、及びＯＮＯ膜３とシリコン層４の側壁部に、ＯＮＯ膜３よりも薄い膜厚の酸化膜８を形成する。これにより小さい印加電圧でトンネル現象を起こすことができ、ＢＴＢＴホール発生効率を高めることができる。その後、図７（ｅ）に示すように、ハードマスク１０ａをウェットエッチングした後、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【００９５】
このように、本実施例の方法では、拡散層２上のＯＮＯ膜３を除去し、代わりにＯＮＯ膜３よりも薄い酸化膜を形成することにより、ＢＴＢＴホール発生効率を高めることができる。なお、拡散層２上に熱酸化で酸化膜を形成するがその膜厚は薄いためバーズビークを抑制することができる。
【００９６】
［実施例８］
次に、本発明の第８の実施例に係る不揮発性半導体記憶装置及びその製造方法について図８を参照して説明する。図８は、本実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。なお、本実施例は酸化膜を形成してからヒ素イオン注入を行うことを特徴とするものであり、他の構成に関しては第７の実施例と同様である。
【００９７】
まず、第７の実施例と同様に、シリコン基板１上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次形成し、ＯＮＯ膜３を形成する。続いて、ＣＶＤ法を用いて第１の導電層としてシリコン層４を形成した後、イオン注入のハードマスクとなるシリコン窒化膜１０を形成する。次に、シリコン窒化膜１０上に、公知のリソグラフィ技術を用いて、スリット状のレジストパターンを形成し、公知のドライエッチング技術を用いて拡散層パターンとなるハードマスク１０ａを形成した後、レジストパターンを除去する。次に、ハードマスク１０ａを用いて、公知のドライエッチング技術により露出したシリコン層４を除去する（図８（ａ）参照）。
【００９８】
ここで、第７の実施例ではヒ素のイオン注入を行ったが、ヒ素注入後に酸化膜を形成すると膜厚の制御が困難になる恐れがある。そこで、本実施例では、図８（ｂ）に示すように公知のドライエッチング技術によりハードマスク１０ａを用いてＯＮＯ膜３を除去し、続いて図８（ｃ）に示すように熱酸化により、少なくとも拡散層領域上部、及びＯＮＯ膜３とシリコン層４の側壁部にＯＮＯ膜３よりも薄い膜厚の酸化膜８を形成する。
【００９９】
次に、図８（ｄ）に示すように、ハードマスク１０ａをイオン注入マスクとして酸化膜８上からヒ素等のＮ型不純物をイオン注入し、熱処理を施してビット線となる拡散層２を形成する。その際、ヒ素の拡散を防止するためにアニールは窒素又は酸素雰囲気中で略９５０℃以下の温度で行うことが好ましい。
【０１００】
次に、図８（ｅ）に示すように、ハードマスク１０ａをウェットエッチングした後、第２の導電層７として、ポリシリコンとタングステンシリサイド等の高融点金属シリサイドを全面に堆積し、公知のリソグラフィ技術とドライエッチング技術とを用いてワード線を形成し、本実施例のＮＲＯＭセルの基本構造ができあがる。
【０１０１】
このように、本実施例の方法では、拡散層２上にＯＮＯ膜３よりも薄い酸化膜８を形成した後にヒ素イオン注入を行っているため、第７の実施例よりも酸化膜８の膜厚の制御性を高めることができる。
【０１０２】
【発明の効果】
以上説明したように、本発明のＭＮＯＳ型又はＭＯＮＯＳ型不揮発性半導体記憶装置及びその製造方法によれば下記記載の効果を奏する。
【０１０３】
本発明の第１の効果は、従来技術で問題となったバーズビークを抑制することができ、ＮＲＯＭ型セルの微細化限界を緩和することができるということである。その理由は、第５の実施例を除いてビット線表面を直接酸化しないからであり、また、第５の実施例においてもラジカル酸化技術を用いることにより酸化時間を短くしているからである。
【０１０４】
また、バーズビークによる反り（機械的応力）が抑制されて、電荷蓄積層であるシリコン窒化膜が平坦な構造になるため、電荷保持特性を向上させることができ、また、先願記載の方法のようにシリコン層上にシリコン窒化膜を形成しないため、工程の複雑化を防ぐことができる。
【０１０５】
また、本発明の第２の効果は、ワード線／ＯＮＯ膜の界面特性（信頼性）を向上させることができるということである。その理由は、ＯＮＯ膜形成直後にワード線の一部となるシリコン層を形成し、少なくともチャネル領域のシリコン層を除去せずに残しているからである。
【０１０６】
また、本発明の第３の効果は、ビット線・ワード線間の耐圧を向上させ、寄生容量を低減することができるということである。その理由は、第４乃至第６の実施例においてビット線領域直上にシリコン層を熱酸化又はラジカル酸化した酸化膜を形成しているからである。
【０１０７】
また、本発明の第４の効果は、高密度化に伴うパンチスルーを防止することができるということである。その理由は、第６の実施例において、ハードマスク側壁にサイドウォール窒化膜を形成した後、ヒ素注入を行っているため、注入領域を正確に制御でき、かつ、チャネル領域の実効的な寸法を前記サイドウォールの膜厚の略２倍分だけ長くすることができるからである。
【０１０８】
また、本発明の第６の効果は、ＢＴＢＴホール発生効率を向上させることができるということである。その理由は、第７及び第８の実施例において、拡散層上のＯＮＯ膜を除去した後、ＯＮＯ膜よりも薄い酸化膜を形成し、低電圧でもトンネル現象を効率的に起こさせることができるからである。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図２】本発明の第２の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図３】本発明の第３の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図４】本発明の第４の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図５】本発明の第５の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図６】本発明の第６の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図７】本発明の第７の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図８】本発明の第８の実施例に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図９】従来のＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【図１０】ＭＯＮＯＳ型不揮発性半導体記憶装置における情報電荷の書き込み、読み出し、消去動作を説明するための図である。
【図１１】先願に係るＭＯＮＯＳ型不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【符号の説明】
１ シリコン基板
２ 拡散層（ビット線）
２ａ 第１拡散層
２ｂ 第２拡散層
３ ＯＮＯ膜
３ａ 第１絶縁膜
３ｂ 第２絶縁膜
３ｃ 第３絶縁膜
４ 第１導電層（シリコン層）
５ ＨＴＯ又はＬＴＯ
６ レジストパターン
７ 第２導電層
８ 酸化膜
９ シリコン酸化膜又はシリコン窒化膜
９ａ ハードマスク
１０ シリコン窒化膜
１０ａ ハードマスク
１１、１１ａ ポリシリコン酸化膜
１２ サイドウォール窒化膜
１３ 拡散層上酸化膜
１４ 導電層（ワード線）
１５ ゲート電極
１６ シリコン窒化膜
１７ 捕獲領域
Claims (19)
- ビット線となる拡散層が形成された半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を介して、ワード線となる導電層が形成され、前記絶縁膜に捕獲される電荷を用いて情報の記憶が行われる不揮発性半導体記憶装置において、
前記絶縁膜は、前記拡散層上及び相隣り合う拡散層間のチャネル領域上の双方に略平坦に形成され、
前記導電層は、少なくとも前記チャネル領域の前記絶縁膜上に形成された第１の導電層と、該第１の導電層を覆う第２の導電層とを含むことを特徴とする不揮発性半導体記憶装置。 - 前記拡散層領域の前記絶縁膜上に、前記第１の導電層を酸化して形成された酸化膜を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
- ビット線となる拡散層が形成された半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を介して、ワード線となる導電層が形成され、前記絶縁膜に捕獲される電荷を用いて情報の記憶が行われる不揮発性半導体記憶装置において、
前記絶縁膜は、相隣り合う拡散層間のチャネル領域上に略平坦に形成され、
前記導電層は、少なくとも前記チャネル領域の前記絶縁膜上に形成された第１の導電層と、該第１の導電層を覆う第２の導電層とを含むことを特徴とする不揮発性半導体記憶装置。 - 前記拡散層領域上に、前記第１の導電層及び前記絶縁膜を酸化して形成された酸化膜を備えることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 少なくとも前記拡散層領域上に、前記積層構造の絶縁膜よりも膜厚の薄い酸化膜を備えることを特徴とする請求項３記載の不揮発性半導体記憶装置。
- 前記第１の導電層は、多結晶あるいは非晶質のシリコン又はシリコン化合物を含み、前記第２の導電層は、ポリシリコン又は高融点金属シリサイドを含むことを特徴とする請求項１乃至５のいずれか一に記載の不揮発性半導体記憶装置。
- 前記絶縁膜は、シリコン酸化膜とシリコン窒化膜とがこの順に積層されたＯＮ膜、又は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とがこの順に積層されたＯＮＯ膜からなることを特徴とする請求項１乃至６のいずれか一に記載の不揮発性半導体記憶装置。
- 半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を形成し、ビット線となる拡散層及びワード線となる導電層を形成し、前記絶縁膜に捕獲される電荷を用いて情報の記憶を行う不揮発性半導体記憶装置の製造方法であって、
前記絶縁膜形成後、該絶縁膜上に第１の導電層を形成し、前記第１の導電層及び前記絶縁膜を通して前記拡散層形成の不純物注入を行い、前記第１の導電層上に第２の導電層を堆積して２層構造の前記導電層を形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - 半導体基板上に、シリコン酸化膜とシリコン窒化膜とを含む積層構造、又は、シリコン酸化膜の少なくとも一部にシリコン微粒子（シリコン・ナノ・ドット）を分布させた構造の絶縁膜を形成し、ビット線となる拡散層及びワード線となる導電層を形成し、前記絶縁膜に捕獲される電荷を用いて情報の記憶を行う不揮発性半導体記憶装置の製造方法であって、
前記絶縁膜形成後、該絶縁膜上に第１の導電層を形成し、前記拡散層形成領域の前記第１の導電層を除去した後、前記絶縁膜を通して前記拡散層形成の不純物注入を行い、前記第１の導電層上に第２の導電層を堆積して２層構造の前記導電層を形成することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記拡散層上の前記第１の導電層、又は、前記絶縁膜及び前記第１の導電層を、熱酸化又はラジカル酸化により酸化膜に変換することを特徴とする請求項８又は９に記載の不揮発性半導体記憶装置の製造方法。
- 前記絶縁膜は、シリコン酸化膜とシリコン窒化膜とがこの順に積層されたＯＮ膜、又は、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とがこの順に積層されたＯＮＯ膜からなることを特徴とする請求項８乃至１０のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
- シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上にレジスト、シリコン酸化膜又はシリコン窒化膜からなるマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記第１の導電層及び前記絶縁膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターンを除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上にレジスト、シリコン酸化膜又はシリコン窒化膜からなるマスクパターンを形成する工程と、
前記マスクパターンを用いて、露出した前記第１の導電層を除去する工程と、
前記マスクパターンを用いて、前記絶縁膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターンを除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上にシリコン窒化膜からなるマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記第１の導電層及び前記絶縁膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターンを用いて、露出した前記第１の導電層を熱酸化又はラジカル酸化して、前記絶縁膜を構成する前記シリコン窒化膜上に酸化膜を形成する工程と、
前記マスクパターンを除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上にシリコン窒化膜からなるマスクパターンを形成する工程と、
前記マスクパターンを用いて、前記第１の導電層及び前記絶縁膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターンを用いて、露出した前記第１の導電層及びその下層の前記絶縁膜を熱酸化又はラジカル酸化して、前記拡散層上に酸化膜を形成する工程と、
前記マスクパターンを除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上に第１のシリコン窒化膜からなるマスクパターンを形成する工程と、
第２のシリコン窒化膜の堆積及びエッチバックにより、前記マスクパターン側壁に所定の厚さのサイドウォール膜を形成する工程と、
前記サイドウォールによって開口幅が規定された前記マスクパターンを用いて、前記第１の導電層及び前記絶縁膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターン及び前記サイドウォール膜を除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上にシリコン窒化膜からなるマスクパターンを形成する工程と、
前記マスクパターンを用いて、露出した前記第１の導電層を除去する工程と、
前記マスクパターンを用いて、前記絶縁膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターンを用いて、露出した前記絶縁膜を除去する工程と、
少なくとも前記拡散層上と前記絶縁膜及び前記第１の導電層側壁とに、前記絶縁膜よりも膜厚の薄い酸化膜を形成する工程と、
前記マスクパターンを除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - シリコン基板上に、シリコン酸化膜とシリコン窒化膜とシリコン酸化膜とからなるＯＮＯ膜を形成する工程と、
前記ＯＮＯ膜上に第１の導電層を形成する工程と、
前記第１の導電層上にシリコン窒化膜からなるマスクパターンを形成する工程と、
前記マスクパターンを用いて、露出した前記第１の導電層及びその下層の前記絶縁膜を除去する工程と、
少なくとも前記拡散層上と前記絶縁膜及び前記第１の導電層側壁とに、前記絶縁膜よりも膜厚の薄い酸化膜を形成する工程と、
前記マスクパターンを用いて、前記酸化膜を通して不純物注入を行い、前記半導体基板にビット線となる拡散層を形成する工程と、
前記マスクパターンを除去した後、第２の導電層を形成し、前記第１の導電層及び前記第２の導電層からなる２層構造のワード線を形成する工程と、を少なくとも有することを特徴とする不揮発性半導体記憶装置の製造方法。 - 前記第１の導電層は、多結晶あるいは非晶質のシリコン又はシリコン化合物を含み、前記第２の導電層は、ポリシリコン又は高融点金属シリサイドを含むことを特徴とする請求項８乃至１８のいずれか一に記載の不揮発性半導体記憶装置の製造方法。
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