JP5132024B2 - 不揮発性半導体メモリ装置を形成する方法 - Google Patents
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Description
（技術分野）
本発明は、一般に、不揮発性メモリ装置の製造に関する。本発明は、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置を製造する改良された方法に関する。
（背景技術）
従来のフローティング・ゲート・フラッシュ・メモリ・タイプのＥＥＰＲＯＭ（電気的消去可能プログラム可能な読み出し専用メモリ）は、トンネル酸化物、トンネル酸化物上の第１のポリシリコン層、第１のポリシリコン層上のＯＮＯ（酸化物−窒化物−酸化物）層間誘電体、及びＯＮＯ層間誘電体上の第２のポリシリコン層の縦の積み重ねを特徴とするメモリ・セルを使用している。例えば、Ｇｕｔｅｒｍａｎら（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．２６，Ｎｏ．４，ｐ．５７６，１９７９）は、層間酸化物上の制御ゲートと共にゲート酸化物と層間酸化物の間に挟まれたフローティング・ゲートからなるフローティング・ゲート不揮発性メモリ・セルについて述べている。
一般的に、フラッシュ・メモリ・セルは、ドレイン領域近くのチャネル部分のような基板の一部分からフローティング・ゲートにホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）を注入することによってプログラムされる。電子の注入によって、フローティング・ゲートに負電荷が導入される。注入のメカニズムは、ソース領域と基板の大部分をアースし、制御電極に相対的に高い正電圧を印加して電子求引性電界を作り出し、ドレイン領域に適度な大きさの正電圧を印加して「ホット」（高エネルギー）電子を生成することによって誘導することができる。フローティング・ゲートに十分な負電荷が蓄積した後、フローティング・ゲートが負電位になるため、電界効果トランジスタ（ＦＥＴ）のしきい電圧が上昇し、その後の「読み出し」モードにおけるチャネル領域内の電流の流れが抑制される。
読み出し電流の大きさは、フラッシュ・メモリ・セルがプログラムされているかどうかを決定するために使用される。フラッシュ・メモリ・セルのフローティング・ゲートを放電させる動作は、消去機能と呼ばれる。消去機能は、一般に、トランジスタのフローティング・ゲートとソース領域間（ソース消去または負ゲート消去）、あるいはフローティング・ゲートと基板間（チャネル消去）のファウラー−ノルトハイム・トンネル効果によって実行される。ソース消去操作は、それぞれのメモリ・セルのドレインを浮遊させながらソース領域に高い正電圧を印加しかつ制御ゲートと基板に０Ｖを印加することによって行われる。
その後で、ＳＯＮＯＳ（酸化シリコン−窒化シリコン−シリコン）型メモリ装置が紹介された。ＣｈａｎらによるＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８，Ｎｏ．３，ｐ．９３，１９８７を参照されたい。ＳＯＮＯＳ型フラッシュ・メモリ・セルは、電荷を捕獲する非導電性誘電体層、一般に窒化シリコン層が、２つの二酸化シリコン層（絶縁層）の間に挟まれた状態で構成されている。非導電性誘電体層は、電荷捕獲媒体として働く。上側の二酸化シリコン層の上に導電ゲート層が配置される。
電荷は、ドレインとして使用されるどちらの側にも近くに局所的に捕獲されるので、この構造は、２トランジスタ・セルまたは２ビット／セルとして説明することができる。多層構造を使用すると、４ビット以上／セルを実現することができる。マルチビット・セルを使用すると、ＳＯＮＯＳ型メモリ装置は、集積回路チップ上で保持／処理される量を増大させるという継続的な傾向に役立つ点において、他の装置よりも優れた利点を持つことができる。
簡略化するために、ＳＯＮＯＳの２ビット／セルの実施態様について説明する。ＳＯＮＯＳ型メモリ装置の両方のビットは、ホットエレクトロン・プログラミングを使用するような従来の方式でプログラムされるが、それぞれのビットは、比較的低いゲート電圧でプログラムされるものと逆方向に読み出される。例えば、従来、右側のビットは、ソースがアースされているかまたは低電圧のときにゲートとドレインにプログラミング電圧を印加することによってプログラムされる。ホットエレクトロンは、十分に加速されて、捕獲誘電体層のドレイン近くの領域に注入される。しかしながら、装置は、書き込まれるときと逆方向に読み出され、すなわち、ドレインがアースされるかまたは低電圧のときにゲートとソースに電圧が印加される。
同様に、左側のビットは、ソース端子とドレイン端子の機能を交換することによってプログラムされ読み出される。ビットのうちの１つをプログラムするとき、その情報を持つ他のビットはそのままにされる。しかしながら、ビットのうちの１つをプログラムするとき、他のビットにきわめて小さい影響を及ぼす。Ｓｈｉｍｏｊｉの米国特許第５，３４９，２２１号とＨａｙｅｓの第４，１７３，７６６号を参照されたい。
Ｓｈｉｍｏｊｉの米国特許第５，３４９，２２１号において、ＳＯＮＯＳ型メモリ・セルのゲート領域とドレイン領域にそれぞれ正の高電圧が印加され、ソース領域がアースされているとき、ドレイン領域とチャネルの境界にホットエレクトロンが生成される。ホットエレクトロンは、絶縁膜内に局部的に注入され、そこに捕獲される。その結果、情報が書き込まれる。情報を読み出すときは、ドレイン領域がアースされ、ソース領域に正の読み出し電圧が印加され、ゲートに所定のセンス電圧が印加される。
逆方向の読み出しは、比較的低いゲート電圧が使用されるときに最も有効である。逆方向の読み出しと組み合わせて比較的低いゲート電圧を利用する利点は、捕獲電荷領域の下のチャネル部分の両側の電位降下が、大幅に小さくなることである。電荷捕獲領域の下のチャネル電位降下が小さいため、プログラミング領域または電荷捕獲領域を比較的小さくすることができる。これにより、局所的捕獲領域内に捕獲された電荷の影響が増幅されるので、プログラミング時間が大幅に高速化される。プログラミング時間は、プログラム状態と非プログラム状態の間のしきい電圧の差が、装置が順方向に読み出されているときと同じままのときに短縮される。
ＳＯＮＯＳ型メモリ装置は、さらに他の利点も提供する。詳細には、メモリ・セルの消去メカニズムが、大幅に強化されている。右側ビットの場合はゲートとドレインに、左側ビットの場合はゲートとソースに、適切な消去電圧を印加することによって、メモリ・セルの両方のビットを消去することができる。もう１つの利点は、循環による摩耗が小さく、それにより装置の寿命が長いことである。
逆方向に読み出す効果は、同じ量のプログラミングにかなり高いしきい電圧が可能なことである。従って、メモリ・セルのプログラム状態と非プログラム状態のしきい電圧の差を十分に大きくするために、セルを順方向に読み出すときよりもセルを逆方向に読み出すときの方が、必要とされる捕獲電荷の領域がかなり小さくなる。
電荷捕獲領域をできるだけ狭くすると、消去メカニズムが強化される。順方向にプログラミングし、逆方向に読み出すことにより、電荷捕獲領域の幅を、ドレイン（右側ビット）またはソース近くの狭い領域に限定することができる。これにより、メモリ・セルの消去効率をかなり高めることができる。
局部的な電荷捕獲のもう１つの利点は、消去の際に、ドレインの近くのみ消去が行われるので、ドレインから離れた窒化物の領域には深い空乏が生じないことである。消去後のセルの最終的なしきい値は、装置の構造自体によって制限される。これは、しばしば深い空乏の問題がある従来の単一トランジスタ・フローティング・ゲート・フラッシュ・メモリ・セルと正反対である。
以上、多くの利点を説明したが、ＳＯＮＯＳ型メモリ装置と関連した少なくとも２つの欠点がある。１つの欠点は、ＬＯＣＯＳ（シリコンの局部的酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ））による分離が、比較的大きいスペースを取ることである。集積回路チップ上の装置の小型化と高集積化の継続的な傾向により、スペースの効率的な利用の重要性が高まってきている。また、ＬＯＣＯＳによる分離は、不適切なドーパントの気体放出の原因になる。
ＳＯＮＯＳ型メモリ装置のもう１つの欠点は、ＬＯＣＯＳの形成によって短チャネル効果が生じることである。ＬＯＣＯＳの形成には、８００℃から１，１００℃の高い温度が関係することがある。短チャネル効果は、有効チャネル長が短くなることであり、しばしばＬｅｆｆとして表される。有効チャネル長が必要以上に短くなると、トランジスタが「オフ」状態のときのような低いゲート電圧で、トランジスタに流れる電流が多くなり望ましくない。
また、ＬＯＣＯＳの形成と関連する熱サイクルによって、ビット線間の突き抜け現象による漏れが多くなる。すなわち、熱サイクルで生じる拡散によって、ビット線間に望ましくない漏れが生じる。
ＳＯＮＯＳ型メモリ装置は、以下の方法で形成することができる。Ｍｉｔｃｈｅｌｌらの米国特許第５，１６８，３３４号において、ＥＥＰＲＯＭメモリ・セルは、埋め込みビット線（ｂｕｒｉｅｄ ｂｉｔｌｉｎｅ）によって構成されている。埋め込みビット線とビット線酸化物は、ＯＮＯ誘電体の形成前に基板のコア領域に形成される。代替として、Ｍｉｔｃｈｅｌｌらは、ＯＮＯ誘電体を形成し、そのＯＮＯ誘電体上にポリシリコンを成膜し、ポリシリコンをパターン形成し、埋め込みビット線を形成し、ビット線を覆っているＯＮＯ誘電体を除去することによって、ＥＥＰＲＯＭメモリ・セルを形成している。
Ｅｉｔａｎの米国特許第５，９６６，６０３号では、基板上にＯＮＯ誘電体を形成し、コア内のＯＮＯ誘電体の上に周辺を完全に覆うビット線マスクをパターン形成し、ビット線マスクから露出した最上の酸化物と窒化物層の部分をエッチング／除去し、ビット線を注入し、次にビット線の上にビット線酸化物を形成する。
ＥｉｔａｎのＰＣＴ国際公開番号ＷＯ９９／６０６３１号では、ＯＮＯ誘電体を形成することによってメモリ・セルを形成し、ビット線用の開口を備えたビット線マスクをＯＮＯ誘電体の上に形成し、ビット線マスクから露出した最上酸化物層と窒化物層をエッチング／除去する。次いで、ビット線を注入し、ビット線マスクを除去し、ＯＮＯ誘電体の最下酸化物の露出部を除去し、ビット線の上に成長された厚い酸化物を含むゲート酸化物を成長させ、ポリシリコン・ゲートとワード線を形成する。
Ｋｏｍｏｒｉらの米国特許第６，１１７，７３０号では、ＭＯＮＯＳ型のフラッシュメモリセルがコア領域と周辺領域とを有する半導体基板上に形成されている。酸化シリコン層が基板上に成膜され、窒化シリコン層が酸化シリコン層上に成膜される。次いで、ビット線用マスクがビット線を形成するために設けられる。埋め込みビット線は、マスクされていない領域にボロンを導入することにより形成される。窒化物層はビット線の形成工程でエッチングされ、そしてビット線酸化物層が成長してビット線の上にビット線酸化物が形成される。このため、第２の酸化シリコン層が成膜されてＯＮＯ構造が完成する。
Ａｏｚａｓａらの米国特許第５，７５１，０３７号では、ＯＮＯ膜を用いた不揮発性メモリ装置が形成される。
（発明の開示）
本発明は、ＳＯＮＯＳ型不揮発性メモリ装置を製造する簡素化された方法を提供し、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置内に埋め込みビット線を形成する簡素化された方法を提供する。ＳＯＮＯＳ型不揮発性メモリ装置により、実質的に平坦な構造を有する高密度で頑丈な単数または数の装置を効率的に作成できるようになる。
従来のＳＯＮＯＳメモリ製造方法と比べて、本発明は、コア領域エッチング工程を不要にし、これによりコストと欠陥形成が減少する。本発明は、コア領域内のＬＯＣＯＳ形成と関連する高温の熱サイクルをなくし、それにより短チャネル効果が最小になるまたはなくなる。本発明は、また、欠陥を少なくしかつ／または小型化を改善することができるＬＯＣＯＳ形成と関連した望ましくないバーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ）をなくす。もう１つの利点は、いくつかの例において、ビット線注入が、周辺ゲート酸化物の熱サイクルを受けないことである。
本発明の１つの態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、周辺領域にゲート誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、コア領域と周辺領域とにゲートを形成する工程とを連続的または非連続的に含む不揮発性半導体メモリ装置を形成する方法に関する。
本発明の別の態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、周辺領域にゲート誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、コア領域と周辺領域にゲートを形成する工程とを含む不揮発性半導体メモリ装置を形成する方法に関する。
本発明のさらに別の態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、前記周辺領域にゲート誘電体を形成する工程と、コア領域と周辺領域内にゲートを形成する工程とを含む不揮発性半導体メモリ装置を形成する方法に関する。
本発明のさらに別の態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、周辺領域に第１の厚さを有するゲート誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、周辺領域の少なくとも一部分内のゲート誘電体の厚さを大きくして第２の厚さを有するゲート誘電体を設ける工程と、コア領域と周辺領域とにゲートを形成する工程とを含む、不揮発性半導体メモリ装置を形成する方法に関する。
（発明を実施するための最良の形態）
本発明は、ＳＯＮＯＳ型不揮発性メモリ装置を製造する方法、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置内にビット線を形成する簡素化した方法を含む。アレイのＳＯＮＯＳ型メモリ・セルが、ワード線とビット線に結合されている。詳細には、ＳＯＮＯＳ型メモリ・セルのドレインとソースが、ビット線に接続されている。周辺デコーダと制御回路を使用して、各メモリ・セルをプログラミング機能、読み出し機能、及び消去機能に対応させることができる。従って、ＳＯＮＯＳ型不揮発性メモリ装置の動作にはビット線の形成が不可欠である。
本発明の１つの態様は、コア領域にＬＯＣＯＳを含まない不揮発性半導体メモリ装置を作成する方法を含む。この結果、ＬＯＣＯＳの形成と関連する望ましくないバーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ）及び高温熱サイクルが最小化されかつ／またはなくなる。また、本発明の方法は、実質的に平坦な構造を有するメモリ装置を実現することができる。
次に、本発明を、類似の特徴を全体を通して類似の番号で参照する図面を参照して説明する。図１〜図６に、本発明の１つの態様を示す。図１を参照すると、半導体基板１２の上に電荷捕獲誘電体１４を有する半導体構造１０が示されている。半導体構造１０は、メモリ・セルを含むコア領域１６と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域１８との２つの領域を含む。
図示したように、電荷捕獲誘電体１４は、３つのの層、すなわち第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン層１４ｃ（ＯＮＯ誘電体）を含む。詳細には、ＯＮＯ誘電体の例において、窒化シリコン層１４ｂ内に電子捕獲機構がある。
電荷捕獲誘電体１４は、電子の捕獲を可能にするかまたは容易にする任意の誘電体層でよい。例えば、電荷捕獲誘電体は、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体（ＳｉＯ２／Ｔａ２Ｏ５）、酸化物／酸化タンタル／酸化物三重層誘電体（Ｓｉ０２／Ｔａ２０５／Ｓｉ０２）、酸化物／チタン酸ストロンチウム二重層誘電体（ＳｉＯ２／ＳｒＴｉＯ３）、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体（ＳｉＯ２／ＢａＳｒＴｉＯ２））、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体（Ｓｉ０２／ＳｒＴｉＯ３／ＳｉＯ２）、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体（Ｓｉ０２／ＳｒＴｉＯ３／ＢａＳｒＴｉＯ２）、酸化物／酸化ハフニウム／酸化物三重層誘電体などを含む（それぞれの例において、示した最初の層が最下層であり、示した最後の層が最上層である）。
本明細書では、ＳＯＮＯＳ型不揮発性メモリ装置という用語を使用することが多いが、本明細書で使用されるようなＳＯＮＯＳ型不揮発性メモリ装置は、以上説明した電荷捕獲誘電体のうちのどれを含んでもよいことを理解されたい。換言すると、ＳＯＮＯＳ型不揮発性メモリ装置は、電子捕獲を可能にするかまたは容易にする任意の誘電体層を含み、ＳＯＮＯＳ型不揮発性メモリ装置は、ＯＮＯ電荷捕獲誘電体が具体的に参照されたときだけＯＮＯ電荷捕獲誘電体を含む。
さらに、電荷捕獲誘電体がＯＮＯ誘電体である実施形態において、二酸化シリコン層１４ａと１４ｃの一方または両方が、シリコンを多く含む二酸化シリコン層（ｓｉｌｉｃｏｎ−ｒｉｃｈ ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ ｌａｙｅｒ）でもよい。また、二酸化シリコン層１４ａと１４ｃの一方または両方が、酸素を多く含む二酸化シリコン層でもよい。
二酸化シリコン層１４ａと１４ｃの一方または両方が、熱成長させた酸化物または成膜させた酸化物でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方が、窒化酸化物層でもよい。窒化物１４ｂは、シリコンを多く含む窒化シリコン層でもよい。また、窒化物１４ｂは、窒素を多く含む窒化シリコン層でもよい。１つの実施形態において、電荷捕獲誘電体１４は、約７５Å〜約３００Åの厚さを有する。別の実施形態において、電荷捕獲誘電体１４は、約１００Å〜約２７５Åの厚さを有する。さらに別の実施形態において、電荷捕獲誘電体１４は、約１１０Å〜約２５０Åの厚さを有する。
これに関連して、１つの実施形態において、酸化物層１４ａ及び１４ｃはそれぞれに、約５０Å〜約１５０Åの厚さを有し、窒化物層１４ｂは、約２０Å〜約８０Åの厚さを有する。別の実施形態において、酸化物層１４ａ及び１４ｃはそれぞれ、約６０Å〜約１４０Åの厚さを有し、窒化物層１４ｂは、約２５Å〜約７５Åの厚さを有する。さらに別の実施形態において、酸化物層１４ａ及び１４ｃはそれぞれに、約７０Å〜約１３０Åの厚さを有し、一方窒化物層１４ｂは、約３０Å〜約７０Åの厚さを有する。
図示していないが、この構造上に電荷捕獲誘電体１４を形成する前にしきい値注入（ＶＴ調整注入）工程を遂行してもよい。例えば、電荷捕獲誘電体１４を形成する直前にホウ素の全面注入が行われる。後で説明するように、この注入工程は、ビット線注入工程の前または後に遂行されるようにしてもよい。
図２を参照すると、適切なフォトレジスト２０などのマスクを使用して、コア領域１６内の電荷捕獲誘電体１４を覆い、構造１０の周辺領域１８内の電荷捕獲誘電体１４を露出させたままにする。周辺領域１８内の露出された電荷捕獲誘電体１４は、基板１２までエッチングされる（構造１０の周辺領域１８内の第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン層１４ｃが除去される）。複数のエッチング工程を利用して電荷捕獲誘電体１４を除去することができる。
図３を参照すると、基板１２の露出部分の少なくとも一部分の上（周辺領域１８の上）に、化学気相成長（ＣＶＤ）、乾式酸化法、湿式酸化法、高速熱酸化法（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）などの任意の適切な手段を使用して、酸化物層などのゲート誘電体２２を設ける。特にゲート誘電体２２が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法、及び高速熱酸化法が好ましい。例えば、ゲート誘電体２２が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合は、ＣＶＤ法が使用される。
ゲート誘電体２２は、後で、周辺領域１８にその後形成される高電圧及び／または低電圧トランジスタ（図示せず）のゲート誘電体としてはたらく。１つの実施形態において、ゲート誘電体２２は、約３０Å〜約３００Åの厚さを有する。別の実施形態において、ゲート誘電体２２は、約４０Å〜約２５０Åの厚さを有する。ゲート誘電体２２を形成する前または後で、フォトレジスト２０が、半導体構造１０から剥がされるかまたは除去される。
図４を参照すると、適切なフォトレジスト２４などの別のマスクを使用して、コア領域１６内の電荷捕獲誘電体１４が部分的に覆われ、同時に構造１０の周辺領域１８内のゲート誘電体２２が覆われている。コア領域１６内で、フォトレジスト２４は、開口部２５があるようにパターン形成される。フォトレジスト２４は、コア領域１６内で、埋め込みビット線の形成を容易にしかつ／またはその形成に対応するようにパターン形成される（すなわち、後で形成される埋め込みビット線の真上にある電荷捕獲誘電体１４の領域が、パターン形成されたフォトレジスト２４から露出する）。開口部２５の真下に注入領域２６を形成するために、矢印で示したようにイオンが注入される。半導体構造１０が、必要に応じて、注入後に適切な温度でアニールされる。
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、主に、使用する基板のタイプ、例えばｐ型を使用するかｎ型を使用するか（ｐ＋、ｐ−、ｎ＋、またはｎ−）に依存する。注入材料の例には、ヒ素、ホウ素、及びリンのうちの１つまたは複数がある。１つの実施形態において、注入にｎ＋ドーパントが使用される。別の実施形態において、注入にｐ＋ドーパントが使用される。注入は、適切な注入量となるように行われる。
注入材料は、埋め込みビット線を形成するのに適切な注入量が注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ａｔｏｍｓ／ｃｍ２の注入量で注入される。別の実施形態において、注入材料は、約５×１０１４〜約７×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらに別の実施形態において、注入材料は、約１×１０１５〜約５×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。
開口部２５に対応する注入領域２６は、得られるＳＯＮＯＳ型不揮発性メモリ装置内の埋め込みビット線となる。注入領域２６の幅は、少なくとも実質的に開口部２５の幅に対応する。１つの実施形態において、注入領域２６（及び、その後で形成されるビット線）の幅は、約０．１５μｍ〜約１．５μｍである。別の実施形態において、注入領域２６（及び、その後で形成されるビット線）の幅は、約０．１８μｍ〜約１μｍである。さらに別の実施形態において、注入領域２６（及び、その後で形成されるビット線）の幅は、約０．２μｍ〜約０．７５μｍである。
図示していないが、必要に応じて、ビット線注入工程の前または後にＶＴ調整注入工程を行うことができる。例えば、構造１０を注入角に対して傾け、コア領域１６内のフォトレジスト２４の開口部２５からホウ素の注入を行って、注入領域２６の隣りに注入領域（図示せず）を形成することができる。ＶＴ調整注入工程は、一般に、ビット線注入種と反対のタイプのドーパントを使用する。
図５を参照すると、構造１０からパターン形成されたフォトレジスト２４が除去され、構造１０の上にポリシリコン・ゲート２８が形成されている。詳細には、フォトレジスト２４を剥がした後で、コア領域１６内の電荷捕獲誘電体１４と周辺領域１８内のゲート誘電体２２の上に、適切な方法でポリシリコン（または、ドープしたアモルファス・シリコン）を成膜させる。
１つの実施形態において、ポリシリコン層は、（電荷捕獲誘電体１４の上の）約５００Å〜約６０００Åの厚さを有する。別の実施形態において、ポリシリコン層は、約１０００Å〜約５０００Åの厚さを有する。さらに別の実施形態において、ポリシリコン層は、約１５００Å〜約４０００Åの厚さを有する。次に、適切な技術を使用してポリシリコン層がパターン形成され、ポリシリコン・ゲート２８が形成される。
例えば、標準的なフォトリソグラフィ技術を使って、フォトレジスト（図示せず）を成膜し、ポリシリコン層の一部分を覆い一部分を露出させるパターンを形成することができる。ポリシリコン層の露出部分は、異方性エッチングを使用するような標準的な方法によって除去される。
図示していないが、ポリシリコン・ゲート２８を構造１０の上に形成するとき、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完全にするために、さらに他の処理が行われる。例えば、周辺のソース／ドレイン領域及びゲートがドープされ、スペーサが形成され、サリサイド化が行われ、ＳＯＮＯＳ型フラッシュ・メモリ・セル、選択ゲート、高電圧ゲート、低電圧ゲートなどの形成が完成される。
コア領域内と周辺領域内のゲートは、同時に形成されてもよく異なるときに形成されてもよい。例えば、ゲートは、最初にコア領域に形成されてその後に周辺領域に形成されてもよく、最初に周辺領域に形成されてその後にコア領域に形成されてもよい。さらに、周辺領域とコア領域のそれぞれの範囲内に、個別のゲートを同時に形成してもよく異なるときに形成してもよい。
図６を参照すると、ＳＯＮＯＳ型メモリ装置のコア領域に形成されたＳＯＮＯＳ型メモリ・セル３０を示す。セルは、電荷捕獲誘電体１４、ゲート２８、ソース３２、及びドレイン３４を含む。ＳＯＮＯＳ型メモリ・セル３０は、シングル・ビット・セルまたはダブル・ビット・セルとして機能し動作することができる。
図７〜図１２に本発明の別の態様を示す。図７を参照すると、半導体基板１２の上に電荷捕獲誘電体１４を有する半導体構造１０を示す。半導体構造１０は、２つの領域、すなわちメモリ・セルを含むコア領域１６と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域１８を含む。図示したように、電荷捕獲誘電体１４は、３つの層、すなわち第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン層１４ｃ（ＯＮＯ誘電体）を含む。詳細には、ＯＮＯ誘電体の例では、電子捕獲機構は、窒化シリコン層１４ｂ内にある。
電荷捕獲誘電体１４は、電子捕獲を可能にするかまたは容易にする任意の誘電体層でよい。例えば、電荷捕獲誘電体は、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体、酸化物／酸化タンタル／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム二重層誘電体、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体、酸化物／酸化ハフニウム／酸化物三重誘電体などを含む。
さらに、電荷捕獲誘電体がＯＮＯ誘電体である実施形態において、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、シリコンを多く含む二酸化シリコン層でもよい。また、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、酸素を多く含む二酸化シリコン層でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方は、熱成長させた酸化物でも成膜させた酸化物でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方は、窒化酸化物層でもよい。窒化物１４ｂは、シリコンを多く含む窒化シリコン層でもよい。また、窒化物１４ｂは、窒素を多く含む窒化シリコン層でもよい。
図示していないが、構造の上に電荷捕獲誘電体１４を形成する前にしきい値注入（ＶＴ調整注入）工程が行われることがある。例えば、電荷捕獲誘電体１４を形成する直前にホウ素の全面注入を行うことができる。後で説明するように、この注入工程は、ビット線注入工程の前または後に行うことができる。
図８を参照すると、適切なフォトレジスト３６などのマスクを使用して、コア領域１６内の電荷捕獲誘電体１４が部分的に覆われ、同時に構造１０の周辺領域１８内の電荷捕獲誘電体１４が覆われる。コア領域１６において、フォトレジスト３６が、開口部２５があるようにパターン形成される。フォトレジスト３６は、埋め込みビット線の形成を容易にしかつ／またはその形成に対応するようにコア領域１６内にパターン形成される（すなわち、後で形成される埋め込みビット線の真上の電荷捕獲誘電体１４の領域が、パターン形成されたフォトレジスト３６から露出される）。開口部２５の真下に注入領域２６を形成するために、矢印で示したようにイオンが注入される。必要に応じて、注入後に、半導体構造１０が適切な温度でアニールされる。
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、主に、使用する基板のタイプ、例えばｐ型を使用するかｎ型を使用するか（ｐ＋、ｐ−、ｎ＋、またはｎ−）に依存する。注入材料の例には、ヒ素、ホウ素、及びリンのうちの１つまたは複数を含む。
注入材料は、埋め込みビット線を形成するのに適切な注入量が注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６原子／ｃｍ２の注入量で注入される。
別の実施形態において、注入材料は、約５×１０１４〜約７×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらに別の実施形態において、注入材料は、約１×１０１５〜約５×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。
開口部２５に対応する注入領域２６は、得られるＳＯＮＯＳ型不揮発性メモリ装置内の埋め込みビット線となる。注入領域２６の幅は、少なくとも実質的に開口部２５の幅に対応する。
図示していないが、必要に応じて、ビット線注入工程の前または後でＶＴ調整注入工程が行われることがある。例えば、構造１０を注入角に対して傾け、コア領域１６内のフォトレジスト３６の開口部２５からホウ素の注入を行い、注入領域２６の隣りに注入領域（図示せず）を形成することができる。ＶＴ調整注入工程は、一般に、ビット線注入種と反対のタイプのドーパントを使用する。
図９を参照すると、構造１０からフォトレジスト３６が剥がされるかまたは除去され、適切なフォトレジスト３８などの別のマスクを使用して、コア領域１６内の電荷捕獲誘電体１４を覆い、構造１０の周辺領域１８内の電荷捕獲誘電体１４を露出させたままにする。周辺領域１８内の露出した電荷捕獲誘電体１４は、基板１２までエッチングされる（構造１０の周辺領域１８内の第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ及び第２の二酸化シリコン１４層ｃが除去される）。複数のエッチング工程を使用して電荷捕獲誘電体１４を除去することができる。
図１０を参照して、ＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使用して、酸化物層などのゲート誘電体２２が、基板１２の露出部分の少なくとも一部分の上（周辺領域１８の上）に設けられる。特にゲート誘電体２２が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法、及び高速熱酸化法が好ましい。ゲート誘電体２２が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合には、ＣＶＤ法が使用される。
ゲート誘電体２２は、後になって、周辺領域１８に後で形成される高電圧及び／または低電圧トランジスタ（図示せず）のゲート誘電体としてはたらく。１つの実施形態において、ゲート誘電体２２は、約３０Å〜約３００Åの厚さを有する。別の実施形態において、ゲート誘電体２２は、約４０Å〜約２５０Åの厚さを有する。ゲート誘電体２２を形成する前または後に、フォトレジスト３８が、半導体構造１０から剥がされるか除去される。
図１１を参照すると、パターン形成されたフォトレジスト３８が、構造１０から除去され、ポリシリコン・ゲート２８が、構造１０の上に形成される。詳細には、フォトレジスト３８を剥がした後で、適切な方法により、ポリシリコン（または、ドープしたアモルファス・シリコン）が、コア領域１６内の電荷捕獲誘電体１４と周辺領域１８のゲート誘電体２２のパターン形成され、ポリシリコン・ゲート２８が形成される。例えば、標準的なフォトリソグラフィ技術を使用して、フォトレジスト（図示せず）が成膜されパターン形成され、ポリシリコン層の一部分が覆われ一部分が露出される。ポリシリコン層の露出部分は、例えば異方性エッチングを使用する標準的な方法で除去される。
図示していないが、構造１０の上にポリシリコン・ゲート２８が形成されるとき、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完成させるためにさらに他の処理が行われる。
図１２を参照すると、ＳＯＮＯＳ型メモリ装置のコア領域に形成されたＳＯＮＯＳ型メモリ・セル３０が示されている。セルは、電荷捕獲誘電体１４、ゲート２８、ソース３２、及びドレイン３４を含む。ＳＯＮＯＳ型メモリ・セル３０は、シングル・ビット・セルまたはダブル・ビット・セルとして機能し動作することができる。
図１３〜図１９に、本発明の１つの態様を示す。図１３を参照すると、半導体基板１２の上に電荷捕獲誘電体１４を有する半導体構造１０が示されている。半導体構造１０は、２つの領域、すなわちメモリ・セルを含むコア領域１６と、制御ロジックや入出力装置などのチップの残り部分を含む周辺領域１８を含む。図示したように、電荷捕獲誘電体１４は、３つの層、すなわち第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン１４層ｃ（ＯＮＯ誘電体）を含む。詳細には、ＯＮＯ誘電体の例において、電子捕獲機構は、窒化シリコン層１４ｂ内にある。
電荷捕獲誘電体１４は、電子捕獲を可能にするかまたは促進する任意の誘電体層でよい。例えば、電荷捕獲誘電体には、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体、酸化物／酸化タンタル／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム二重層誘電体、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体、酸化物／酸化ハフニウム／酸化物三重層誘電体などがある。
さらに、電荷捕獲誘電体がＯＮＯ誘電体である１つの実施形態において、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、シリコンを多く含む二酸化シリコン層でもよい。また、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、酸素を多く含む二酸化シリコン層でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方は、熱成長させた酸化物または付着させた酸化物でもよい。二酸化シリコン層１４ａ及び１４ｃの一方または両方は、窒化酸化物層でもよい。窒化物１４ｂは、シリコンを多く含む窒化シリコン層でもよい。また、窒化物１４ｂは、窒素を多く含む窒化シリコン層でもよい。
図示していないが、構造の上に電荷捕獲誘電体１４を形成する前にしきい値注入（ＶＴ調整注入）工程が行われることがある。例えば、電荷捕獲誘電体１４を形成する直前にホウ素の全面注入が行われる。後で説明するように、この注入工程は、ビット線注入工程の前または後に行うことができる。
図１４を参照すると、適切なフォトレジスト２０などのマスクが使用され、コア領域１６内の電荷捕獲誘電体１４が覆われ、構造１０の周辺領域１８内の電荷捕獲誘電体１４が露出したままにされる。周辺領域１８内の露出した電荷捕獲誘電体１４は、基板１２までエッチングされる（構造１０の周辺領域１８内の第１の二酸化シリコン層１４ａ、窒化シリコン１４ｂ、及び第２の二酸化シリコン層１４ｃが除去される。）複数のエッチング工程を利用して、電荷捕獲誘電体１４を除去することができる。
図１５を参照すると、酸化物層などのゲート誘電体２２が、乾式酸化法、湿式酸化法、高速熱酸化法、ＣＶＤなどの任意の適切な手段を使用して、基板１２の露出部分の少なくとも一部分の上（周辺領域１８の上）に設けられる。特にゲート誘電体２２が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法、及び高速熱酸化法が好ましい。ゲート誘電体２２が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合には、ＣＶＤ法が使用されることがある。
ゲート誘電体２２は、後になって、周辺領域１８内に後で形成される高電圧及び／または低電圧トランジスタ（図示せず）のゲート誘電体としてはたらく。１つの実施形態において、ゲート誘電体２２は、約３０Å〜約３００Åの厚さを有する。別の実施形態において、ゲート誘電体２２は、約４０Å〜約２５０Åの厚さを有する。ゲート誘電体２２を形成する前または後に、半導体構造１０からフォトレジスト２０が剥がされるかまたは除去される。
図１６を参照すると、適切なフォトレジスト２４などの別のマスクが使用され、コア領域１６内の電荷捕獲誘電体１４が部分的に覆われ、同時に構造１０の周辺領域１８内のゲート誘電体２２が覆われる。コア領域１６において、フォトレジスト２４が、開口部２５があるようにパターン形成される。フォトレジスト２４は、コア領域１６内に、埋め込みビット線の形成を容易にしその形成に対応するようにパターン形成される（すなわち、後で形成される埋め込みビット線の真上の電荷捕獲誘電体１４の領域が、パターン形成されたフォトレジスト２４から露出される）。開口部２５の真下の基板１２内に注入領域２６を形成するために、矢印で示したようにイオンが注入される。必要に応じて、注入後に、半導体構造１０が適切な温度でアニールされる。
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、主に、使用する基板のタイプ、例えばｐ型を使用するかｎ型を使用するか（ｐ＋、ｐ−、ｎ＋またはｎ−）に依存する。注入材料の例には、ヒ素、ホウ素及びリンのうちの１つまたは複数がある。
注入材料は、埋め込みビット線を形成するのに適した注入量で注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ａｔｏｍｓ／ｃｍ２の注入量で注入される。別の実施形態において、注入材料は、約５×１０１４〜約７×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらに別の実施形態において、注入材料は、約１×１０１５〜約５×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。
開口部２５に対応する注入領域２６は、得られるＳＯＮＯＳ型不揮発性メモリ装置内の埋め込みビット線となる。注入領域２６の幅は、少なくとも実質的に開口部２５の幅に対応する。
図示していないが、必要に応じて、ビット線注入工程の前または後でＶＴ調整注入工程が行われることがある。例えば、構造１０を注入角に対して傾け、注コア領域１６内のフォトレジスト２４の開口部２５からホウ素の注入を行い、入領域２６の隣りに注入領域（図示せず）を形成することができる。ＶＴ調整注入工程は、一般に、ビット線注入種と反対のタイプのドーパントを使用する。
図１７を参照すると、パターン形成されたフォトレジスト２４が構造１０から除去され、周辺領域１８に追加のゲート誘電体材料が形成され、それによりサイズが大きい（厚さが大きい）かつ／またはより清浄なゲート誘電体４０が設けられる。追加のゲート誘電体材料は、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使用して、成膜または熱成長によって形成されることが好ましいが、ＣＶＤ法を使用することもできる。
特にゲート誘電体４０が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法及び高速熱酸化法が好ましい。構造全体を酸化処理する場合は、窒化シリコン層１４ｂの存在によって、実質的に、コア領域１６の二酸化シリコン層１４ｃの酸化物の成長が防止される。ゲート誘電体４０が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合はＣＶＤ法が使用される。ＣＶＤ法を使用する場合は、コア領域（図示せず）をマスクすることが好ましい。
追加の周辺ゲート誘電体材料の成長または再成長は、後で周辺領域１８にゲートを形成したりゲート誘電体を厚くしたりするときにより清浄なゲート誘電体を提供するのに役立つ。ゲート誘電体４０を２つの工程で形成することにより、ビット線注入物の望ましくない拡散が減少する。１つの実施形態において、サイズを大きくしたゲート誘電体４０は、約３０Å〜約３５０Åの厚さを有する。
別の実施形態において、サイズを大きくしたゲート誘電体４０は、約４０Å〜約３００Åの厚さを有する。さらに別の実施形態において、サイズを大きくしたゲート誘電体４０は、ゲート誘電体２２の厚さよりも少なくとも約１０％大きい厚さを有する。
図示していないが、場合によって、追加の周辺ゲート誘電体材料の成長または再成長が行われるとき、周辺領域１８内のゲート誘電体２２の一部分が除去され（例えば、リソグラフィ法を使用して）、周辺領域１８が部分的にゲート誘電体２２で覆ったままにされる。そのような場合は、ゲート誘電体２２の残りの部分が、サイズを大きくしたゲート誘電体の中に形成され、前にゲート誘電体２２が除去された部分に新しいゲート誘電体が形成される。
これは、周辺領域１８に後で形成される様々なゲートが、様々な厚さのゲート誘電体を必要とするときに有利である。例えば、高電圧ゲート・トランジスタは、低電圧ゲート・トランジスタよりも厚いゲート酸化物を必要とする。そのような例において、サイズを大きくしたゲート誘電体４０は、複数の厚さを有することがある。従って、追加の周辺ゲート誘電体材料の成長または再成長は、１つの工程、２つの工程、またはそれより多い工程で行われる。
図１８を参照すると、構造１０の上にポリシリコン・ゲート２８が形成されている。詳細には、ポリシリコン（または、ドープしたアモルファス・シリコン）は、適切な方法によって、コア領域１６内の電荷捕獲誘電体１４と周辺領域１８内のサイズを大きくした（厚さを大きくした）ゲート誘電体４０の上に成膜される。
次に、ポリシリコン層が、適切な方法を使用してパターン形成され、ポリシリコン・ゲート２８が形成される。例えば、標準的なリソグラフィ技術を使用して、ポリシリコン層の一部分を覆い一部分を露出させるフォトレジスト（図示せず）を付着しパターン形成することができる。ポリシリコン層の露出部分は、異方性エッチングなどを使用して除去される。
図示していないが、構造１０の上にポリシリコン・ゲート２８を形成するときに、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完成させるためにさらに他の処理が行われる。
図１９を参照すると、ＳＯＮＯＳ型メモリ装置のコア領域に形成されたＳＯＮＯＳ型メモリ・セル３０が示されている。セルは、電荷捕獲誘電体１４、ゲート２９、ソース３２、及びドレイン３４を含む。
ＳＯＮＯＳ型メモリ・セル３０は、シングル・ビット・セルまたはダブル・ビット・セルとして機能し動作することができる。一般に、半導体装置が縮小されるとき、チャネル長が短くなり、短チャネル効果が起こる。従って、２ビット・メモリ・セルの場合は、それぞれのビットがトランジスタの異なる領域に記憶されるので、短チャネル効果は、シングル・ビット・トランジスタの場合よりもすぐに広がることがある。しかしながら、本発明のＳＯＮＯＳ型メモリ装置では、コア領域にＬＯＣＯＳがないので、短チャネル効果は最小になる。
本発明を、特定の好ましい実施形態に関して示し説明したが、本明細書及び添付図面を読み理解することにより、当業者が均等な修正及び変更を想起することは明らかである。以上説明した構成要素（アセンブリ、装置、回路など）によって実施される様々な機能に関する特定の事柄において、そのような構成要素を説明するために使用した用語（「手段」の参照を含む）は、本発明の本明細書に示した例示的な実施形態における機能を実施する開示した構造と構造的に均等でない場合でも、特に示さない限り、示した構成要素の指定した機能（すなわち、機能的に均等な機能）を実施する任意の構成要素に対応するように意図されている。
さらに、本発明の特定の特徴を、いくつかの実施形態のうちの１つに関してのみ開示したが、そのような特徴は、任意又は特定の有利で望ましい応用例として、他の実施形態の１つまたは複数の他の特徴と組み合わせてもよい。
（産業上の利用可能性）
本発明の方法は、不揮発性半導体メモリの製造の分野に有用である。詳細には、本発明の方法は、ＥＥＰＲＯＭなどの不揮発性フラッシュ・メモリ装置を製造する際に有用である。
【図面の簡単な説明】
【図１】 図１は本発明による方法の１つの態様の断面図である。
【図２】 図２は本発明による方法の別の態様の断面図である。
【図３】 図３は本発明による方法のさらに別の態様の断面図である。
【図４】 図４は本発明による方法のさらにもう一つ別の態様の断面図である。
【図５】 図５は本発明による方法の別の態様の断面図である。
【図６】 図６は本発明の１つの態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
【図７】 図７は本発明による別の方法の一つの態様の断面図である。
【図８】 図８は本発明による別の方法のもう１つの態様の断面図である。
【図９】 図９は本発明による別の方法のさらにもう１つの態様の断面図である。
【図１０】 図１０は本発明による別の方法のさらにもう１つの態様の断面図である。
【図１１】 図１１は本発明による別の方法のもう１つの態様の断面図である。
【図１２】 図１２は本発明の別の態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
【図１３】 図１３は本発明によるさらに別の方法の１つの態様の断面図である。
【図１４】 図１４は本発明によるさらに別の方法のもう１つの態様の断面図である。
【図１５】 図１５は本発明によるさらに別の方法のさらにもう１つの態様の断面図である。
【図１６】 図１６は本発明によるさらに別の方法のさらにもう１つの態様の断面図である。
【図１７】 図１７は本発明によるさらに別の方法のもう１つの態様の断面図である。
【図１８】 図１８は本発明によるさらに別の方法のもう１つの態様の断面図である。
【図１９】 図１９は本発明のさらに別の態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
本発明は、一般に、不揮発性メモリ装置の製造に関する。本発明は、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置を製造する改良された方法に関する。
（背景技術）
従来のフローティング・ゲート・フラッシュ・メモリ・タイプのＥＥＰＲＯＭ（電気的消去可能プログラム可能な読み出し専用メモリ）は、トンネル酸化物、トンネル酸化物上の第１のポリシリコン層、第１のポリシリコン層上のＯＮＯ（酸化物−窒化物−酸化物）層間誘電体、及びＯＮＯ層間誘電体上の第２のポリシリコン層の縦の積み重ねを特徴とするメモリ・セルを使用している。例えば、Ｇｕｔｅｒｍａｎら（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．２６，Ｎｏ．４，ｐ．５７６，１９７９）は、層間酸化物上の制御ゲートと共にゲート酸化物と層間酸化物の間に挟まれたフローティング・ゲートからなるフローティング・ゲート不揮発性メモリ・セルについて述べている。
一般的に、フラッシュ・メモリ・セルは、ドレイン領域近くのチャネル部分のような基板の一部分からフローティング・ゲートにホットエレクトロン（ｈｏｔ ｅｌｅｃｔｒｏｎ）を注入することによってプログラムされる。電子の注入によって、フローティング・ゲートに負電荷が導入される。注入のメカニズムは、ソース領域と基板の大部分をアースし、制御電極に相対的に高い正電圧を印加して電子求引性電界を作り出し、ドレイン領域に適度な大きさの正電圧を印加して「ホット」（高エネルギー）電子を生成することによって誘導することができる。フローティング・ゲートに十分な負電荷が蓄積した後、フローティング・ゲートが負電位になるため、電界効果トランジスタ（ＦＥＴ）のしきい電圧が上昇し、その後の「読み出し」モードにおけるチャネル領域内の電流の流れが抑制される。
読み出し電流の大きさは、フラッシュ・メモリ・セルがプログラムされているかどうかを決定するために使用される。フラッシュ・メモリ・セルのフローティング・ゲートを放電させる動作は、消去機能と呼ばれる。消去機能は、一般に、トランジスタのフローティング・ゲートとソース領域間（ソース消去または負ゲート消去）、あるいはフローティング・ゲートと基板間（チャネル消去）のファウラー−ノルトハイム・トンネル効果によって実行される。ソース消去操作は、それぞれのメモリ・セルのドレインを浮遊させながらソース領域に高い正電圧を印加しかつ制御ゲートと基板に０Ｖを印加することによって行われる。
その後で、ＳＯＮＯＳ（酸化シリコン−窒化シリコン−シリコン）型メモリ装置が紹介された。ＣｈａｎらによるＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ，Ｖｏｌ．８，Ｎｏ．３，ｐ．９３，１９８７を参照されたい。ＳＯＮＯＳ型フラッシュ・メモリ・セルは、電荷を捕獲する非導電性誘電体層、一般に窒化シリコン層が、２つの二酸化シリコン層（絶縁層）の間に挟まれた状態で構成されている。非導電性誘電体層は、電荷捕獲媒体として働く。上側の二酸化シリコン層の上に導電ゲート層が配置される。
電荷は、ドレインとして使用されるどちらの側にも近くに局所的に捕獲されるので、この構造は、２トランジスタ・セルまたは２ビット／セルとして説明することができる。多層構造を使用すると、４ビット以上／セルを実現することができる。マルチビット・セルを使用すると、ＳＯＮＯＳ型メモリ装置は、集積回路チップ上で保持／処理される量を増大させるという継続的な傾向に役立つ点において、他の装置よりも優れた利点を持つことができる。
簡略化するために、ＳＯＮＯＳの２ビット／セルの実施態様について説明する。ＳＯＮＯＳ型メモリ装置の両方のビットは、ホットエレクトロン・プログラミングを使用するような従来の方式でプログラムされるが、それぞれのビットは、比較的低いゲート電圧でプログラムされるものと逆方向に読み出される。例えば、従来、右側のビットは、ソースがアースされているかまたは低電圧のときにゲートとドレインにプログラミング電圧を印加することによってプログラムされる。ホットエレクトロンは、十分に加速されて、捕獲誘電体層のドレイン近くの領域に注入される。しかしながら、装置は、書き込まれるときと逆方向に読み出され、すなわち、ドレインがアースされるかまたは低電圧のときにゲートとソースに電圧が印加される。
同様に、左側のビットは、ソース端子とドレイン端子の機能を交換することによってプログラムされ読み出される。ビットのうちの１つをプログラムするとき、その情報を持つ他のビットはそのままにされる。しかしながら、ビットのうちの１つをプログラムするとき、他のビットにきわめて小さい影響を及ぼす。Ｓｈｉｍｏｊｉの米国特許第５，３４９，２２１号とＨａｙｅｓの第４，１７３，７６６号を参照されたい。
Ｓｈｉｍｏｊｉの米国特許第５，３４９，２２１号において、ＳＯＮＯＳ型メモリ・セルのゲート領域とドレイン領域にそれぞれ正の高電圧が印加され、ソース領域がアースされているとき、ドレイン領域とチャネルの境界にホットエレクトロンが生成される。ホットエレクトロンは、絶縁膜内に局部的に注入され、そこに捕獲される。その結果、情報が書き込まれる。情報を読み出すときは、ドレイン領域がアースされ、ソース領域に正の読み出し電圧が印加され、ゲートに所定のセンス電圧が印加される。
逆方向の読み出しは、比較的低いゲート電圧が使用されるときに最も有効である。逆方向の読み出しと組み合わせて比較的低いゲート電圧を利用する利点は、捕獲電荷領域の下のチャネル部分の両側の電位降下が、大幅に小さくなることである。電荷捕獲領域の下のチャネル電位降下が小さいため、プログラミング領域または電荷捕獲領域を比較的小さくすることができる。これにより、局所的捕獲領域内に捕獲された電荷の影響が増幅されるので、プログラミング時間が大幅に高速化される。プログラミング時間は、プログラム状態と非プログラム状態の間のしきい電圧の差が、装置が順方向に読み出されているときと同じままのときに短縮される。
ＳＯＮＯＳ型メモリ装置は、さらに他の利点も提供する。詳細には、メモリ・セルの消去メカニズムが、大幅に強化されている。右側ビットの場合はゲートとドレインに、左側ビットの場合はゲートとソースに、適切な消去電圧を印加することによって、メモリ・セルの両方のビットを消去することができる。もう１つの利点は、循環による摩耗が小さく、それにより装置の寿命が長いことである。
逆方向に読み出す効果は、同じ量のプログラミングにかなり高いしきい電圧が可能なことである。従って、メモリ・セルのプログラム状態と非プログラム状態のしきい電圧の差を十分に大きくするために、セルを順方向に読み出すときよりもセルを逆方向に読み出すときの方が、必要とされる捕獲電荷の領域がかなり小さくなる。
電荷捕獲領域をできるだけ狭くすると、消去メカニズムが強化される。順方向にプログラミングし、逆方向に読み出すことにより、電荷捕獲領域の幅を、ドレイン（右側ビット）またはソース近くの狭い領域に限定することができる。これにより、メモリ・セルの消去効率をかなり高めることができる。
局部的な電荷捕獲のもう１つの利点は、消去の際に、ドレインの近くのみ消去が行われるので、ドレインから離れた窒化物の領域には深い空乏が生じないことである。消去後のセルの最終的なしきい値は、装置の構造自体によって制限される。これは、しばしば深い空乏の問題がある従来の単一トランジスタ・フローティング・ゲート・フラッシュ・メモリ・セルと正反対である。
以上、多くの利点を説明したが、ＳＯＮＯＳ型メモリ装置と関連した少なくとも２つの欠点がある。１つの欠点は、ＬＯＣＯＳ（シリコンの局部的酸化（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ））による分離が、比較的大きいスペースを取ることである。集積回路チップ上の装置の小型化と高集積化の継続的な傾向により、スペースの効率的な利用の重要性が高まってきている。また、ＬＯＣＯＳによる分離は、不適切なドーパントの気体放出の原因になる。
ＳＯＮＯＳ型メモリ装置のもう１つの欠点は、ＬＯＣＯＳの形成によって短チャネル効果が生じることである。ＬＯＣＯＳの形成には、８００℃から１，１００℃の高い温度が関係することがある。短チャネル効果は、有効チャネル長が短くなることであり、しばしばＬｅｆｆとして表される。有効チャネル長が必要以上に短くなると、トランジスタが「オフ」状態のときのような低いゲート電圧で、トランジスタに流れる電流が多くなり望ましくない。
また、ＬＯＣＯＳの形成と関連する熱サイクルによって、ビット線間の突き抜け現象による漏れが多くなる。すなわち、熱サイクルで生じる拡散によって、ビット線間に望ましくない漏れが生じる。
ＳＯＮＯＳ型メモリ装置は、以下の方法で形成することができる。Ｍｉｔｃｈｅｌｌらの米国特許第５，１６８，３３４号において、ＥＥＰＲＯＭメモリ・セルは、埋め込みビット線（ｂｕｒｉｅｄ ｂｉｔｌｉｎｅ）によって構成されている。埋め込みビット線とビット線酸化物は、ＯＮＯ誘電体の形成前に基板のコア領域に形成される。代替として、Ｍｉｔｃｈｅｌｌらは、ＯＮＯ誘電体を形成し、そのＯＮＯ誘電体上にポリシリコンを成膜し、ポリシリコンをパターン形成し、埋め込みビット線を形成し、ビット線を覆っているＯＮＯ誘電体を除去することによって、ＥＥＰＲＯＭメモリ・セルを形成している。
Ｅｉｔａｎの米国特許第５，９６６，６０３号では、基板上にＯＮＯ誘電体を形成し、コア内のＯＮＯ誘電体の上に周辺を完全に覆うビット線マスクをパターン形成し、ビット線マスクから露出した最上の酸化物と窒化物層の部分をエッチング／除去し、ビット線を注入し、次にビット線の上にビット線酸化物を形成する。
ＥｉｔａｎのＰＣＴ国際公開番号ＷＯ９９／６０６３１号では、ＯＮＯ誘電体を形成することによってメモリ・セルを形成し、ビット線用の開口を備えたビット線マスクをＯＮＯ誘電体の上に形成し、ビット線マスクから露出した最上酸化物層と窒化物層をエッチング／除去する。次いで、ビット線を注入し、ビット線マスクを除去し、ＯＮＯ誘電体の最下酸化物の露出部を除去し、ビット線の上に成長された厚い酸化物を含むゲート酸化物を成長させ、ポリシリコン・ゲートとワード線を形成する。
Ｋｏｍｏｒｉらの米国特許第６，１１７，７３０号では、ＭＯＮＯＳ型のフラッシュメモリセルがコア領域と周辺領域とを有する半導体基板上に形成されている。酸化シリコン層が基板上に成膜され、窒化シリコン層が酸化シリコン層上に成膜される。次いで、ビット線用マスクがビット線を形成するために設けられる。埋め込みビット線は、マスクされていない領域にボロンを導入することにより形成される。窒化物層はビット線の形成工程でエッチングされ、そしてビット線酸化物層が成長してビット線の上にビット線酸化物が形成される。このため、第２の酸化シリコン層が成膜されてＯＮＯ構造が完成する。
Ａｏｚａｓａらの米国特許第５，７５１，０３７号では、ＯＮＯ膜を用いた不揮発性メモリ装置が形成される。
（発明の開示）
本発明は、ＳＯＮＯＳ型不揮発性メモリ装置を製造する簡素化された方法を提供し、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置内に埋め込みビット線を形成する簡素化された方法を提供する。ＳＯＮＯＳ型不揮発性メモリ装置により、実質的に平坦な構造を有する高密度で頑丈な単数または数の装置を効率的に作成できるようになる。
従来のＳＯＮＯＳメモリ製造方法と比べて、本発明は、コア領域エッチング工程を不要にし、これによりコストと欠陥形成が減少する。本発明は、コア領域内のＬＯＣＯＳ形成と関連する高温の熱サイクルをなくし、それにより短チャネル効果が最小になるまたはなくなる。本発明は、また、欠陥を少なくしかつ／または小型化を改善することができるＬＯＣＯＳ形成と関連した望ましくないバーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ）をなくす。もう１つの利点は、いくつかの例において、ビット線注入が、周辺ゲート酸化物の熱サイクルを受けないことである。
本発明の１つの態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、周辺領域にゲート誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、コア領域と周辺領域とにゲートを形成する工程とを連続的または非連続的に含む不揮発性半導体メモリ装置を形成する方法に関する。
本発明の別の態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、周辺領域にゲート誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、コア領域と周辺領域にゲートを形成する工程とを含む不揮発性半導体メモリ装置を形成する方法に関する。
本発明のさらに別の態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、前記周辺領域にゲート誘電体を形成する工程と、コア領域と周辺領域内にゲートを形成する工程とを含む不揮発性半導体メモリ装置を形成する方法に関する。
本発明のさらに別の態様は、コア領域と周辺領域とを有する基板の上に電荷捕獲誘電体を形成する工程と、周辺領域内の電荷捕獲誘電体の少なくとも一部分を除去する工程と、周辺領域に第１の厚さを有するゲート誘電体を形成する工程と、コア領域に埋め込みビット線を形成する工程と、周辺領域の少なくとも一部分内のゲート誘電体の厚さを大きくして第２の厚さを有するゲート誘電体を設ける工程と、コア領域と周辺領域とにゲートを形成する工程とを含む、不揮発性半導体メモリ装置を形成する方法に関する。
（発明を実施するための最良の形態）
本発明は、ＳＯＮＯＳ型不揮発性メモリ装置を製造する方法、詳細には、ＳＯＮＯＳ型不揮発性メモリ装置内にビット線を形成する簡素化した方法を含む。アレイのＳＯＮＯＳ型メモリ・セルが、ワード線とビット線に結合されている。詳細には、ＳＯＮＯＳ型メモリ・セルのドレインとソースが、ビット線に接続されている。周辺デコーダと制御回路を使用して、各メモリ・セルをプログラミング機能、読み出し機能、及び消去機能に対応させることができる。従って、ＳＯＮＯＳ型不揮発性メモリ装置の動作にはビット線の形成が不可欠である。
本発明の１つの態様は、コア領域にＬＯＣＯＳを含まない不揮発性半導体メモリ装置を作成する方法を含む。この結果、ＬＯＣＯＳの形成と関連する望ましくないバーズ・ビーク（ｂｉｒｄ’ｓ ｂｅａｋ）及び高温熱サイクルが最小化されかつ／またはなくなる。また、本発明の方法は、実質的に平坦な構造を有するメモリ装置を実現することができる。
次に、本発明を、類似の特徴を全体を通して類似の番号で参照する図面を参照して説明する。図１〜図６に、本発明の１つの態様を示す。図１を参照すると、半導体基板１２の上に電荷捕獲誘電体１４を有する半導体構造１０が示されている。半導体構造１０は、メモリ・セルを含むコア領域１６と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域１８との２つの領域を含む。
図示したように、電荷捕獲誘電体１４は、３つのの層、すなわち第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン層１４ｃ（ＯＮＯ誘電体）を含む。詳細には、ＯＮＯ誘電体の例において、窒化シリコン層１４ｂ内に電子捕獲機構がある。
電荷捕獲誘電体１４は、電子の捕獲を可能にするかまたは容易にする任意の誘電体層でよい。例えば、電荷捕獲誘電体は、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体（ＳｉＯ２／Ｔａ２Ｏ５）、酸化物／酸化タンタル／酸化物三重層誘電体（Ｓｉ０２／Ｔａ２０５／Ｓｉ０２）、酸化物／チタン酸ストロンチウム二重層誘電体（ＳｉＯ２／ＳｒＴｉＯ３）、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体（ＳｉＯ２／ＢａＳｒＴｉＯ２））、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体（Ｓｉ０２／ＳｒＴｉＯ３／ＳｉＯ２）、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体（Ｓｉ０２／ＳｒＴｉＯ３／ＢａＳｒＴｉＯ２）、酸化物／酸化ハフニウム／酸化物三重層誘電体などを含む（それぞれの例において、示した最初の層が最下層であり、示した最後の層が最上層である）。
本明細書では、ＳＯＮＯＳ型不揮発性メモリ装置という用語を使用することが多いが、本明細書で使用されるようなＳＯＮＯＳ型不揮発性メモリ装置は、以上説明した電荷捕獲誘電体のうちのどれを含んでもよいことを理解されたい。換言すると、ＳＯＮＯＳ型不揮発性メモリ装置は、電子捕獲を可能にするかまたは容易にする任意の誘電体層を含み、ＳＯＮＯＳ型不揮発性メモリ装置は、ＯＮＯ電荷捕獲誘電体が具体的に参照されたときだけＯＮＯ電荷捕獲誘電体を含む。
さらに、電荷捕獲誘電体がＯＮＯ誘電体である実施形態において、二酸化シリコン層１４ａと１４ｃの一方または両方が、シリコンを多く含む二酸化シリコン層（ｓｉｌｉｃｏｎ−ｒｉｃｈ ｓｉｌｉｃｏｎ ｄｉｏｘｉｄｅ ｌａｙｅｒ）でもよい。また、二酸化シリコン層１４ａと１４ｃの一方または両方が、酸素を多く含む二酸化シリコン層でもよい。
二酸化シリコン層１４ａと１４ｃの一方または両方が、熱成長させた酸化物または成膜させた酸化物でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方が、窒化酸化物層でもよい。窒化物１４ｂは、シリコンを多く含む窒化シリコン層でもよい。また、窒化物１４ｂは、窒素を多く含む窒化シリコン層でもよい。１つの実施形態において、電荷捕獲誘電体１４は、約７５Å〜約３００Åの厚さを有する。別の実施形態において、電荷捕獲誘電体１４は、約１００Å〜約２７５Åの厚さを有する。さらに別の実施形態において、電荷捕獲誘電体１４は、約１１０Å〜約２５０Åの厚さを有する。
これに関連して、１つの実施形態において、酸化物層１４ａ及び１４ｃはそれぞれに、約５０Å〜約１５０Åの厚さを有し、窒化物層１４ｂは、約２０Å〜約８０Åの厚さを有する。別の実施形態において、酸化物層１４ａ及び１４ｃはそれぞれ、約６０Å〜約１４０Åの厚さを有し、窒化物層１４ｂは、約２５Å〜約７５Åの厚さを有する。さらに別の実施形態において、酸化物層１４ａ及び１４ｃはそれぞれに、約７０Å〜約１３０Åの厚さを有し、一方窒化物層１４ｂは、約３０Å〜約７０Åの厚さを有する。
図示していないが、この構造上に電荷捕獲誘電体１４を形成する前にしきい値注入（ＶＴ調整注入）工程を遂行してもよい。例えば、電荷捕獲誘電体１４を形成する直前にホウ素の全面注入が行われる。後で説明するように、この注入工程は、ビット線注入工程の前または後に遂行されるようにしてもよい。
図２を参照すると、適切なフォトレジスト２０などのマスクを使用して、コア領域１６内の電荷捕獲誘電体１４を覆い、構造１０の周辺領域１８内の電荷捕獲誘電体１４を露出させたままにする。周辺領域１８内の露出された電荷捕獲誘電体１４は、基板１２までエッチングされる（構造１０の周辺領域１８内の第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン層１４ｃが除去される）。複数のエッチング工程を利用して電荷捕獲誘電体１４を除去することができる。
図３を参照すると、基板１２の露出部分の少なくとも一部分の上（周辺領域１８の上）に、化学気相成長（ＣＶＤ）、乾式酸化法、湿式酸化法、高速熱酸化法（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）などの任意の適切な手段を使用して、酸化物層などのゲート誘電体２２を設ける。特にゲート誘電体２２が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法、及び高速熱酸化法が好ましい。例えば、ゲート誘電体２２が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合は、ＣＶＤ法が使用される。
ゲート誘電体２２は、後で、周辺領域１８にその後形成される高電圧及び／または低電圧トランジスタ（図示せず）のゲート誘電体としてはたらく。１つの実施形態において、ゲート誘電体２２は、約３０Å〜約３００Åの厚さを有する。別の実施形態において、ゲート誘電体２２は、約４０Å〜約２５０Åの厚さを有する。ゲート誘電体２２を形成する前または後で、フォトレジスト２０が、半導体構造１０から剥がされるかまたは除去される。
図４を参照すると、適切なフォトレジスト２４などの別のマスクを使用して、コア領域１６内の電荷捕獲誘電体１４が部分的に覆われ、同時に構造１０の周辺領域１８内のゲート誘電体２２が覆われている。コア領域１６内で、フォトレジスト２４は、開口部２５があるようにパターン形成される。フォトレジスト２４は、コア領域１６内で、埋め込みビット線の形成を容易にしかつ／またはその形成に対応するようにパターン形成される（すなわち、後で形成される埋め込みビット線の真上にある電荷捕獲誘電体１４の領域が、パターン形成されたフォトレジスト２４から露出する）。開口部２５の真下に注入領域２６を形成するために、矢印で示したようにイオンが注入される。半導体構造１０が、必要に応じて、注入後に適切な温度でアニールされる。
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、主に、使用する基板のタイプ、例えばｐ型を使用するかｎ型を使用するか（ｐ＋、ｐ−、ｎ＋、またはｎ−）に依存する。注入材料の例には、ヒ素、ホウ素、及びリンのうちの１つまたは複数がある。１つの実施形態において、注入にｎ＋ドーパントが使用される。別の実施形態において、注入にｐ＋ドーパントが使用される。注入は、適切な注入量となるように行われる。
注入材料は、埋め込みビット線を形成するのに適切な注入量が注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ａｔｏｍｓ／ｃｍ２の注入量で注入される。別の実施形態において、注入材料は、約５×１０１４〜約７×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらに別の実施形態において、注入材料は、約１×１０１５〜約５×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。
開口部２５に対応する注入領域２６は、得られるＳＯＮＯＳ型不揮発性メモリ装置内の埋め込みビット線となる。注入領域２６の幅は、少なくとも実質的に開口部２５の幅に対応する。１つの実施形態において、注入領域２６（及び、その後で形成されるビット線）の幅は、約０．１５μｍ〜約１．５μｍである。別の実施形態において、注入領域２６（及び、その後で形成されるビット線）の幅は、約０．１８μｍ〜約１μｍである。さらに別の実施形態において、注入領域２６（及び、その後で形成されるビット線）の幅は、約０．２μｍ〜約０．７５μｍである。
図示していないが、必要に応じて、ビット線注入工程の前または後にＶＴ調整注入工程を行うことができる。例えば、構造１０を注入角に対して傾け、コア領域１６内のフォトレジスト２４の開口部２５からホウ素の注入を行って、注入領域２６の隣りに注入領域（図示せず）を形成することができる。ＶＴ調整注入工程は、一般に、ビット線注入種と反対のタイプのドーパントを使用する。
図５を参照すると、構造１０からパターン形成されたフォトレジスト２４が除去され、構造１０の上にポリシリコン・ゲート２８が形成されている。詳細には、フォトレジスト２４を剥がした後で、コア領域１６内の電荷捕獲誘電体１４と周辺領域１８内のゲート誘電体２２の上に、適切な方法でポリシリコン（または、ドープしたアモルファス・シリコン）を成膜させる。
１つの実施形態において、ポリシリコン層は、（電荷捕獲誘電体１４の上の）約５００Å〜約６０００Åの厚さを有する。別の実施形態において、ポリシリコン層は、約１０００Å〜約５０００Åの厚さを有する。さらに別の実施形態において、ポリシリコン層は、約１５００Å〜約４０００Åの厚さを有する。次に、適切な技術を使用してポリシリコン層がパターン形成され、ポリシリコン・ゲート２８が形成される。
例えば、標準的なフォトリソグラフィ技術を使って、フォトレジスト（図示せず）を成膜し、ポリシリコン層の一部分を覆い一部分を露出させるパターンを形成することができる。ポリシリコン層の露出部分は、異方性エッチングを使用するような標準的な方法によって除去される。
図示していないが、ポリシリコン・ゲート２８を構造１０の上に形成するとき、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完全にするために、さらに他の処理が行われる。例えば、周辺のソース／ドレイン領域及びゲートがドープされ、スペーサが形成され、サリサイド化が行われ、ＳＯＮＯＳ型フラッシュ・メモリ・セル、選択ゲート、高電圧ゲート、低電圧ゲートなどの形成が完成される。
コア領域内と周辺領域内のゲートは、同時に形成されてもよく異なるときに形成されてもよい。例えば、ゲートは、最初にコア領域に形成されてその後に周辺領域に形成されてもよく、最初に周辺領域に形成されてその後にコア領域に形成されてもよい。さらに、周辺領域とコア領域のそれぞれの範囲内に、個別のゲートを同時に形成してもよく異なるときに形成してもよい。
図６を参照すると、ＳＯＮＯＳ型メモリ装置のコア領域に形成されたＳＯＮＯＳ型メモリ・セル３０を示す。セルは、電荷捕獲誘電体１４、ゲート２８、ソース３２、及びドレイン３４を含む。ＳＯＮＯＳ型メモリ・セル３０は、シングル・ビット・セルまたはダブル・ビット・セルとして機能し動作することができる。
図７〜図１２に本発明の別の態様を示す。図７を参照すると、半導体基板１２の上に電荷捕獲誘電体１４を有する半導体構造１０を示す。半導体構造１０は、２つの領域、すなわちメモリ・セルを含むコア領域１６と、制御ロジックや入出力装置などのチップの残りの部分を含む周辺領域１８を含む。図示したように、電荷捕獲誘電体１４は、３つの層、すなわち第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン層１４ｃ（ＯＮＯ誘電体）を含む。詳細には、ＯＮＯ誘電体の例では、電子捕獲機構は、窒化シリコン層１４ｂ内にある。
電荷捕獲誘電体１４は、電子捕獲を可能にするかまたは容易にする任意の誘電体層でよい。例えば、電荷捕獲誘電体は、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体、酸化物／酸化タンタル／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム二重層誘電体、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体、酸化物／酸化ハフニウム／酸化物三重誘電体などを含む。
さらに、電荷捕獲誘電体がＯＮＯ誘電体である実施形態において、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、シリコンを多く含む二酸化シリコン層でもよい。また、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、酸素を多く含む二酸化シリコン層でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方は、熱成長させた酸化物でも成膜させた酸化物でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方は、窒化酸化物層でもよい。窒化物１４ｂは、シリコンを多く含む窒化シリコン層でもよい。また、窒化物１４ｂは、窒素を多く含む窒化シリコン層でもよい。
図示していないが、構造の上に電荷捕獲誘電体１４を形成する前にしきい値注入（ＶＴ調整注入）工程が行われることがある。例えば、電荷捕獲誘電体１４を形成する直前にホウ素の全面注入を行うことができる。後で説明するように、この注入工程は、ビット線注入工程の前または後に行うことができる。
図８を参照すると、適切なフォトレジスト３６などのマスクを使用して、コア領域１６内の電荷捕獲誘電体１４が部分的に覆われ、同時に構造１０の周辺領域１８内の電荷捕獲誘電体１４が覆われる。コア領域１６において、フォトレジスト３６が、開口部２５があるようにパターン形成される。フォトレジスト３６は、埋め込みビット線の形成を容易にしかつ／またはその形成に対応するようにコア領域１６内にパターン形成される（すなわち、後で形成される埋め込みビット線の真上の電荷捕獲誘電体１４の領域が、パターン形成されたフォトレジスト３６から露出される）。開口部２５の真下に注入領域２６を形成するために、矢印で示したようにイオンが注入される。必要に応じて、注入後に、半導体構造１０が適切な温度でアニールされる。
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、主に、使用する基板のタイプ、例えばｐ型を使用するかｎ型を使用するか（ｐ＋、ｐ−、ｎ＋、またはｎ−）に依存する。注入材料の例には、ヒ素、ホウ素、及びリンのうちの１つまたは複数を含む。
注入材料は、埋め込みビット線を形成するのに適切な注入量が注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６原子／ｃｍ２の注入量で注入される。
別の実施形態において、注入材料は、約５×１０１４〜約７×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらに別の実施形態において、注入材料は、約１×１０１５〜約５×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。
開口部２５に対応する注入領域２６は、得られるＳＯＮＯＳ型不揮発性メモリ装置内の埋め込みビット線となる。注入領域２６の幅は、少なくとも実質的に開口部２５の幅に対応する。
図示していないが、必要に応じて、ビット線注入工程の前または後でＶＴ調整注入工程が行われることがある。例えば、構造１０を注入角に対して傾け、コア領域１６内のフォトレジスト３６の開口部２５からホウ素の注入を行い、注入領域２６の隣りに注入領域（図示せず）を形成することができる。ＶＴ調整注入工程は、一般に、ビット線注入種と反対のタイプのドーパントを使用する。
図９を参照すると、構造１０からフォトレジスト３６が剥がされるかまたは除去され、適切なフォトレジスト３８などの別のマスクを使用して、コア領域１６内の電荷捕獲誘電体１４を覆い、構造１０の周辺領域１８内の電荷捕獲誘電体１４を露出させたままにする。周辺領域１８内の露出した電荷捕獲誘電体１４は、基板１２までエッチングされる（構造１０の周辺領域１８内の第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ及び第２の二酸化シリコン１４層ｃが除去される）。複数のエッチング工程を使用して電荷捕獲誘電体１４を除去することができる。
図１０を参照して、ＣＶＤ、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使用して、酸化物層などのゲート誘電体２２が、基板１２の露出部分の少なくとも一部分の上（周辺領域１８の上）に設けられる。特にゲート誘電体２２が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法、及び高速熱酸化法が好ましい。ゲート誘電体２２が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合には、ＣＶＤ法が使用される。
ゲート誘電体２２は、後になって、周辺領域１８に後で形成される高電圧及び／または低電圧トランジスタ（図示せず）のゲート誘電体としてはたらく。１つの実施形態において、ゲート誘電体２２は、約３０Å〜約３００Åの厚さを有する。別の実施形態において、ゲート誘電体２２は、約４０Å〜約２５０Åの厚さを有する。ゲート誘電体２２を形成する前または後に、フォトレジスト３８が、半導体構造１０から剥がされるか除去される。
図１１を参照すると、パターン形成されたフォトレジスト３８が、構造１０から除去され、ポリシリコン・ゲート２８が、構造１０の上に形成される。詳細には、フォトレジスト３８を剥がした後で、適切な方法により、ポリシリコン（または、ドープしたアモルファス・シリコン）が、コア領域１６内の電荷捕獲誘電体１４と周辺領域１８のゲート誘電体２２のパターン形成され、ポリシリコン・ゲート２８が形成される。例えば、標準的なフォトリソグラフィ技術を使用して、フォトレジスト（図示せず）が成膜されパターン形成され、ポリシリコン層の一部分が覆われ一部分が露出される。ポリシリコン層の露出部分は、例えば異方性エッチングを使用する標準的な方法で除去される。
図示していないが、構造１０の上にポリシリコン・ゲート２８が形成されるとき、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完成させるためにさらに他の処理が行われる。
図１２を参照すると、ＳＯＮＯＳ型メモリ装置のコア領域に形成されたＳＯＮＯＳ型メモリ・セル３０が示されている。セルは、電荷捕獲誘電体１４、ゲート２８、ソース３２、及びドレイン３４を含む。ＳＯＮＯＳ型メモリ・セル３０は、シングル・ビット・セルまたはダブル・ビット・セルとして機能し動作することができる。
図１３〜図１９に、本発明の１つの態様を示す。図１３を参照すると、半導体基板１２の上に電荷捕獲誘電体１４を有する半導体構造１０が示されている。半導体構造１０は、２つの領域、すなわちメモリ・セルを含むコア領域１６と、制御ロジックや入出力装置などのチップの残り部分を含む周辺領域１８を含む。図示したように、電荷捕獲誘電体１４は、３つの層、すなわち第１の二酸化シリコン層１４ａ、窒化シリコン層１４ｂ、及び第２の二酸化シリコン１４層ｃ（ＯＮＯ誘電体）を含む。詳細には、ＯＮＯ誘電体の例において、電子捕獲機構は、窒化シリコン層１４ｂ内にある。
電荷捕獲誘電体１４は、電子捕獲を可能にするかまたは促進する任意の誘電体層でよい。例えば、電荷捕獲誘電体には、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体、酸化物／酸化タンタル／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム二重層誘電体、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体、酸化物／酸化ハフニウム／酸化物三重層誘電体などがある。
さらに、電荷捕獲誘電体がＯＮＯ誘電体である１つの実施形態において、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、シリコンを多く含む二酸化シリコン層でもよい。また、二酸化シリコン層１４ａ及び１４ｃの一方または両方は、酸素を多く含む二酸化シリコン層でもよい。二酸化シリコン層１４ａと１４ｃの一方または両方は、熱成長させた酸化物または付着させた酸化物でもよい。二酸化シリコン層１４ａ及び１４ｃの一方または両方は、窒化酸化物層でもよい。窒化物１４ｂは、シリコンを多く含む窒化シリコン層でもよい。また、窒化物１４ｂは、窒素を多く含む窒化シリコン層でもよい。
図示していないが、構造の上に電荷捕獲誘電体１４を形成する前にしきい値注入（ＶＴ調整注入）工程が行われることがある。例えば、電荷捕獲誘電体１４を形成する直前にホウ素の全面注入が行われる。後で説明するように、この注入工程は、ビット線注入工程の前または後に行うことができる。
図１４を参照すると、適切なフォトレジスト２０などのマスクが使用され、コア領域１６内の電荷捕獲誘電体１４が覆われ、構造１０の周辺領域１８内の電荷捕獲誘電体１４が露出したままにされる。周辺領域１８内の露出した電荷捕獲誘電体１４は、基板１２までエッチングされる（構造１０の周辺領域１８内の第１の二酸化シリコン層１４ａ、窒化シリコン１４ｂ、及び第２の二酸化シリコン層１４ｃが除去される。）複数のエッチング工程を利用して、電荷捕獲誘電体１４を除去することができる。
図１５を参照すると、酸化物層などのゲート誘電体２２が、乾式酸化法、湿式酸化法、高速熱酸化法、ＣＶＤなどの任意の適切な手段を使用して、基板１２の露出部分の少なくとも一部分の上（周辺領域１８の上）に設けられる。特にゲート誘電体２２が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法、及び高速熱酸化法が好ましい。ゲート誘電体２２が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合には、ＣＶＤ法が使用されることがある。
ゲート誘電体２２は、後になって、周辺領域１８内に後で形成される高電圧及び／または低電圧トランジスタ（図示せず）のゲート誘電体としてはたらく。１つの実施形態において、ゲート誘電体２２は、約３０Å〜約３００Åの厚さを有する。別の実施形態において、ゲート誘電体２２は、約４０Å〜約２５０Åの厚さを有する。ゲート誘電体２２を形成する前または後に、半導体構造１０からフォトレジスト２０が剥がされるかまたは除去される。
図１６を参照すると、適切なフォトレジスト２４などの別のマスクが使用され、コア領域１６内の電荷捕獲誘電体１４が部分的に覆われ、同時に構造１０の周辺領域１８内のゲート誘電体２２が覆われる。コア領域１６において、フォトレジスト２４が、開口部２５があるようにパターン形成される。フォトレジスト２４は、コア領域１６内に、埋め込みビット線の形成を容易にしその形成に対応するようにパターン形成される（すなわち、後で形成される埋め込みビット線の真上の電荷捕獲誘電体１４の領域が、パターン形成されたフォトレジスト２４から露出される）。開口部２５の真下の基板１２内に注入領域２６を形成するために、矢印で示したようにイオンが注入される。必要に応じて、注入後に、半導体構造１０が適切な温度でアニールされる。
１つまたは複数の適切な注入材料を使用することができる。注入材料の選択は、主に、使用する基板のタイプ、例えばｐ型を使用するかｎ型を使用するか（ｐ＋、ｐ−、ｎ＋またはｎ−）に依存する。注入材料の例には、ヒ素、ホウ素及びリンのうちの１つまたは複数がある。
注入材料は、埋め込みビット線を形成するのに適した注入量で注入される。１つの実施形態において、注入材料は、約１×１０１４〜約１×１０１６ａｔｏｍｓ／ｃｍ２の注入量で注入される。別の実施形態において、注入材料は、約５×１０１４〜約７×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。さらに別の実施形態において、注入材料は、約１×１０１５〜約５×１０１５ａｔｏｍｓ／ｃｍ２の注入量で注入される。
開口部２５に対応する注入領域２６は、得られるＳＯＮＯＳ型不揮発性メモリ装置内の埋め込みビット線となる。注入領域２６の幅は、少なくとも実質的に開口部２５の幅に対応する。
図示していないが、必要に応じて、ビット線注入工程の前または後でＶＴ調整注入工程が行われることがある。例えば、構造１０を注入角に対して傾け、注コア領域１６内のフォトレジスト２４の開口部２５からホウ素の注入を行い、入領域２６の隣りに注入領域（図示せず）を形成することができる。ＶＴ調整注入工程は、一般に、ビット線注入種と反対のタイプのドーパントを使用する。
図１７を参照すると、パターン形成されたフォトレジスト２４が構造１０から除去され、周辺領域１８に追加のゲート誘電体材料が形成され、それによりサイズが大きい（厚さが大きい）かつ／またはより清浄なゲート誘電体４０が設けられる。追加のゲート誘電体材料は、乾式酸化法、湿式酸化法、高速熱酸化法などの任意の適切な手段を使用して、成膜または熱成長によって形成されることが好ましいが、ＣＶＤ法を使用することもできる。
特にゲート誘電体４０が二酸化シリコンを含むときは、乾式酸化法、湿式酸化法及び高速熱酸化法が好ましい。構造全体を酸化処理する場合は、窒化シリコン層１４ｂの存在によって、実質的に、コア領域１６の二酸化シリコン層１４ｃの酸化物の成長が防止される。ゲート誘電体４０が、二酸化シリコン、窒化シリコン及び酸化窒化シリコンのうちの１つまたは複数を含む場合はＣＶＤ法が使用される。ＣＶＤ法を使用する場合は、コア領域（図示せず）をマスクすることが好ましい。
追加の周辺ゲート誘電体材料の成長または再成長は、後で周辺領域１８にゲートを形成したりゲート誘電体を厚くしたりするときにより清浄なゲート誘電体を提供するのに役立つ。ゲート誘電体４０を２つの工程で形成することにより、ビット線注入物の望ましくない拡散が減少する。１つの実施形態において、サイズを大きくしたゲート誘電体４０は、約３０Å〜約３５０Åの厚さを有する。
別の実施形態において、サイズを大きくしたゲート誘電体４０は、約４０Å〜約３００Åの厚さを有する。さらに別の実施形態において、サイズを大きくしたゲート誘電体４０は、ゲート誘電体２２の厚さよりも少なくとも約１０％大きい厚さを有する。
図示していないが、場合によって、追加の周辺ゲート誘電体材料の成長または再成長が行われるとき、周辺領域１８内のゲート誘電体２２の一部分が除去され（例えば、リソグラフィ法を使用して）、周辺領域１８が部分的にゲート誘電体２２で覆ったままにされる。そのような場合は、ゲート誘電体２２の残りの部分が、サイズを大きくしたゲート誘電体の中に形成され、前にゲート誘電体２２が除去された部分に新しいゲート誘電体が形成される。
これは、周辺領域１８に後で形成される様々なゲートが、様々な厚さのゲート誘電体を必要とするときに有利である。例えば、高電圧ゲート・トランジスタは、低電圧ゲート・トランジスタよりも厚いゲート酸化物を必要とする。そのような例において、サイズを大きくしたゲート誘電体４０は、複数の厚さを有することがある。従って、追加の周辺ゲート誘電体材料の成長または再成長は、１つの工程、２つの工程、またはそれより多い工程で行われる。
図１８を参照すると、構造１０の上にポリシリコン・ゲート２８が形成されている。詳細には、ポリシリコン（または、ドープしたアモルファス・シリコン）は、適切な方法によって、コア領域１６内の電荷捕獲誘電体１４と周辺領域１８内のサイズを大きくした（厚さを大きくした）ゲート誘電体４０の上に成膜される。
次に、ポリシリコン層が、適切な方法を使用してパターン形成され、ポリシリコン・ゲート２８が形成される。例えば、標準的なリソグラフィ技術を使用して、ポリシリコン層の一部分を覆い一部分を露出させるフォトレジスト（図示せず）を付着しパターン形成することができる。ポリシリコン層の露出部分は、異方性エッチングなどを使用して除去される。
図示していないが、構造１０の上にポリシリコン・ゲート２８を形成するときに、ＳＯＮＯＳ型フラッシュ・メモリ装置の製造を完成させるためにさらに他の処理が行われる。
図１９を参照すると、ＳＯＮＯＳ型メモリ装置のコア領域に形成されたＳＯＮＯＳ型メモリ・セル３０が示されている。セルは、電荷捕獲誘電体１４、ゲート２９、ソース３２、及びドレイン３４を含む。
ＳＯＮＯＳ型メモリ・セル３０は、シングル・ビット・セルまたはダブル・ビット・セルとして機能し動作することができる。一般に、半導体装置が縮小されるとき、チャネル長が短くなり、短チャネル効果が起こる。従って、２ビット・メモリ・セルの場合は、それぞれのビットがトランジスタの異なる領域に記憶されるので、短チャネル効果は、シングル・ビット・トランジスタの場合よりもすぐに広がることがある。しかしながら、本発明のＳＯＮＯＳ型メモリ装置では、コア領域にＬＯＣＯＳがないので、短チャネル効果は最小になる。
本発明を、特定の好ましい実施形態に関して示し説明したが、本明細書及び添付図面を読み理解することにより、当業者が均等な修正及び変更を想起することは明らかである。以上説明した構成要素（アセンブリ、装置、回路など）によって実施される様々な機能に関する特定の事柄において、そのような構成要素を説明するために使用した用語（「手段」の参照を含む）は、本発明の本明細書に示した例示的な実施形態における機能を実施する開示した構造と構造的に均等でない場合でも、特に示さない限り、示した構成要素の指定した機能（すなわち、機能的に均等な機能）を実施する任意の構成要素に対応するように意図されている。
さらに、本発明の特定の特徴を、いくつかの実施形態のうちの１つに関してのみ開示したが、そのような特徴は、任意又は特定の有利で望ましい応用例として、他の実施形態の１つまたは複数の他の特徴と組み合わせてもよい。
（産業上の利用可能性）
本発明の方法は、不揮発性半導体メモリの製造の分野に有用である。詳細には、本発明の方法は、ＥＥＰＲＯＭなどの不揮発性フラッシュ・メモリ装置を製造する際に有用である。
【図面の簡単な説明】
【図１】 図１は本発明による方法の１つの態様の断面図である。
【図２】 図２は本発明による方法の別の態様の断面図である。
【図３】 図３は本発明による方法のさらに別の態様の断面図である。
【図４】 図４は本発明による方法のさらにもう一つ別の態様の断面図である。
【図５】 図５は本発明による方法の別の態様の断面図である。
【図６】 図６は本発明の１つの態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
【図７】 図７は本発明による別の方法の一つの態様の断面図である。
【図８】 図８は本発明による別の方法のもう１つの態様の断面図である。
【図９】 図９は本発明による別の方法のさらにもう１つの態様の断面図である。
【図１０】 図１０は本発明による別の方法のさらにもう１つの態様の断面図である。
【図１１】 図１１は本発明による別の方法のもう１つの態様の断面図である。
【図１２】 図１２は本発明の別の態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
【図１３】 図１３は本発明によるさらに別の方法の１つの態様の断面図である。
【図１４】 図１４は本発明によるさらに別の方法のもう１つの態様の断面図である。
【図１５】 図１５は本発明によるさらに別の方法のさらにもう１つの態様の断面図である。
【図１６】 図１６は本発明によるさらに別の方法のさらにもう１つの態様の断面図である。
【図１７】 図１７は本発明によるさらに別の方法のもう１つの態様の断面図である。
【図１８】 図１８は本発明によるさらに別の方法のもう１つの態様の断面図である。
【図１９】 図１９は本発明のさらに別の態様によるＳＯＮＯＳ型メモリ・セルの断面図である。
Claims (15)
- 不揮発性半導体メモリ装置を形成する方法であって、
コア領域（１６）と周辺領域（１８）とを有する基板（１２）の上に、前記コア領域（１６）内にＬＯＣＯＳを形成することなく、電子捕獲できる誘電体を含む電荷捕獲誘電体（１４）を形成する工程と、
前記周辺領域（１８）内の前記電荷捕獲誘電体（１４）の少なくとも一部分を除去する工程と、
前記周辺領域（１８）にゲート誘電体（２２）を形成する工程と、
前記ゲート誘電体（２２）を覆い前記コア領域（１６）内の前記電荷捕獲誘電体（１４）の一部の上に開口部を有するマスクを形成する工程と、
前記ゲート誘電体（２２）の形成後に、前記マスクの前記開口部を通してドーパントを前記基板（１２）に注入することにより、前記コア領域（１６）に埋め込みビット線（２６）を形成する工程と、
前記コア領域（１６）と前記周辺領域（１８）とにゲート（２８）を形成する工程とを含み、
前記コア領域の埋め込みビット線（２１）の上に前記ＬＯＣＯＳを形成することなく前記埋め込みビット線（２６）が前記電荷捕獲誘電体（１４）と分離される方法。 - 前記周辺領域（１８）内の前記電荷捕獲誘電体（１４）の一部分が、前記コア領域（１６）に埋め込みビット線（２６）を形成する前に除去される請求項１に記載の方法。
- 前記周辺領域（１８）内の前記電荷捕獲誘電体（１４）の前記一部分を除去する前に、埋め込みビット線（２６）が前記コア領域（１６）に形成される請求項１に記載の方法。
- 前記コア領域（１６）内に埋め込みビット線（２６）を形成する前に、前記ゲート誘電体（２２）が前記周辺領域（１８）に形成される請求項１に記載の方法。
- 前記周辺領域（１８）に前記ゲート誘電体（２２）を形成する前に、埋め込みビット線（２６）が前記コア領域（１６）に形成される請求項１に記載の方法。
- 前記基板（１２）の上に前記電荷捕獲誘電体（１４）を形成する工程と、
前記周辺領域（１８）内の前記電荷捕獲誘電体（１４）の少なくとも一部分を除去する工程と、
前記周辺領域（１８）に前記ゲート誘電体（２２）を形成する工程と、
前記コア領域（１６）に前記埋め込みビット線（２６）を形成する工程と、
前記コア領域（１６）と前記周辺領域（１８）とに前記ゲート（２８）を形成する工程とを連続的に含む請求項１に記載の方法。 - 前記埋め込みビット線（２６）が、ヒ素、ホウ素、及びリンのうちの少なくとも１つを、１×１０１４〜１×１０１６ａｔｏｍｓ／ｃｍ２の注入量で注入することにより形成される請求項１乃至６のいずれか一項に記載の方法。
- 前記電荷捕獲誘電体（１４）が、ＯＮＯ三重層誘電体、酸化物／窒化物二重層誘電体、窒化物／酸化物二重層誘電体、酸化物／酸化タンタル二重層誘電体、酸化物／酸化タンタル／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム二重層誘電体、酸化物／バリウム・チタン酸ストロンチウム二重層誘電体、酸化物／チタン酸ストロンチウム／酸化物三重層誘電体、酸化物／チタン酸ストロンチウム／バリウム・チタン酸ストロンチウム三重層誘電体、及び酸化物／酸化ハフニウム／酸化物三重層誘電体のうちの１つを含む請求項１乃至７のいずれか一項に記載の方法。
- 前記電荷捕獲誘電体（１４）が、窒化酸化物層とシリコンを多く含む窒化シリコン層とのうちの少なくとも１つを含むＯＮＯ誘電体を有する請求項１乃至８のいずれか一項に記載の方法。
- 前記基板（１２）の上に前記電荷捕獲誘電体（１４）を形成する工程と、
前記コア領域（１６）に前記埋め込みビット線（２６）を形成する工程と、
前記周辺領域（１８）内の前記電荷捕獲誘電体（１４）の少なくとも一部分を除去する工程と、
前記周辺領域（１８）に前記ゲート誘電体（２２）を形成する工程と、
前記コア領域（１６）と前記周辺領域（１８）とに前記ゲート（２８）を形成する工程とを連続的に含む請求項１に記載の方法。 - 前記基板（１１）の上に前記電荷捕獲誘電体（１４）を形成する前に、しきい値注入（ｂｌａｎｋｅｔ ｔｈｒｅｓｈｏｌｄ ｉｍｐｌａｎｔ）を実行する工程をさらに含む請求項１０に記載の方法。
- 前記基板（１２）の上に前記電荷捕獲誘電体（１４）を形成した後で、かつ前記コア領域（１６）に埋め込みビット線（２６）を形成する前に、しきい値注入を実行する工程をさらに含む請求項１０に記載の方法。
- 前記周辺領域（１８）に第１の厚さを有する前記ゲート誘電体（２２）を形成する工程と、
前記周辺領域（１８）の少なくとも一部分内の前記ゲート誘電体（２２）の前記厚さを増大させて第２の厚さを有するゲート誘電体（４０）を設ける工程とを含む請求項１に記
載の方法。 - 前記基板（１２）の上に前記電荷捕獲誘電体（１４）を形成した後で、かつ前記コア領域（１６）内に埋め込みビット線（２６）を形成する前に、しきい値注入を実行する工程をさらに含む請求項１３に記載の方法。
- 前記コア領域（１６）に前記埋め込みビット線（２６）を形成した後で、かつ前記コア領域（１６）と前記周辺領域（１８）に前記ゲート（２８）を形成する前に、しきい値注入を実行する工程をさらに含む請求項１３に記載の方法。
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