KR100655441B1 - 트랩형 비휘발성 메모리 장치의 제조 방법 - Google Patents

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Abstract

부유 트랩형 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 차례로 적층된 하부 절연막, 전하 저장막 및 상부 절연막으로 이루어진 셀 게이트 절연막을 형성하고, 셀 게이트 절연막이 형성된 결과물을 810 내지 1100℃의 온도에서 열처리한 후, 열처리된 셀 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.

Description

트랩형 비휘발성 메모리 장치의 제조 방법{Method Of Fabricating Trap-type Nonvolatile Memory Device}
도 1 내지 도 4는 본 발명의 바람직한 일 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 5a 및 도 5b는 고전압 게이트 절연막 패턴을 형성하기 위한 일 실시예를 설명하기 위한 공정단면도들이다.
도 6a 내지 도 6d, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c 및 도 12a 내지 도 12c는 게이트 절연막 형성 방법을 설명하기 위한 여러 실시예를 설명하기 위한 공정단면도들이다.
도 13 내지 도 18은 본 발명의 바람직한 다른 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 19 내지 도 24는 본 발명의 바람직한 또다른 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 25는 상기 상부 절연막(140)의 등가산화막 두께(equivalent oxide thickness)와 문턱전압 윈도우(Threshold voltage window) 사이의 관계를 측정한 그래프이다.
도 26는 열처리 온도와 문턱 전압 윈도우 사이의 관계를 평가한 실험 결과를 보여주는 그래프이다.
도 27는 열처리 온도와 셀 게이트 절연막의 파괴 전압 사이의 관계를 평가한 실험 결과를 보여주는 그래프이다.
도 28a 및 도 28b는 열처리 온도와 메모리 셀 트랜지스터의 프로그램 및 소거 특성들 사이의 관계를 평가한 실험 결과를 보여주는 그래프이다.
도 29a 및 도 29b는 열처리 온도와 메모리 셀 트랜지스터의 보유(retention) 특성 사이의 관계를 평가한 실험 결과를 보여주는 그래프들이다.
도 30a 및 도 30b는 열처리 온도와 내구(endurance) 특성 사이의 관계를 평가한 실험 결과를 보여주는 그래프들이다.
도 31은 본 발명에 따른 열처리가 소거 특성에 미치는 효과를 평가하기 위한 실험 결과를 보여주는 그래프이다.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 셀 게이트 절연막의 상부 절연막으로 고유전막을 사용하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 메모리 반도체 장치는 복수개의 셀 트랜지스터들 및 상기 셀 트랜지스터들을 동작시키기 위한 기능회로들을 포함한다. 상기 메모리 반도체 장치는 전원 공급이 차단될 때 저장된 정보를 유지할 수 있는지의 여부에 따라, 휘발성 메 모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 상기 휘발성 메모리 장치에는 디램 장치 및 에스램 장치 등이 있다. 반면, 상기 비휘발성 메모리 장치에는 롬, 이피롬 및 이이피롬 등이 있는데, 최근 전자제품의 휴대화 및 소형화 추세에 따라 상기 이이피롬에 대한 수요가 급격히 증가하고 있다.
상기 이이피롬의 일반적인 유형은 전기적으로 절연된 도전체, 즉 부유 게이트를 구비하는 부유 게이트형 플래쉬 메모리 장치이다. 상기 부유 게이트형 플래쉬 메모리 장치는 상기 셀 트랜지스터에 저장된 정보를 변경하기 위해, 높은 전위차에 의해 나타나는 양자역학적 현상인, FN 터널링을 사용한다. 상기 부유 게이트형 플래쉬 메모리 장치의 기능회로에는 저전압 트랜지스터 및 고전압 트랜지스터들이 함께 배치된다. 일반적으로, 상기 고전압 트랜지스터는 DDD 구조의 접합영역을 갖고, 상기 저전압 트랜지스터는 LDD 구조의 접합영역을 갖는다. 또한, 상기 고전압 트랜지스터는 상기 저전압 트랜지스터에 비해 두꺼운 게이트 절연막을 구비한다. 이에 따라, 상기 부유 게이트형 플래쉬 메모리 장치는 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터를 위한 세가지 각기 다른 게이트 절연막을 구비한다.
하지만, 일반적으로 공정의 단순화를 위해, 상기 저전압 트랜지스터 및 상기 셀 트랜지스터는 동시에 형성된, 그에 따라 동일한 두께를 갖는 산화막을 게이트 절연막으로 사용한다. 이에 따라, 상기 부유 게이트형 플래쉬 메모리 장치는 두 종류의 게이트 절연막, 즉 셀 트랜지스터 및 저전압 트랜지스터에 함께 사용되는 저전압 게이트 절연막 및 상기 고전압 트랜지스터에 사용되는 고전압 게이트 절연막을 구비한다.
한편, 상기 이이피롬의 또다른 유형에는 상기 부유 게이트를 대신하여 절연막을 전하 저장을 위한 구조물로 사용하는 트랩형 플래시 메모리 장치가 있다. 상기 트랩형 플래시 메모리 장치는 차례로 적층된 하부 실리콘 산화막, 실리콘 질화막 및 상부 실리콘 산화막으로 구성된 셀 게이트 절연막을 구비한다. 이때, 절연막인 상기 실리콘 질화막이 상기 트랩형 플래쉬 메모리 장치의 전하 저장막으로 사용된다. 상기 트랩형 플래쉬 메모리 장치는 상기 부유 게이트형 플래쉬 메모리 장치와 달리, 저전압 게이트 절연막을 셀 게이트 절연막으로 사용할 수 없다. 따라서, 상기 트랩형 플래쉬 메모리 장치는 세가지 각기 다른 두께를 갖는 게이트 절연막을 구비해야 한다.
상기 트랩형 플래쉬 메모리 장치에 있어서, 상기 서로 다른 세가지 두께의 게이트 절연막을 형성하는 방법은 고전압 트랜지스터 영역에 고전압 게이트 절연막을 형성하는 단계를 포함한다. 이후, 상기 고전압 게이트 절연막을 포함하는 반도체기판 전면에 셀 게이트 절연막을 형성하고, 상기 셀 게이트 절연막을 패터닝하여 셀 트랜지스터 영역을 덮되 저전압 및 고전압 트랜지스터 영역을 노출시키는 셀 게이트 절연막 패턴을 형성한다. 이후, 상기 저전압 트랜지스터 영역의 노출된 반도체기판에 저전압 게이트 절연막을 형성한다.
한편, 상기 셀 게이트 절연막을 패터닝하는 단계는 포토레지스트막을 사용하는 사진 및 식각 공정을 포함한다. 이때, 상기 상부 실리콘 산화막은 얇은 두께를 갖는다. 이에 따라, 상기 상부 실리콘 산화막은 상기 사진 공정 및 그에 따른 후속 포토레지스트막의 제거 공정동안 손상되거나 두께가 감소한다. 이러한 상기 상부 실리콘 산화막의 손상 및 두께의 감소는 트랩형 반도체 장치의 특성을 악화시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 두께를 갖는 세가지 종류의 게이트 절연막을 구비하는 트랩형 플래쉬 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 게이트 절연막의 손상을 방지할 수 있는 트랩형 플래쉬 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 810 내지 1100℃의 온도에서 열처리하는 단계하는 단계를 포함하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 반도체기판 상에, 차례로 적층된 하부 절연막, 전하 저장막 및 상부 절연막으로 이루어진 셀 게이트 절연막을 형성하고, 상기 셀 게이트 절연막이 형성된 결과물을 810 내지 1100℃의 온도에서 열처리한 후, 상기 열처리된 셀 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께 는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 고전압 트랜지스터 영역(HV 영역), 저전압 트랜지스터 영역(LV 영역) 및 셀 어레이 영역(CELL 영역)을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막은 통상적인 트렌치 기술을 사용하여 형성하는 것이 바람직하며, 본 발명에 따른 게이트 절연막을 형성한 이후에 자기정렬 트렌치(self-aligned trench) 기술을 사용하여 형성할 수도 있다. 이때, 상기 고전압 트랜지스터 영역 및 상기 저전압 트랜지스터 영역은 주변회로 영역을 구성한다.
상기 고전압 트랜지스터 영역의 반도체기판(100) 상에 고전압 게이트 절연막 패턴(110)을 형성한다. 상기 고전압 게이트 절연막 패턴(110)을 포함하는 반도체기판 전면에, 셀 게이트 절연막(150)을 콘포말하게 형성한다. 상기 셀 게이트 절연막(150)은 차례로 적층된 하부 절연막(120), 전하 저장막(130), 상부 절연막(140)으로 구성된다.
상기 고전압 게이트 절연막 패턴(110)은 열공정을 통해 형성된 실리콘 산화막인 것이 바람직하며, 이를 형성하기 위한 방법은 이후 도 5a 및 도 5b 그리고 도 6a 내지 6d에서 더 자세하게 설명된다.
상기 하부 절연막(120)은 실리콘 산화막을 대략 20 내지 40Å의 두께로 형성하는 것이 바람직하다. 상기 하부 절연막(120)은 열산화 공정을 통해 형성하는 것이 바람직한데, 화학기상증착의 방법을 통해 형성할 수도 있다.
본 발명에 따른 비휘발성 메모리 장치에서, 상기 전하 저장막(130)은 전하 저장을 위한 물질막으로 사용된다. 따라서, 상기 전하 저장막(130)은 전자(electron) 또는 정공(hole)이 트랩될 수 있는 에너지 준위를 갖고, 상기 트랩된 전하는 상기 상부 절연막(140) 및 하부 절연막(120)에 의해 가두어질 수 있는 에너지 밴드 구조를 갖는 물질막이다. 이를 위해, 상기 전하 저장막(130)은 실리콘 질화막으로 형성하는 것이 바람직한데, 실리콘 산화질화막이 사용될 수도 있다. 이때, 상기 전하 저장막(130)은 원자층 증착 및 화학기상증착 기술을 사용하여 대략 60 내지 100Å의 두께로 형성하는 것이 바람직하다.
상기 상부 절연막(140)은 상기 전하 저장막(130)에 트랩된 전하를 가둘 수 있는 에너지 밴드 구조를 갖는 물질막인 것이 바람직하다. 또한, 상기 상부 절연막(140)은, 통상적인 비휘발성 메모리 장치의 특성에서 중요한 파라미터인, 커플링 비율을 높일 수 있는 물질막인 것이 바람직하다. 이에 더하여, 본 발명에 따른 상기 상부 절연막(140)은 종래 기술에서 지적한 막질 손상 및 두께 감소를 예방할 수 있는 물질막인 것이 바람직하다. 이러한 요구 조건들을 만족시키기 위해, 상기 상부 절연막(140)은 금속 산화막으로 형성하며, 바람직하게는 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 하프늄 실리콘 산화막과 같은 고유전 물질들 중에서 선택된 한가지 물질로 형성한다. 또한, 상기 상부 절연막(140)은 주기율 표 상의 3족 또는 5B족 원자들의 산화물로 형성할 수도 있다. 이에 더하여, 상기 상부 절연막(140)에는 주기율표 상의 4족 원자들이 불순물로 포함될 수도 있다.
상기 상부 절연막(140)을 형성한 후, 대략 750 내지 1100℃에서 NH3, N2 및 NO 가스를 사용하는 열처리 공정을 더 실시할 수도 있다. 상기 열처리 공정은 상기 상부 절연막(140)의 결정화를 위한 공정이다.
도 2를 참조하면, 상기 셀 게이트 절연막(150) 상에, 상기 주변회로 영역을 노출시키는 희생막 패턴(200)을 형성한다.
상기 희생막 패턴(200)을 형성하는 단계는 상기 셀 게이트 절연막(150) 상에 희생막(도시하지 않음) 및 포토레지스트막(도시하지 않음)을 차례로 적층하는 단계를 포함한다. 이후, 통상적인 사진 공정을 통해 상기 포토레지스트막을 패터닝함으로써, 상기 주변회로 영역의 상기 희생막을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막을 패터닝함으로써, 상기 주변회로 영역의 상기 셀 게이트 절연막(150)을 노출시키는 상기 희생막 패턴(200)을 형성한다. 상기 희생막 패턴(200)을 형성한 후, 상기 포토레지스트 패턴을 제거한다.
상기 희생막 패턴(200)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 상기 희생막 패턴(200)으로 사용되는 물질막의 종류에 따라 다양한 변형예가 가능하다. 또한, 이후 설명될 다양한 실시예들처럼, 상기 포토레지스트 패턴은 이 단계에서 제거되지 않을 수도 있다. 즉, 상기 포토레지스트 패턴은 상기 셀 게이트 절연막(150)을 식각하기 위한 식각 마스크로 더 사용된 후, 후속 공정에서 제거될 수 있다. 이처럼 희생막 패턴(200)의 종류에 따른 변형예들 및 상기 포토레지스트 패턴의 제거에 따른 변형예들은 이후 도 7 내지 도 12에서 자세하게 설명한다.
도 3을 참조하면, 상기 주변회로 영역에 노출된 상기 셀 게이트 절연막(150) 및 상기 셀 어레이 영역의 상기 희생막 패턴(200)을 식각한다. 이에 따라, 차례로 적층된 하부 절연막 패턴(125), 전하 저장막 패턴(135) 및 상부 절연막 패턴(145)으로 구성된 셀 게이트 절연막 패턴(155)이 형성된다. 상기 셀 게이트 절연막 패턴(155)은 상기 저전압 트랜지스터 영역의 반도체기판(100) 상부면 및 상기 고전압 트랜지스터 영역의 고전압 게이트 절연막(110) 상부면을 노출시킨다.
상기 셀 게이트 절연막 패턴(155)을 형성하는 식각 공정은 아래 표1에 개시된 식각액에 대한 물질막의 식각 특성을 이용한다.
식각액 물질막의 종류에 따른 식각 특성
실리콘 산화막 실리콘 질화막 금속 산화막 다결정실리콘막
불산 우수 불량 불량 우수(질산 첨가시)
LAL 우수 불량 우수 불량
황산 불량 불량 우수 불량
인산 불량 우수 불량 불량
상기 표 1에 개시된 물질막의 종류에 따른 식각 특성 및 상기 희생막 패턴(155)의 다양한 종류에 의해, 본 발명은 다양한 방법으로 구체화될 수 있다. 이러한 다양한 실시예들은 도 7 내지 도 12에서 자세하게 설명한다.
도 4를 참조하면, 상기 저전압 트랜지스터 영역의 노출된 상기 반도체기판(100) 상에 저전압 게이트 절연막(190)을 형성한다.
상기 저전압 게이트 절연막(190)은 열산화 공정을 통해 형성하는 실리콘 산화막인 것이 바람직하다. 이처럼 열산화 공정을 사용하여 상기 저전압 게이트 절연막(190)을 형성할 경우, 상기 고전압 트랜지스터 영역의 상기 고전압 게이트 절연막 패턴(110) 상에도 상기 저전압 게이트 절연막(190)이 형성될 수도 있다. 따라서, 도 1에서 설명한 상기 고전압 게이트 절연막 패턴(110)의 형성 공정은 상기 저전압 게이트 절연막(190)의 두께 및 각 공정 단계에서 실시되는 통상적인 세정 공정 등에 의한 두께 변화를 고려하는 것이 바람직하다.
한편, 상기 저전압 게이트 절연막(190) 형성을 위한 열산화 공정 동안, 상기 상부 절연막(140) 및 상기 전하 저장막(130)은 상기 반도체기판(100)으로 산소가 침투하는 것을 차단한다. 이에 따라, 상기 저전압 게이트 절연막(190)은 상기 셀 어레이 영역(CELL 영역)에서는 형성되지 않는다.
도 5a 및 도 5b는 도 1에서 설명한 상기 고전압 게이트 절연막 패턴(110)을 형성하기 위한 일 실시예를 설명하기 위한 공정단면도들이다.
도 5a를 참조하면, 상기 반도체기판(100) 상에 고전압 게이트 절연막(105)을 형성한다. 상기 고전압 게이트 절연막(105)은 열산화 공정을 통해 형성하는 실리콘 산화막인 것이 바람직하다. 또한 상기 고전압 게이트 절연막(105)은, 도 4에서 설명한 것처럼, 상기 저전압 게이트 절연막(190)의 두께 및 후속 공정 단계에서 실시되는 세정 공정 등에 의한 두께 감소를 고려하여 형성한다. 바람직하게는, 도 4에 도시된, 상기 저전압 게이트 절연막(190) 및 상기 고전압 게이트 절연막 패턴(110)의 두께의 합이 대략 300Å이도록, 상기 고전압 게이트 절연막(105)의 두께를 조절한다.
상기 고전압 게이트 절연막(105) 상에, 상기 저전압 트랜지스터 영역(LV 영역) 및 상기 셀 어레이 영역(CELL 영역)의 상기 고전압 게이트 절연막(105)을 노출시키는 포토레지스트 패턴(50)을 형성한다.
도 5b를 참조하면, 상기 포토레지스트 패턴(50)을 식각 마스크로 사용하여, 상기 노출된 고전압 게이트 절연막(105)을 식각함으로써, 상기 고전압 게이트 절연막 패턴(110)을 형성한다. 상기 고전압 게이트 절연막 패턴(110) 형성을 위한 식각 공정은 등방성 식각 또는 이방성 식각의 방법이 사용될 수 있다.
도 6a 내지 도 6d는 도 1에서 설명한 상기 고전압 게이트 절연막 패턴(110)을 형성하기 위한 또다른 실시예를 설명하기 위한 공정단면도들이다.
도 6a를 참조하면, 상기 반도체기판(100) 상에, 하부 마스크막(62), 중부 마스크막(64) 및 상부 마스크막(66)이 차례로 적층된 마스크막(60)을 형성한다.
상기 하부 마스크막(62)은 열산화 공정을 통해 형성한 실리콘 산화막인 것이 바람직한데, 화학기상증착의 방법으로 형성할 수도 있다. 상기 중부 마스크막(64) 및 상기 상부 마스크막(66)은 각각 화학기상증착의 방법으로 형성한 실리콘 질화막 및 실리콘 산화막인 것이 바람직하다.
상기 마스크막(60) 상에 상기 고전압 트랜지스터 영역(HV 영역)의 상기 상부 마스크막(66)을 노출시키는 포토레지스트 패턴(55)을 형성한다.
도 6b를 참조하면, 상기 포토레지스트 패턴(55)을 식각 마스크로 사용하여 상기 노출된 상부 마스크막(66)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역의 상기 중부 마스크막(64)을 노출시키는 상부 마스크막 패턴(67)이 형성된다.
상기 상부 마스크막 패턴(67) 형성을 위한 식각 공정은 등방성 또는 이방성 식각의 방법으로 실시될 수 있다. 이후, 상기 포토레지스트 패턴(55)을 제거하여, 상기 상부 마스크막 패턴(67)을 노출시킨다.
도 6c를 참조하면, 상기 상부 마스크막 패턴(67)을 식각 마스크로 사용하여, 상기 노출된 중부 마스크막(64)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역의 상기 하부 마스크막(62)을 노출시키는 중부 마스크막 패턴(65)이 형성된다.
상기 중부 마스크막 패턴(65)을 식각 마스크로 사용하여, 상기 노출된 하부 마스크막(62)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 마스크막 패턴(63)이 형성된다.
상기 중부 마스크막 패턴(65) 형성을 위한 식각 공정은 인산을 식각액으로 사용하는 등방성 식각인 것이 바람직하다. 또한, 상기 하부 마스크막 패턴(63) 형성을 위한 식각 공정은 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 노출된 반도체기판(100)에 고전압 게이트 절연막 패턴(110)을 형성한다. 상기 고전압 게이트 절연막 패턴(110)은 열산화 공정을 통해 형성하는 것이 바람직하다. 이때, 상기 잔존한 하부 마스크막 패턴(63) 및 상기 중부 마스크막 패턴(65)에 의해, 상기 저전압 트랜지스터 영역 및 셀 어레이 영역에는 상기 고전압 게이트 절연막 패턴(110)이 형성되지 않는다.
도 6d를 참조하면, 상기 잔존한 하부 마스크막 패턴(63) 및 중부 마스크막 패턴(65)을 제거한다. 이때, 상기 중부 마스크막 패턴(65) 및 상기 하부 마스크막 패턴(63)은 각각 인산 및 불산을 식각액으로 사용한 등방성 식각의 방법으로 제거하는 것이 바람직하다.
도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c 및 도 12a 내지 도 12c는 각각 도 2에서 설명한 상기 희생막 패턴(200)의 종류에 따라 변형되는 실시예를 자세하게 설명하기 위한 공정단면도들이다.
도 7a 내지 도 7c는 상기 희생막 패턴(200)으로 실리콘 산화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 7a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 실리콘 산화막을 형성한다. 상기 실리콘 산화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 산화막을 패터닝함으로써, 상기 주변회로 영역의 상부 절연막(140)을 노출시키는 실리콘 산화막 패턴(201)을 형성한다.
이때, 상기 실리콘 산화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 실리콘 산화막 패턴(201) 형성을 위한 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직한데, 불산을 사용한 등방성 식각의 방법을 사용할 수도 있다.
도 7b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 표 1에 개시된 물질막의 종류에 따른 식각 특성을 참고할 때, 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다. 상기 식각 공정은 이방성 식각의 방법으로 실시할 수도 있다.
상기 상부 절연막 패턴(145)은 도 7a에서 설명된 상기 실리콘 산화막 패턴(201) 형성을 위한 식각 공정을 과도식각의 방법으로 실시함으로써 형성할 수도 있다. 이 경우, 상기 과도 식각의 방법은 LAL를 식각액으로 사용하여 실시하는 것이 바람직하다.
도 3 및 도 7c를 참조하면, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 실리콘 산화막 패턴(201)을 노출시킨다. 상기 실리콘 산화막 패턴(201)을 식각 마스크로 사용하여 상기 노출된 전하 저장막(130)을 식각한다. 이에 따라, 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 상기 노출된 하부 절연막(120)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 절연막 패턴(125)을 형성한다. 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 상기 실리콘 산화막 패턴(201)을 함께 식각하도록 실시한다. 이를 위해, 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 불산을 식각액으로 사용하는 습식 식각의 방법인 것이 바람직하다. 표 1에 개시된 것처럼, 금속 산화막으로 이루어진 상기 상부 절연막 패턴(145)은 상기 불산에 대해 우수한 식각 선택성을 갖는다. 따라서, 식각 손상없이 상기 셀 게이트 절연막 패턴(155)을 형성할 수 있다. 그 결과, 도 3에서 도시된 결과물이 형성된다.
한편, 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 상기 상부 절연막 패턴(145) 상부에 상기 실리콘 산화막 패턴(201)이 잔존하도록 실시할 수도 있다. 이를 위해, 상기 실리콘 산화막은 상기 하부 절연막(120)보다 두꺼운 두께로 형성하는 것이 바람직하다.
상기 8a 내지 도 8c는 상기 희생막 패턴(200)으로 실리콘 질화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 8a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 실리콘 질화막을 형성한다. 상기 실리콘 질화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 질화막을 패터닝함으로써, 상기 주변회로 영역의 상부 절연막(140)을 노출시키는 실리콘 질화막 패턴(202)을 형성한다.
이때, 상기 실리콘 질화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 실리콘 질화막 패턴(202) 형성을 위한 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직하다.
도 8b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 표 1에 개시된 물질막의 종류에 따른 식각 특성을 참고할 때, 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다.
이후, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 실리콘 질화막 패턴(202)을 노출시킨다.
도 3 및 도 8c를 참조하면, 노출된 상기 실리콘 질화막 패턴(202) 및 전하 저장막(130)을 함께 식각한다. 이에 따라, 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성되고, 상기 상부 절연막 패턴(145)은 상부면이 노출된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 상기 노출된 하부 절연막(120)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 절연막 패턴(125)을 형성한다. 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 불산을 식각액으로 사용하는 습식 식각의 방법인 것이 바람직하다. 이때, 금속 산화막으로 이루어진 상기 상부 절연막 패턴(145)은 상기 불산에 대해 우수한 식각 선택성을 갖는다. 그 결과, 도 3에서 도시된 결과물이 형성된다.
도 8a 내지 도 8c를 통해 설명된 실시예는 상기 희생막 패턴(200)으로 실리콘 산화질화막을 사용하는 경우에도 동일하게 적용될 수 있다.
도 9a 내지 도 9c는 상기 희생막 패턴(200)으로 차례로 적층된 실리콘 산화막 및 실리콘 질화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 9a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 실리콘 산화막 및 실리콘 질화막을 차례로 형성한다. 상기 실리콘 질화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 질화막 및 상기 실리콘 산화막을 차례로 패터닝한다. 이에 따라, 상기 주변회로 영역의 상부 절연막(140)을 노출시키면서, 상기 상부 절연막 상에 차례로 적층된 실리콘 산화막 패턴(203) 및 실리콘 질화막 패턴(204)으로 구성되는 희생막 패턴(200)이 형성된다.
이때, 상기 실리콘 산화막 및 실리콘 질화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 희생막 패턴(200) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다.
도 9b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다. 상기 식각 공정은 이방성 식각의 방법으로 실시할 수 있다. 또한, 상기 상부 절연막 패턴(145)은 도 7a에서 설명된 과도식각의 방법으로 형성할 수도 있다.
이후, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 실리콘 질화막 패턴(204)을 노출시킨다.
도 3 및 도 9c를 참조하면, 노출된 상기 실리콘 질화막 패턴(204) 및 상기 전하 저장막(130)을 함께 식각한다. 이에 따라, 상기 상부 절연막 패턴(145)의 하부에는 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 이와 함께 상기 실리콘 산화막 패턴(203)의 상부면이 노출된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 노출된 상기 하부 절연막(120) 및 상기 실리콘 산화막 패턴(203)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100) 및 상기 상부 절연막 패턴(145)을 노출시킨다. 이러한 식각 과정은 도 7c에서 설명한 것과 동일하다.
도 10a 내지 도 10c는 상기 희생막 패턴(200)으로 차례로 적층된 실리콘 질화막 및 실리콘 산화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 10a를 참조하면, 상기 셀 게이트 절연막(150) 상에 실리콘 질화막 및 실리콘 산화막을 차례로 형성한다. 상기 실리콘 산화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 질화막 및 상기 실리콘 산화막을 차례로 패터닝한다. 이에 따라, 상기 주변회로 영역의 상부 절연막(140)을 노출시키면서, 상기 상부 절연막(140) 상에 차례로 적층된 실리콘 질화막 패턴(205) 및 실리콘 산화막 패턴(206)으로 구성되는 희생막 패턴(200)이 형성된다.
이때, 상기 실리콘 질화막 및 실리콘 산화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 희생막 패턴(200) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다.
도 10b를 참조하면, 상기 포토레지스트 패턴(300)을 제거하여 상기 실리콘 산화막 패턴(206)을 노출시킨다. 이후, 노출된 상기 상부 절연막(140) 및 상기 실리콘 산화막 패턴(206)을 함께 식각한다. 이에 따라, 상기 주변회로 영역의 전하 저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 또한 이와 함께, 상기 셀 어레이 영역에서는 상기 실리콘 질화막 패턴(205)이 노출된다. 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 식각액으로 사용하는 등방성 식각의 방법인 것이 바람직한데, 이방성 식각의 방법으로 실시할 수도 있다.
도 10c를 참조하면, 노출된 상기 실리콘 질화막 패턴(205) 및 상기 전하 저장막(130)을 함께 식각한다. 이러한 식각 과정은 도 8c에서 설명한 것과 동일하다.
도 11a 내지 도 11c는 상기 희생막 패턴(200)으로 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 11a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 하부 실리콘 산화막, 실리콘 질화막 및 상부 실리콘 산화막을 차례로 형성한다. 상기 상부 실리콘 산화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 상부 실리콘 산화막, 실리콘 질화막 및 하부 실리콘 산화막을 차례로 패터닝한다. 이에 따라, 상기 주변회로 영역의 상부 절연막(140)을 노출시키면서, 상기 상부 절연막(140) 상에 차례로 적층된 하부 실리콘 산화막 패턴(207), 실리콘 질화막 패턴(208) 및 상부 실리콘 질화막 패턴(209)으로 구성되는 희생막 패턴(200)이 형성된다.
이때, 상기 상부 및 하부 실리콘 산화막(209, 207) 그리고 실리콘 질화막(208)은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 상기 희생막 패턴(200) 형성을 위한 식각 공정은 등방성 식각 또는 이방성 식각의 방법으로 실시한다.
도 11b를 참조하면, 상기 포토레지스트 패턴(300)을 제거하여 상기 상부 실리콘 산화막 패턴(209)을 노출시킨다. 이후, 노출된 상기 상부 절연막(140) 및 상기 상부 실리콘 산화막 패턴(209)을 함께 식각한다. 이에 따라, 상기 주변회로 영역의 전하 저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 또한, 상기 셀 어레이 영역에서는 상기 실리콘 질화막 패턴(208)이 노출된다. 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은, 금속 산화막 및 실리콘 산화막을 함께 식각할 수 있는, LAL를 식각액으로 사용하는 등방성 식각의 방법인 것이 바람직하다. 상기 상부 절연막 패턴(145)은 도 7a에서 설명된 과도 식각의 방법으로 형성될 수도 있다.
도 3 및 도 11c를 참조하면, 노출된 상기 실리콘 질화막 패턴(208) 및 상기 전하 저장막(130)을 함께 식각한다. 이에 따라, 상기 상부 절연막 패턴(145)의 하부에는 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 이와 함께 상기 하부 실리콘 산화막 패턴(207)의 상부면이 노출된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 노출된 상기 하부 절연막(120) 및 상기 하부 실리콘 산화막 패턴(207)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100) 및 상기 상부 절연막 패턴(145)을 노출시킨다. 이에 따라, 상기 전하 저장막 패턴(135)의 하부에는 하부 절연막 패턴(125)이 형성되고, 상기 상부 절연막 패턴(145)의 상부면은 노출된다. 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 불산을 식각액으로 사용하는 습식 식각의 방법인 것이 바람직하다. 상기 식각 공정은 도 7c에서 설명한 것과 동일하다.
도 12a 내지 도 12c는 상기 희생막 패턴(200)으로 다결정 실리콘막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 12a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 다결정 실리콘막을 형성한다. 상기 다결정 실리콘막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 다결정 실리콘막을 패터닝함으로써, 상기 주변회로 영역의 상부 절연막(140)을 노출시키는 다결정 실리콘막 패턴(210)을 형성한다.
이때, 상기 다결정 실리콘막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 다결정 실리콘막 패턴(210) 형성을 위한 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직하다.
도 12b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 표 1에 개시된 물질막의 종류에 따른 식각 특성을 참고할 때, 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다.
이후, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 다결정 실리콘막 패턴(210)을 노출시킨다. 상기 다결정 실리콘막 패턴(210)을 식각 마스크로 사용하여 상기 전하 저장막(130)을 식각한다. 이에 따라, 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
도 3 및 도 12c를 참조하면, 상기 노출된 다결정 실리콘막 패턴(210)을 식각하여 상기 상부 절연막 패턴(145)을 노출시킨다. 상기 다결정 실리콘막 패턴(210)을 제거하는 식각 공정은 질산, 불산 및 초산의 혼합 용액을 식각액으로 사용하여 실시하는 것이 바람직하다. 상기 질산은 상기 다결정 실리콘막 패턴(210)을 산화시키어 실리콘 산화막을 형성한다. 상기 불산은 산화된 다결정 실리콘막 패턴(210)을 제거한다. 상기 초산은 식각액을 희석하는 역할 및 상기 다결정 실리콘막 패턴(210)의 산화를 촉진시키는 촉매 역할을 한다.
한편, 상기 불산에 의해 상기 노출된 하부 절연막(120)도 함께 식각된다. 이에 따라, 상기 저전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 절연막 패턴(125)이 형성된다. 이때, 금속 산화막으로 이루어진 상기 상부 절연막 패턴(145)은 상기 식각 공정에서 식각되지 않는다.그 결과, 도 3에서 도시된 결과물이 형성된다.
도 13 내지 도 18은 본 발명의 바람직한 또다른 실시예에 따른 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 13 내지 도 18을 참조하면, 이 실시예는 반도체 기판(100) 상에 하부 절연막(120), 전하 저장막(130), 상부 절연막(140)이 차례로 적층된 셀 게이트 절연막 패턴(150)을 형성한 후 고전압 게이트 절연막(116)을 형성하는 것을 특징으로 한다. 즉, 이 실시예는 도 1 내지 도 4에서 설명된 실시예와 비교할 때, 상기 셀 게이트 절연막 패턴(150)과 고전압 게이트 절연막 패턴(110)의 형성 순서가 바뀌는 것을 특징으로 한다.
한편, 도 13 내지 도 18에 도시된 실시예는 실리콘 산화막 패턴(201)을 희생막 패턴으로 사용하는데, 이에 대한 상세한 설명은 이미 도 7a 내지 도 7c에서 설명하였으므로 생략한다. 또한, 상기 희생막 패턴은 차례로 적층된 실리콘 산화막 및 실리콘 질화막 또는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성할 수 있으며, 이를 이용하는 방법은 도 9a 내지 도 9c 및 도 11a 내지 도 11c에서 설명한 바와 동일하다. 각 경우에 있어서, 상기 실리콘 질화막은 실리콘 산화질화막으로 형성할 수도 있다.
하지만, 이 실시예는 상기 셀 게이트 절연막 패턴(155)의 상부에 희생막 패턴으로 사용된 실리콘 산화막 패턴(201')이 잔존하도록 실시하는 것이 바람직하다. 이러한 희생막 패턴을 잔존시키는 방법은 도 7c에서 설명한 방법과 동일하다. 이는 상기 셀 게이트 절연막 패턴(155)과 상기 포토레지스트 패턴이 접촉함으로써 발생하는 종래 기술에서의 문제점을 예방하기 위함이다. 즉, 도 17 및 도 18을 참조하면, 저전압 트랜지스터 영역(LV 영역)에 저전압 게이트 절연막 패턴(190)을 형성하기 위해서, 상기 저전압 트랜지스터 영역을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 하지만, 상기 잔존하는 실리콘 산화막 패턴(201')에 의해, 상기 셀 게이트 절연막 패턴(155)은 상기 포토레지스트 패턴에 접촉하지 않는다. 이후, 도시된 것처럼, 상기 노출된 저전압 트랜지스터 영역에 상기 저전압 트랜지스터(190)를 형성한다.
도 19 내지 도 24는 본 발명의 바람직한 또다른 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다. 이 실시예는 셀 게이트 절연막(150)을 형성하기 전에, 고전압 트랜지스터 영역(HV 영역) 뿐만이 아니라 저전압 트랜지스터 영역(LV 영역)에 고전압 게이트 절연막(115)을 형성하는 것을 특징으로 한다.
도 19 내지 도 22를 참조하면, 희생막 패턴으로 실리콘 산화막을 사용한다. 셀 게이트 절연막(150)과 희생막 패턴으로 사용되는 실리콘 산화막 패턴(201) 사이의 식각 선택성을 이용하여, 주변회로 영역의 하부 절연막(120)을 노출시킨다. 이 방법은 도 7a 내지 도 7c을 통해 설명한 방법과 동일하다.
도 23을 참조하면, 상기 노출된 하부 절연막(120) 상에 상기 고전압 트랜지스터 영역을 덮는 포토레지스트 패턴(310)을 형성한다. 상기 포토레지스트 패턴(310)을 식각 마스크로 사용하여, 상기 실리콘 산화막 패턴(201) 및 상기 저전압 트랜지스터 영역의 상기 하부 절연막(120)과 상기 고전압 게이트 절연막(115)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역에는 차례로 적층된 고전압 게이트 절연막 패턴(110) 및 하부 절연막 패턴(125)이 형성된다. 이때, 상기 셀 어레이 영역의 상기 상부 절연막 패턴(145)과 상기 저전압 트랜지스터 영역의 상기 반도체기판(100)이 노출된다.
도 24를 참조하면, 상기 포토레지스트 패턴(310)을 제거한다. 이후, 열산화 공정을 통해 상기 저전압 트랜지스터 영역(LV 영역)에 저전압 게이트 절연막(190)을 형성한다. 이때, 도 4에서 설명한 것처럼, 상기 저전압 게이트 절연막(190)은 상기 고전압 트랜지스터 영역의 상기 하부 절연막 패턴(125) 상에도 형성되지만, 상기 셀 어레이 영역(CELL 영역)에서는 형성되지 않는다.
한편, 도 7 내지 도 12에서 설명한 바와 동일하게, 이 실시예는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질막을 희생막 패턴으로 사용할 수 있다. 또한, 도 7c, 도 9c 및 도 11c에서 설명한 것처럼, 이 실시예는 상기 셀 어레이 영역(CELL 영역)의 상부에 실리콘 산화막 패턴이 잔존하도록 실시할 수 있다.
또한, 상기 게이트 절연막을 형성하는 본 발명의 또다른 실시예는 고전압 게이트 절연막 패턴 및 저전압 게이트 절연막을 차례로 형성한 후, 상기 셀 어레이 영역에 셀 게이트 절연막 패턴을 형성하는 단계를 포함할 수도 있다. 상기 셀 게이트 절연막 패턴을 형성하는 단계는 희생막 패턴을 사용하여 상기 고전압 및 저전압 트랜지스터 영역의 셀 게이트 절연막을 제거하는 단계를 포함한다. 이에 대한 구체적인 방법은 앞서 설명된 실시예에 준한다. 따라서 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예들에 따르면, 상기 상부 절연막(140)을 형성한 후 실시되는 열처리 단계는 대략 810 내지 1100℃의 온도에서 실시하는 것이 바람직하다. 본 발명에 따른 부유 트랩형 비휘발성 메모리 장치의 특성은 이러한 온도 범위에서 실시되는 열처리 단계에 의해 개선될 수 있다. 예를 들면, 제시된 온도 범위에서 실시되는 열처리 단계는 상기 상부 절연막(140)의 등가산화막 두께를 감소시킴으로써 셀 트랜지스터의 문턱 전압 윈도우(Threshold voltage window)를 넓힐 수 있다. 또한, 등가 산화막의 두께가 감소할 경우, 절연막의 파괴 전압(breakdown voltage)이 감소하는 것으로 알려지고 있지만, 제시된 온도 범위에서 실시되는 본 발명의 열처리 단계는 그러한 파괴 전압의 감소를 수반하지 않으며, 오히려 파괴 전압의 증가를 가져온다.
도 25 내지 도 31는 본 발명에 따른 열처리 단계에 따른 상술한 효과를 확인하기 위해 실시된 실험 결과들을 보여주는 그래프들이다. 실험들에는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 알루미늄 산화막(Al2O3)으로 이루어진 셀 게이트 절연막(150)을 갖는 메모리 셀 트랜지스터가 사용되었다. 이때, 상기 실리콘 산화막, 실리콘 질화막 및 알루미늄 산화막은 각각 상기 하부 절연막(120), 전하 저장막(130) 및 상부 절연막(140)으로 사용되었다. 또한, 상기 실리콘 산화막 및 실리콘 질화막의 두께는 각각 35Å 및 70Å이었다. 상기 알루미늄 산화막의 두께는 실험 목적에 따라 변경되었으며, 그 크기들은 각 실험들에 대한 설명들에서 다시 언급될 것이다.
도 25는 상기 상부 절연막(140)의 등가산화막 두께(equivalent oxide thickness)와 문턱전압 윈도우(Threshold voltage window) 사이의 관계를 측정한 그래프이다. 상기 등가산화막의 두께는, 알려진 것처럼, 동일한 전기적 효과를 얻을 수 있는 실리콘 산화막의 두께를 의미한다. 이런 점에서, 등가 산화막의 두께는 물리적 증착 두께와는 구별된다. 또한, 문턱 전압 윈도우는 비휘발성 메모리 셀의 특성을 평가하기 위한 항목들의 한가지로서, 메모리 셀의 프로그램 상태(program state)와 소거 상태(erase state)의 문턱 전압들 사이의 차이를 의미한다. 알려진 것처럼, 비휘발성 메모리 셀의 읽기 동작은 프로그램 상태와 소거 상태 사이의 문턱 전압들의 차이를 이용하여 저장된 정보를 판독하기 때문에, 상기 문턱 전압 윈도우의 크기가 큰 것이 바람직하다. 통상적으로, 유효한 읽기 동작을 위해서는 적어도 5볼트 이상의 문턱 전압 윈도우가 요구된다.
도 25의 그래프는 서로 다른 두께들로 형성된 상부 절연막들(140)을 동일한 조건에서 열처리한 후, 각 셀들의 문턱 전압 윈도우들을 아래 표 2의 측정 조건에서 측정한 결과를 도시한다. (그래프에서, 가로축은 셀 게이트 절연막의 등가 산화막 두께를 나타낸다. 실험들에는 동일한 구조로 형성된 하부 절연막(120) 및 전하 저장막(130)이 사용되었다는 점에서, 도시된 등가 산화막의 변화는 상기 상부 절연막(140)의 등가 산화막 두께 변화에 대응된다.) 상기 상부 절연막들(140)은 모두 알루미늄 산화막으로 이루어지고, 상기 열처리 단계는 950℃의 온도에서 실시되었다. 도시한 것처럼, 상기 상부 절연막(140)의 등가산화막 두께(EOT)가 증가할수록 문턱 전압 윈도우가 선형적(linear)으로 감소하였다.
전압 시간
프로그램(Program) 22V 200μsec
소거(Erase) -22V 2msec
도 26는 열처리 온도와 문턱 전압 윈도우 사이의 관계를 평가한 실험 결과를 보여주는 그래프이다. 이 실험에서는 물리적 증착 두께가 200Å인 알루미늄 산화막들이 상기 상부 절연막(140)으로 사용되었다. 또한, 상기 등가 산화막 두께(EOT) 및 문턱 전압 윈도우는 상기 열처리의 온도를 변화시키면서 측정되었다. 즉, 실험에서 열처리의 온도는 열처리를 실시하지 않은 경우 및 800℃, 850℃, 900℃, 950℃, 1000℃ 및 1050℃의 온도들에서 실시한 경우들로 나누어 측정되었다. 다른 조건들은 도 25의 실험과 동일했다.
도 26를 참조하면, 열처리 단계의 공정 온도가 증가할수록 등가 산화막 두께(EOT)가 감소하였으며, 문턱 전압 윈도우의 크기는 증가하였다. 특히, 상술한 것처럼 상기 문턱 전압 윈도우는 적어도 5볼트 이상인 것이 바람직하다는 점을 고려할 때, 열처리를 실시하지 않은 경우 및 800℃의 온도에서 열처리한 경우 이러한 문턱 전압 윈도우 특성을 충족시키지 못한다는 것을 알 수 있다. 반면, 800℃ 이상의 온도에서 열처리한 경우, 7볼트 이상의 문턱 전압 윈도우를 확보할 수 있었다. 이런 점에서, 상기 열처리 온도는 810℃ 이상의 온도로 실시되는 것이 바람직하다.
이에 더하여, 도 25와 비교할 때, 열처리 온도의 변화에 따른 문턱 전압 윈도우의 변화율은 동일한 온도의 열처리에 따른 등가 산화막 두께 변화로부터 나타나는 문턱 전압 윈도우의 변화율보다 더 컸다. 이런 점에서, 810℃ 이상의 온도에서 열처리하는 방법이 단순히 상기 상부 절연막(140)의 증착 두께를 감소시키는 방법보다 문턱 전압 윈도우를 증가시키는데 효과적임을 알 수 있다. 특히, 상기 상부 절연막(140)의 증착 두께를 감소시킬 경우 셀 게이트 절연막(150)의 파괴 전압이 감소되는 문제가 있지만, 본 발명에 따른 열처리 단계는 (아래 도 27를 통해 설명될 것처럼) 그러한 파괴 전압의 감소없이 문턱 전압 윈도우를 확장시킬 수 있다.
도 27는 열처리 온도와 셀 게이트 절연막의 파괴 전압 사이의 관계를 평가한 실험 결과를 보여주는 그래프이다. 이 실험에서, 상기 열처리는 800℃, 850℃, 900℃, 950℃, 1000℃ 및 1050℃의 온도에서 실시되었고, 적층 순서, 물질 종류 및 증착 두께가 동일한 셀 게이트 절연막이 사용되었다. 상기 파괴 전압의 측정은 상기 셀 게이트 절연막(150) 양단에 인가되는 전압 차이를 증가시키면서, 상기 셀 게이트 절연막(150)을 지나는 전류를 측정하는 방식으로 수행되었다. 도시된 파괴 전압은 상기 셀 게이트 절연막(150)을 지나는 전류가 10mA일 때의 전압을 나타낸다. 또한, 앞서와 마찬가지로, 비교를 위해 상기 파괴 전압은 상기 열처리를 실시하지 않은 경우에 대해서도 측정되었다.
도 27를 참조하면, 상술한 것처럼 상기 열처리 온도의 증가에 따라 상기 상부 절연막(140)의 등가 산화막 두께는 감소하였음에도 불구하고, 측정된 파괴 전압은 열처리 온도의 증가에 따라 감소하지 않았다. 오히려, 도시된 실험 그래프에 따르면, 850℃, 900℃, 950℃, 1000℃ 및 1050℃의 온도에서 열처리된 시료들(test samples)의 파괴전압은 열처리하지 않은 경우 및 800℃에서 열처리한 경우에 비해 증가하였다. 상술한 것처럼, 등가 산화막 두께의 감소는 파괴 전압의 감소를 초래할 것으로 예상된다는 점에서, 850℃ 이상의 열처리에 의한 이러한 파괴 전압의 증가는 일반적으로 예측되지 않는 특성이다. 또한, 비휘발성 메모리 장치의 프로그램 및 소거 동작에 있어서 상기 셀 게이트 절연막(160)에는 고전압이 인가된다는 점을 고려할 때, 이러한 파괴 전압의 증가는 부유 트랩형 비휘발성 메모리 장치의 제조 및 회로 설계를 용이하게 만드는 개선된 특성이다.
한편, 메모리 셀 트랜지스터의 프로그램 및 소거 특성, 보유(retention) 특성 및 내구(endurance) 특성의 개선을 위해서는, 본 발명에 따른 상기 열처리 단계는 1000℃ 내지 1100℃의 온도에서 실시되는 것이 더 바람직하다.
도 28a 및 도 28b는 열처리 온도와 메모리 셀 트랜지스터의 프로그램 및 소거 특성들 사이의 관계를 평가한 실험 결과를 보여주는 그래프이다. 보다 구체적으로, 도 28a 및 28b는 각각 950℃ 및 1050℃의 온도에서 30초간 급속 열처리한 시료들에 대한 실험 결과들을 도시한다. 각 실험에 사용된 셀 게이트 절연막은 앞서 설명된 실험들과 적층 순서, 물질 종류 및 증착 두께에서 동일하다.
도시된 프로그램 및 소거 특성들은 상기 메모리 셀 트랜지스터의 초기 문턱 전압을 소거 상태 또는 프로그램 상태로 조절한 후, 시간 및 인가 전압의 변화에 따른 문턱 전압의 변화를 측정한 결과를 보여준다. 상기 소거 상태의 초기 문턱 전압은 0볼트이고 상기 프로그램 상태의 초기 문턱 전압은 7볼트였다. 또한, 상기 인가 전압의 변화는 프로그램 동작의 경우 18V, 20V 및 22V로 나누어 실시되었고, 소거 동작의 경우 -18V, -20V 및 -22V로 나누어 실시되었다.
도 28a를 참조하면, 인가 전압이 ±18V, ±20V 및 ±22V일 경우, 문턱 전압 윈도우들(ΔV1, ΔV2, ΔV3)은 각각 대략 1.7V, 4.7V 및 7V였다. 이때, 상기 문턱 전압 윈도우는 상술한 것처럼 프로그램 동작의 경우 200μsec일 때 측정된 문턱 전압과 소거 동작의 경우 2msec일 때 측정된 문턱 전압의 차이를 의미한다. 상술한 것처럼, 적어도 5볼트 이상의 문턱 전압 윈도우가 요구됨을 고려할 때, ±18V 및 ±20V의 인가 전압은 950℃의 온도에서 열처리된 메모리 셀 트랜지스터의 동작 전압으로 유효하지 않다. 즉, ±22V의 인가 전압 만이 950℃의 온도에서 열처리된 메모리 셀 트랜지스터의 동작 전압으로 적절하다.
이에 비해, 도 28b를 참조하면, 인가 전압이 ±18V, ±20V 및 ±22V일 경우, 문턱 전압 윈도우들(ΔV4, ΔV5, ΔV6)은 각각 대략 4.9V, 8.5V 및 11.6V였다. 따라서, 대략 ±18V보다 큰 전압이 인가될 경우, 1050℃의 온도에서 열처리된 메모리 셀 트랜지스터의 동작 전압으로 적절하다.
이러한 실험 결과들로부터, 열처리 온도를 증가시킬 경우, 프로그램 및 소거 동작을 위해 인가되는 전압을 줄이는 것이 가능함을 알 수 있다. 예를 들어, 도 28b에 도시된 것처럼, 1050℃의 온도로 열처리된 메모리 셀 트랜지스터는 ±20V의 인가 전압에서도 유효하게 동작할 수 있다. 이러한 프로그램 및 소거 특성을 고려할 때, 상기 열처리 단계는 1000℃이상의 온도에서 실시되는 것이 더 바람직하다. 하지만, 부유 트랩형 비휘발성 메모리 장치의 통상적인 인가 전압 조건인 ±22V에서는, 도 25에 도시된 것처럼, 850℃의 열처리만으로도 충분한 프로그램 및 소거 특성을 확보할 수 있다.
도 29a 및 도 29b는 열처리 온도와 메모리 셀 트랜지스터의 보유(retention) 특성 사이의 관계를 평가한 실험 결과를 보여주는 그래프들이다. 보다 구체적으로, 도 29a 및 29b는 각각 950℃ 및 1050℃의 온도에서 30초간 급속 열처리한 시료들에 대한 실험 결과들을 도시하며, 각 실험에 사용된 셀 게이트 절연막은 앞서 설명된 실험들과 적층 순서, 물질 종류 및 증착 두께에서 동일하다.
상기 보유 특성은 제품 신뢰성에 대한 평가 항목들 중의 한가지로, 메모리 셀 트랜지스터의 전하 저장막(130)에 트랩된 전하(즉, 데이터)를 유지할 수 있는 능력을 나타낸다. 상기 보유 특성을 측정하기 위해, 실험은 시료를 2시간 동안 250℃ 온도로 가열한 후, 상기 셀 게이트 절연막(150)의 정전 용량-전압 곡선(CV curve)을 측정하였다. 잘 알려진 것처럼, 상기 셀 게이트 절연막의 정전 용량(capacitance)은 트랜지스터의 문턱 전압에 영향을 주는 파라미터이기 때문에, 상기 CV 곡선의 이동은 상기 문턱 전압 윈도우의 변화를 의미한다.
도 29a 및 도 29b를 참조하면, 950℃의 온도에서 열처리된 시료의 CV 곡선의 변화(도 29a의 ΔC1)가 1050℃의 온도에서 열처리된 시료의 CV 곡선의 변화(도 29b의 ΔC2)보다 컸다. 측정된 CV 곡선의 이동으로부터 계산된 문턱 전압의 변화는 950℃의 열처리의 경우 0.6볼트였고, 1050℃의 열처리의 경우 0.5볼트였다. 결과적으로, 1050℃의 온도로 실시되는 열처리가 950℃의 온도로 실시되는 열처리에 비해, 메모리 셀 트랜지스터의 보유 특성을 개선시킴을 알 수 있다.
도 30a 및 도 30b는 열처리 온도와 내구(endurance) 특성 사이의 관계를 평가한 실험 결과를 보여주는 그래프들이다. 보다 구체적으로, 도 30a 및 30b는 각각 950℃ 및 1050℃의 온도에서 30초간 급속 열처리한 시료들에 대한 실험 결과들을 도시하며, 각 실험에 사용된 셀 게이트 절연막은 앞서 설명된 실험들과 적층 순서, 물질 종류 및 증착 두께에서 동일하다.
상기 내구 특성은 제품 신뢰성에 대한 평가 항목들 중의 다른 한가지로, 반복적인 프로그램 및 소거 동작에 따른 메모리 셀 트랜지스터의 열화 특성을 나타낸다. 이러한 내구 특성을 평가하기 위해, 실험은 프로그램 및 소거 단계로 이루어지는 한 주기의 쓰기 단계를 반복적으로 실시한 후, 상기 셀 게이트 절연막(150)의 CV 곡선을 측정하였다. 이 경우에도 마찬가지로, CV 곡선의 변화가 클 수록, 내구 특성의 열화가 심화되었음을 나타낸다. 한편, 도 28a 및 도 28b와 관련지어 설명하였던 것처럼, 950℃ 및 1050℃의 온도에서 각각 열처리된 메모리 셀 트랜지스터들의 유효한 최소 인가 전압은 각각 ±20V 및 ±18V였다. 이를 고려하여, 이 실험에서, 950℃의 온도에서 열처리된 메모리 셀 트랜지스터에는 ±20V의 인가 전압이 반복적으로 인가되었고, 1050℃의 온도에서 열처리된 메모리 셀 트랜지스터에는 ±18V의 인가 전압이 반복적으로 인가되었다.
도 30a 및 도 30b를 참조하면, 950℃의 온도에서 열처리된 시료의 경우, 측정된 CV 곡선은 초기 상태에 비해 1000번의 쓰기 동작들을 반복한 후 과도하게 변형되었고, 10,000번의 쓰기 동작을 반복한 후에는 측정 불가능한 상태로 열화되었다. 이에 비해, 1050℃의 온도에서 열처리된 시료의 경우, 비록 변형은 있었지만, 측정된 CV 곡선은 100,000번의 쓰기 동작은 반복할 때까지 안정된 상태를 유지하였다. 이러한 실험 결과로부터, 1050℃의 온도로 실시되는 열처리가 950℃의 온도로 실시되는 열처리에 비해, 메모리 셀 트랜지스터의 내구 특성을 개선시킴을 알 수 있다.
도 31은 본 발명에 따른 열처리가 소거 특성에 미치는 효과를 평가하기 위한 실험 결과를 보여주는 그래프이다. 이 실험에 사용된 시료는 열처리 온도를 제외하면, 앞선 실험들에 사용된 것과 동일하다.
도 31을 참조하면, 850℃ 이상의 온도에서 열처리된 시료의 소거 전압은 도시한 것처럼 800℃의 온도에서 열처리된 시료 및 열처리 단계를 실시하지 않은 시료(99)에 비해 크게 낮아졌다. 특히, 850℃ 이상의 온도에서 실시되는 열처리는 소거 상태의 초기 문턱 전압이 높은 시료의 문턱 전압을 효과적으로 낮추는 결과를 얻었다. 예를 들면, 850℃에서 실시되는 열처리에 의해, 부유 트랩형 메모리 장치의 문턱 전압 윈도우(ΔV7)는 대략 7V까지 증가하였다. 이런 점에서, 상기 열처리 단계는 상술한 것처럼, 810℃ 이상의 온도에서 실시되는 것이 바람직하다.
한편, 본 발명의 실시예들에 따르면, 상기 하부 절연막(120)으로 사용되는 실리콘 산화막은 대략 20 내지 80Å의 두께일 수 있으며, 상기 전하 저장막(130)으로 사용되는 실리콘 질화막은 40 내지 120Å의 두께일 수 있다. 또한, 상기 상부 절연막(140)으로 사용되는 알루미늄 산화막은 대략 100 내지 300Å의 두께일 수 있다. 상기 알루미늄 산화막은 물리 기상 증착(physical vapor deposition), 원자층 증착(atomic layer deposition) 및 플라즈마 강화 원자층 증착(plasma-enhanced atomic layer deposition) 중의 한가지 방법을 사용하여 형성될 수 있다.
또한, 본 발명의 실시예들에 따른 열처리 단계는 질소(N2) 가스, 산소(O2) 가스 및 암모니아(NH3) 가스를 포함하는 분위기(ambient)에서 5초 내지 5시간 동안 실시하는 것이 바람직하다. 이때, 열처리 단계의 공정 시간은 가열 방법에 따라 다양하게 변형될 수 있다. 예를 들면, 상기 열처리 단계는 소정의 노(furnace)의 내부에 상기 상부 절연막(140)이 형성된 기판들을 로딩한 후, 점진적인 온도 상승 단계, 고온 유지 단계 및 점진적인 온도 하강 단계를 포함할 수 있으며, 이 경우 열처리 시간은 수분 내지 수시간일 수 있다. 또는 상기 열처리 단계는 급속 열처리 기술을 사용하여 5초 내지 10분 동안 실시될 수도 있다.
본 발명의 변형된 실시예에 따르면, 상기 셀 게이트 절연막(150) 상에 게이트 전극들을 형성하고, 상기 게이트 전극들 주변의 반도체기판(100)에 불순물 영역들을 형성한 후, 상기 열처리 단계를 실시할 수도 있다. 이때, 상기 게이트 전극들은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN), 하프늄 질화막(HfN) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지로 형성하는 것이 바람직하다. 또한, 상기 불순물 영역들은 상기 게이트 전극들을 이온 마스크로 사용하는 이온 주입 기술을 사용하여 형성될 수 있다. 이러한 실시예에 따르면, 상기 열처리 단계는 상기 불순물 영역에 주입된 불순물 이온들을 활성화시킬 수 있다. 한편, 불순물 이온들의 활성화를 위한 열처리는 통상적으로 850℃ 이하의 온도에서 실시된다는 점에서, 이는 본 발명에 따른 열처리 단계와 구별된다.
본 발명의 또다른 변형된 실시예에 따르면, 상기 열처리 단계를 실시하기 전 또는 후에, 상기 상부 절연막의 물리적 특성을 개선하기 위한 플라즈마 처리 단계를 더 실시할 수도 있다. 이러한 플라즈마 처리 단계는 산소(O2) 가스, 오존(O3) 가스 및 일산화이질소(N2O) 가스 중의 적어도 한가지를 포함하는 공정 가스를 사용하여 실시하는 것이 바람직하다.
본 발명에 따르면, 차례로 적층된 하부 절연막, 전하저장막 및 상부 절연막으로 이루어진 셀 게이트 절연막 상에, 상기 상부 절연막에 대해 식각 선택성을 갖는 희생막 패턴을 형성한다. 상기 희생막 패턴에 의해, 상기 상부 절연막은 포토레지스트 패턴과 접촉하는 것은 예방되며, 그 결과 상기 상부 절연막이 손상되거나 두께가 변하는 문제는 최소화된다.
또한, 상기 상부 절연막과 상기 희생막 패턴 사이의 식각 선택성을 이용하여, 상기 상부 절연막의 손상을 예방하면서 주변 회로 영역의 반도체 기판을 노출시킬 수 있다. 이에 따라, 세가지 다른 두께를 갖는 게이트 절연막들, 즉, 셀 게이트 절연막 패턴, 고전압 게이트 절연막 패턴 및 저전압 게이트 절연막 패턴이 안정된 특성을 갖도록 형성할 수 있다.
본 발명에 따르면, 상기 상부 절연막이 형성된 결과물에 대해 810 내지 1100℃의 온도에서 열처리하는 단계를 포함한다. 이러한 온도에서 실시되는 열처리는 부유 트랩형 메모리 장치의 문턱 전압 윈도우, 셀 게이트 절연막의 파괴 전압, 보유(retention) 특성 및 내구(endurance) 특성을 개선시킬 수 있다.

Claims (13)

  1. 반도체기판 상에, 차례로 적층된 하부 절연막, 전하 저장막 및 상부 절연막으로 이루어진 셀 게이트 절연막을 형성하는 단계;
    상기 셀 게이트 절연막이 형성된 결과물을 810 내지 1100℃의 온도에서 열처리하는 단계; 및
    상기 열처리된 셀 게이트 절연막 상에, 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 상부 절연막은 알루미늄 산화막(Al2O3)으로 형성하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 알루미늄 산화막은 100 내지 300Å의 두께로 형성하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 상부 절연막을 알루미늄 산화막으로 형성하는 단계는 물리 기상 증착 (physical vapor deposition), 원자층 증착(atomic layer deposition) 및 플라즈마 강화 원자층 증착(plasma-enhanced atomic layer deposition) 중의 한가지 방법을 사용하여 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 열처리 단계는 1000 내지 1050℃의 온도에서 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 열처리 단계는 질소(N2) 가스, 산소(O2) 가스 및 암모니아(NH3) 가스를 포함하는 분위기(ambient)에서 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 열처리 단계는 5초 내지 5시간 동안 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 열처리 단계는 급속 열처리 기술을 사용하여 5초 내지 10분 동안 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 급속 열처리 기술을 사용하는 열처리 단계는 1000 내지 1050℃의 온도에서 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 하부 절연막은 20 내지 80Å의 두께를 갖는 실리콘 산화막으로 형성하고,
    상기 전하 저장막은 40 내지 120Å의 두께를 갖는 실리콘 질화막으로 형성하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  11. 제 1 항에 있어서,
    상기 게이트 전극은 탄탈륨 질화막(TaN), 티타늄 질화막(TiN), 텅스텐(W), 텅스텐 질화막(WN), 하프늄 질화막(HfN) 및 텅스텐 실리사이드(WSix) 중에서 선택된 적어도 한가지인 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 열처리 단계를 실시하기 전 또는 후에, 상기 상부 절연막의 물리적 특성을 개선하기 위한 플라즈마 처리 단계를 더 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 플라즈마 처리 단계는 산소(O2) 가스, 오존(O3) 가스 및 일산화이질소(N2O) 가스 중에서 선택된 적어도 한가지를 사용하여 실시하는 것을 특징으로 하는 부유 트랩형 비휘발성 메모리 장치의 제조 방법.
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