JPH03227069A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03227069A JPH03227069A JP2023185A JP2318590A JPH03227069A JP H03227069 A JPH03227069 A JP H03227069A JP 2023185 A JP2023185 A JP 2023185A JP 2318590 A JP2318590 A JP 2318590A JP H03227069 A JPH03227069 A JP H03227069A
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Landscapes
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、MNOS (lletal−Nitride
−Oxide−3emiconductor )型の半
導体記憶装置の製造方法に関するものである。
−Oxide−3emiconductor )型の半
導体記憶装置の製造方法に関するものである。
従来の技術
近年、電気的書換えが可能なEEFROM(Elect
rically Erasable and Prog
ramable ROM)の一つとして、M N OS
(Metal−Nitride−Oxide−8em
iconductor )型トランジスタをメモリーセ
ルとして使用した半導体記憶装置が利用されるようにな
ってきた。
rically Erasable and Prog
ramable ROM)の一つとして、M N OS
(Metal−Nitride−Oxide−8em
iconductor )型トランジスタをメモリーセ
ルとして使用した半導体記憶装置が利用されるようにな
ってきた。
第4図に従来のMNOS型トランジスタの製造方法を説
明する断面図を示す。第4図に示すように、P型シリコ
ン基板1の上に、薄い酸化シリコン膜2.窒化シリコン
膜3.ゲート電極としてポリシリコン膜4を順次積層し
、P型シリコン基板1の表面から内部にかけてソース5
とドレイン6を形成し、全面に酸化シリコン膜7を被着
後、ソース5とドレイン6上の酸化シリコン膜7を部分
的に開孔し、アルミニウム電極8を形成する。
明する断面図を示す。第4図に示すように、P型シリコ
ン基板1の上に、薄い酸化シリコン膜2.窒化シリコン
膜3.ゲート電極としてポリシリコン膜4を順次積層し
、P型シリコン基板1の表面から内部にかけてソース5
とドレイン6を形成し、全面に酸化シリコン膜7を被着
後、ソース5とドレイン6上の酸化シリコン膜7を部分
的に開孔し、アルミニウム電極8を形成する。
第4図のMNO3型トランジスタに情報を記憶するとき
は、ゲート電極であるポリシリコン膜4に正または負の
高電圧を印加する。すると、P型シリコン基板l中の電
子または正孔がトンネリングによって薄い酸化シリコン
膜2を通過し、薄い酸化シリコン膜2と窒化シリコン膜
3の界面、あるいは窒化シリコン膜3中にトラップされ
、情報として記憶される。
は、ゲート電極であるポリシリコン膜4に正または負の
高電圧を印加する。すると、P型シリコン基板l中の電
子または正孔がトンネリングによって薄い酸化シリコン
膜2を通過し、薄い酸化シリコン膜2と窒化シリコン膜
3の界面、あるいは窒化シリコン膜3中にトラップされ
、情報として記憶される。
ここでMNO3型トランジスタの重要な特性のひとつと
して、記憶保持特性がある。MNO3型トランジスタの
記憶保持特性とはトラップされた電子または正孔をゲー
ト絶縁膜中に保持し得る時間を言う。
して、記憶保持特性がある。MNO3型トランジスタの
記憶保持特性とはトラップされた電子または正孔をゲー
ト絶縁膜中に保持し得る時間を言う。
MNO3型トランジスタを用いた半導体記憶装置を高集
積化するためには、MNO3型トランジスタのゲート電
極として、アルミニウムなどの金属電極を使用する代わ
りに、第4図に示したように、微細化に適したポリシリ
コン電極を用いる必要がある。ところが、ゲート電極と
してポリシリコンを用いる場合、ポリシリコン膜形成の
工程や、その後のソース、ドレインを形成するための熱
拡散の工程などで高温度の熱処理が必要であり、その過
程でMNO3型トランジスタのゲート絶縁膜である窒化
シリコン膜も高温度の熱処理を受けることになる。MN
O5型トランジスタのゲート絶縁膜である窒化シリコン
膜が、その形成時の温度以上の高温にざらされると、M
NO8型トランジスタの記憶保持特性が著しく劣化する
ことが知られており、上記のようにポリシリコンをゲー
ト電極に用いる場合も、ゲート電極形成後の高温度の熱
処理によってMNO8型トランジスタの記憶保持特性は
劣化する。
積化するためには、MNO3型トランジスタのゲート電
極として、アルミニウムなどの金属電極を使用する代わ
りに、第4図に示したように、微細化に適したポリシリ
コン電極を用いる必要がある。ところが、ゲート電極と
してポリシリコンを用いる場合、ポリシリコン膜形成の
工程や、その後のソース、ドレインを形成するための熱
拡散の工程などで高温度の熱処理が必要であり、その過
程でMNO3型トランジスタのゲート絶縁膜である窒化
シリコン膜も高温度の熱処理を受けることになる。MN
O5型トランジスタのゲート絶縁膜である窒化シリコン
膜が、その形成時の温度以上の高温にざらされると、M
NO8型トランジスタの記憶保持特性が著しく劣化する
ことが知られており、上記のようにポリシリコンをゲー
ト電極に用いる場合も、ゲート電極形成後の高温度の熱
処理によってMNO8型トランジスタの記憶保持特性は
劣化する。
従来、高温度の熱処理により劣化したMNO5型トラン
ジスタの記憶保持特性を回復する方法として、MNO8
型トランジスタを高温度(700℃以上)の水素雰囲気
で熱処理する方法が知られている(たとえば、特開昭5
5−30846号公報)。
ジスタの記憶保持特性を回復する方法として、MNO8
型トランジスタを高温度(700℃以上)の水素雰囲気
で熱処理する方法が知られている(たとえば、特開昭5
5−30846号公報)。
水素雰囲気での熱処理がMNO3型トランジスタの記憶
保持特性を回復する理由としては、次の2点がある。
保持特性を回復する理由としては、次の2点がある。
fi+ 窒化シリコン膜の電気伝導度は膜中の水素濃
度が高くなるほど低下する。
度が高くなるほど低下する。
(2) シリコン基板と酸化シリコン膜の界面準位が
、水素雰囲気での熱処理によって減少する。
、水素雰囲気での熱処理によって減少する。
上記(1)はトラップされた電子または正孔が熱的励起
によって失われることを阻止し、上記(2)はトラップ
された電子または正孔がトンネリングによってシリコン
基板に逃げることを阻止する。
によって失われることを阻止し、上記(2)はトラップ
された電子または正孔がトンネリングによってシリコン
基板に逃げることを阻止する。
第4図で説明した製造方法において、この方法によりM
NO8型トランジスタの記憶保持特性の回復を行なうに
は、水素雰囲気での熱処理を、酸化シリコン膜7の被着
とアルミニウム電極8の形成の間に行えばよい。
NO8型トランジスタの記憶保持特性の回復を行なうに
は、水素雰囲気での熱処理を、酸化シリコン膜7の被着
とアルミニウム電極8の形成の間に行えばよい。
発明が解決しようとする課題
通常、MNO5型半導体記憶装置を製造する場合、メモ
リーセルであるMNO8型トランジスタを電気的に制御
するために、同一基板上にMOS型トランジスタを製造
する。しかし上記従来の方法によりMNO3型トランジ
スタを高温の水素雰囲気で熱処理すると、MOS型トラ
ンジスタのゲート絶縁膜として用いられている酸化シリ
コン膜中にも水素が拡散し、酸化シリコン膜中のトラッ
プ密度が増加するため、電荷が酸化シリコン膜中にトラ
ップされる率が上がり、酸化シリコン膜の絶縁破壊が助
長されたり、ホットキャリアー特性が劣化するなど、M
OS型トランジスタの信頼性が低下する。本発明は上記
従来の問題を解決するものであり、MNOS型半導型半
導体記憶装造方法において、MNO8型トランジスタの
記憶保持特性を向上させるとともに、MNO8型トラン
ジスタと同一基板上に製造されたMOS型トランジスタ
の信頼性を向上させることのできる製造方法を提供する
ことを目的とする。
リーセルであるMNO8型トランジスタを電気的に制御
するために、同一基板上にMOS型トランジスタを製造
する。しかし上記従来の方法によりMNO3型トランジ
スタを高温の水素雰囲気で熱処理すると、MOS型トラ
ンジスタのゲート絶縁膜として用いられている酸化シリ
コン膜中にも水素が拡散し、酸化シリコン膜中のトラッ
プ密度が増加するため、電荷が酸化シリコン膜中にトラ
ップされる率が上がり、酸化シリコン膜の絶縁破壊が助
長されたり、ホットキャリアー特性が劣化するなど、M
OS型トランジスタの信頼性が低下する。本発明は上記
従来の問題を解決するものであり、MNOS型半導型半
導体記憶装造方法において、MNO8型トランジスタの
記憶保持特性を向上させるとともに、MNO8型トラン
ジスタと同一基板上に製造されたMOS型トランジスタ
の信頼性を向上させることのできる製造方法を提供する
ことを目的とする。
課題を解決するための手段
上記目的を達成するために、本発明の半導体記憶装置の
製造方法は、半導体基板上に第1の酸化シリコン膜より
なる第1のゲート絶縁膜を形成する工程と、前記第1の
ゲート絶縁膜上に第1のゲート電極を形成する工程と、
前記半導体基板上に第2の酸化シリコン膜と窒化シリコ
ン膜を含む第2のゲート絶縁膜を形成する工程と、前記
第2のゲート絶縁膜上に第2のゲート電極を形成する工
程と、前記第1のゲート電極上部に水素の拡散阻止膜を
選択的に形成した後、水素雰囲気中で熱処理を行なう工
程を備える。
製造方法は、半導体基板上に第1の酸化シリコン膜より
なる第1のゲート絶縁膜を形成する工程と、前記第1の
ゲート絶縁膜上に第1のゲート電極を形成する工程と、
前記半導体基板上に第2の酸化シリコン膜と窒化シリコ
ン膜を含む第2のゲート絶縁膜を形成する工程と、前記
第2のゲート絶縁膜上に第2のゲート電極を形成する工
程と、前記第1のゲート電極上部に水素の拡散阻止膜を
選択的に形成した後、水素雰囲気中で熱処理を行なう工
程を備える。
作用
本発明によると、水素雰囲気での熱処理の工程において
、MO8型トランジスタ上に選択的に形成された水素の
拡散阻止膜がMO3型トランジスタのゲート絶縁膜であ
る酸化シリコン膜への水素の拡散を阻止するため、酸化
シリコン膜の劣化が起こらず、MO8型トランジスタの
信頼性の確保とMNO3型トランジスタの記憶保持特性
の回復が同時に可能となる。
、MO8型トランジスタ上に選択的に形成された水素の
拡散阻止膜がMO3型トランジスタのゲート絶縁膜であ
る酸化シリコン膜への水素の拡散を阻止するため、酸化
シリコン膜の劣化が起こらず、MO8型トランジスタの
信頼性の確保とMNO3型トランジスタの記憶保持特性
の回復が同時に可能となる。
実施例
本発明の具体的な実施例を図面を用いて説明する。
第1図は本発明の第1の実施例を示した工程順断面図で
ある。
ある。
まず、第1図(alに示すように、P型シリコン基板1
上に厚さ5000人の酸化シリコン膜10を、既知の選
択酸化法により選択的に形成し、その後、P型シリコン
基板1の表面を熱酸化法により酸化し、厚さ約250人
の酸化シリコン膜11を形成する。次に酸化シリコン膜
11上にリンをドープ(約3×1020m−3)したポ
リシリコン膜12を気相成長法により約4000人形成
する。
上に厚さ5000人の酸化シリコン膜10を、既知の選
択酸化法により選択的に形成し、その後、P型シリコン
基板1の表面を熱酸化法により酸化し、厚さ約250人
の酸化シリコン膜11を形成する。次に酸化シリコン膜
11上にリンをドープ(約3×1020m−3)したポ
リシリコン膜12を気相成長法により約4000人形成
する。
次に第1図(blに示すように、既知のフォトエツチン
グ技術によりゲートとなり得る部分のみを残すように、
ポリシリコン膜12.酸化シリコン膜11をエツチング
し、MO8型トランジスタのゲートを形成する。
グ技術によりゲートとなり得る部分のみを残すように、
ポリシリコン膜12.酸化シリコン膜11をエツチング
し、MO8型トランジスタのゲートを形成する。
次に第1図(C)に示すように、P型シリコン基板1上
に熱酸化法により、薄い酸化シリコン膜2を形成する。
に熱酸化法により、薄い酸化シリコン膜2を形成する。
薄い酸化シリコン膜2の厚さは、基板から電子または正
孔がトンネリングによって通過できる厚さにする必要が
あり、本実施例では800℃の希釈酸化雰囲気中で酸化
して約20人とした。
孔がトンネリングによって通過できる厚さにする必要が
あり、本実施例では800℃の希釈酸化雰囲気中で酸化
して約20人とした。
次に薄い酸化シリコン膜2上に、気相成長法により窒化
シリコン膜3を形成する。本実施例では、ジクロルシラ
ン(SiH2C12)とアンモニア(NH3)との化学
反応に基づく気相成長法により、気体混合比N H3/
S i H2Cl 2= 10、反応処理温度750
℃の条件下で窒化シリコン膜3を約200人成長させた
。次に窒化シリコン膜3上に、リンをドープ(約3 X
10”m−3) j、たポリシリコン膜4を気相成長
法により約4000人成長させる。
シリコン膜3を形成する。本実施例では、ジクロルシラ
ン(SiH2C12)とアンモニア(NH3)との化学
反応に基づく気相成長法により、気体混合比N H3/
S i H2Cl 2= 10、反応処理温度750
℃の条件下で窒化シリコン膜3を約200人成長させた
。次に窒化シリコン膜3上に、リンをドープ(約3 X
10”m−3) j、たポリシリコン膜4を気相成長
法により約4000人成長させる。
次に第1図fd)に示すように、既知のフォトエツチン
グ技術により、MNO8型トランジスタのゲートとなり
得る部分のみを残すように、ポリシリコン膜4.酸化シ
リコン膜3.薄い酸化シリコン膜2をエツチングする。
グ技術により、MNO8型トランジスタのゲートとなり
得る部分のみを残すように、ポリシリコン膜4.酸化シ
リコン膜3.薄い酸化シリコン膜2をエツチングする。
その後イオン打ち込み法によってリンを打ち込み(10
0keV、2X1015m−2)、MNO3型トランジ
スタのソース5、ドレイン6、MOSff1ランジスタ
のソース13、ドレイン14を同時に形成する。
0keV、2X1015m−2)、MNO3型トランジ
スタのソース5、ドレイン6、MOSff1ランジスタ
のソース13、ドレイン14を同時に形成する。
次に第1図(elに示すように水素の拡散阻止膜として
窒化シリコン膜15を約1000人形成する。
窒化シリコン膜15を約1000人形成する。
本実施例の場合、窒化シリコン膜15は、ジクロルシラ
ン(S i H2C12)とアンモニア(NH3)との
化学反応に基づく気相成長法により、NH3/S i
H2C12=9.750℃の条件下で形成した。次に、
窒化シリコン膜15を、MO8型トランジスタ上にのみ
残るように、既知のフォトエツチング技術によりエツチ
ングする。
ン(S i H2C12)とアンモニア(NH3)との
化学反応に基づく気相成長法により、NH3/S i
H2C12=9.750℃の条件下で形成した。次に、
窒化シリコン膜15を、MO8型トランジスタ上にのみ
残るように、既知のフォトエツチング技術によりエツチ
ングする。
次に既知の化学的気相成長法により、酸化シリコン膜7
を約8000人の厚さで全面に被着後、900℃で20
分水素雰囲気において熱処理を行なう。
を約8000人の厚さで全面に被着後、900℃で20
分水素雰囲気において熱処理を行なう。
次に第1図げ)に示すように、MNO8型トランジスタ
のソース5.ドレイン6、MO8型トランジスタのソー
ス13.ドレイン14上をそれぞれ既知のフォトエツチ
ング技術により部分的に開孔し、アルミニウム電極8を
形成する。
のソース5.ドレイン6、MO8型トランジスタのソー
ス13.ドレイン14上をそれぞれ既知のフォトエツチ
ング技術により部分的に開孔し、アルミニウム電極8を
形成する。
本実施例では、水素の拡散阻止膜として約1000人の
窒化シリコン膜15を使用したが、本発明者の検討によ
れば、1000人程度0窒化シリコン膜は、900℃で
20分の水素雰囲気での熱処理においては十分水素の拡
散を阻止し得る。よって、MO8型トランジスタ上に選
択的に形成された窒化シリコン膜15により、酸化シリ
コン膜11への水素の拡散が阻止され、酸化シリコン膜
11の水素による劣化を防ぐことができる。また水素は
、酸化シリコン膜7中では容易に拡散し、窒化シリコン
膜3および、P型シリコン基板1と薄い酸化ンリコン膜
2の界面に到達するため、MNOS型トランジスタの記
憶保持特性の回復をも同時に実現できる。
窒化シリコン膜15を使用したが、本発明者の検討によ
れば、1000人程度0窒化シリコン膜は、900℃で
20分の水素雰囲気での熱処理においては十分水素の拡
散を阻止し得る。よって、MO8型トランジスタ上に選
択的に形成された窒化シリコン膜15により、酸化シリ
コン膜11への水素の拡散が阻止され、酸化シリコン膜
11の水素による劣化を防ぐことができる。また水素は
、酸化シリコン膜7中では容易に拡散し、窒化シリコン
膜3および、P型シリコン基板1と薄い酸化ンリコン膜
2の界面に到達するため、MNOS型トランジスタの記
憶保持特性の回復をも同時に実現できる。
次に、第2の実施例をのべる。
ポリシリコン膜4の形成までは、第1の実施例に従った
。次に、第2図に示すようにポリシリコン膜4のみを既
知のフォトエツチング技術によりエツチングし、MNO
S型トランジスタのゲートを形成する。次に、イオン打
ち込み法によってリンを打ち込み(200keV、2x
1015m−2)、MNOS型トランジスタのソース5
.ドレイン6゜MO8型トランジスタのソース13.ド
レイン14を同時に形成する。その後、MO5型トラン
ジスタ上に窒化シリコン膜16を、上記第1の実施例と
同様の方法により、この場合約800人形成し、その後
、既知のフォトエツチング技術によりMO8型トランジ
スタ上にのみ残るようにエツチングする。次に、酸化シ
リコン膜7を既知の化学的気相成長法により約8000
人の厚さで全面に被着後、900℃で30分の水素雰囲
気による熱処理を行なった。
。次に、第2図に示すようにポリシリコン膜4のみを既
知のフォトエツチング技術によりエツチングし、MNO
S型トランジスタのゲートを形成する。次に、イオン打
ち込み法によってリンを打ち込み(200keV、2x
1015m−2)、MNOS型トランジスタのソース5
.ドレイン6゜MO8型トランジスタのソース13.ド
レイン14を同時に形成する。その後、MO5型トラン
ジスタ上に窒化シリコン膜16を、上記第1の実施例と
同様の方法により、この場合約800人形成し、その後
、既知のフォトエツチング技術によりMO8型トランジ
スタ上にのみ残るようにエツチングする。次に、酸化シ
リコン膜7を既知の化学的気相成長法により約8000
人の厚さで全面に被着後、900℃で30分の水素雰囲
気による熱処理を行なった。
なお、第2図以降の工程は、上記第1の実施例の第1図
fflの工程と同じである。
fflの工程と同じである。
本実施例では、MNOS型トランジスタのゲート絶縁膜
として使用している窒化シリコン膜3はエツチングせず
に残し、その上に水素の拡散を阻止する膜として窒化シ
リコン膜16を形成している。このような方法をとるこ
とにより、窒化シリコン膜2をエツチングする工程を省
くことができ、さらに水素の拡散阻止膜として使用する
窒化シリコン膜の厚さを薄くすることが可能である。
として使用している窒化シリコン膜3はエツチングせず
に残し、その上に水素の拡散を阻止する膜として窒化シ
リコン膜16を形成している。このような方法をとるこ
とにより、窒化シリコン膜2をエツチングする工程を省
くことができ、さらに水素の拡散阻止膜として使用する
窒化シリコン膜の厚さを薄くすることが可能である。
そこで本実施例では、窒化シリコン膜16の厚さを前記
第1の実施例の窒化シリコン膜15の約1000人より
薄い約800人としている。なお水素雰囲気での熱処理
中、200人程0の窒化シリコン膜中では水素は十分拡
散できることを確認しており、本実施例では前記第1の
実施例より水素雰囲気での熱処理を長く行なうことによ
り、MNOS型トランジスタのチャンネル上の窒化シリ
コン膜3および、P型シリコン基板1と薄い酸化シリコ
ン膜2の界面に水素を十分拡散させることができ、MN
OS型トランジスタの記憶保持特性の回復を可能として
いる。
第1の実施例の窒化シリコン膜15の約1000人より
薄い約800人としている。なお水素雰囲気での熱処理
中、200人程0の窒化シリコン膜中では水素は十分拡
散できることを確認しており、本実施例では前記第1の
実施例より水素雰囲気での熱処理を長く行なうことによ
り、MNOS型トランジスタのチャンネル上の窒化シリ
コン膜3および、P型シリコン基板1と薄い酸化シリコ
ン膜2の界面に水素を十分拡散させることができ、MN
OS型トランジスタの記憶保持特性の回復を可能として
いる。
次に、本発明の第3の実施例をのべる。
窒化シリコン膜3を形成するまでは第1の実施例にした
がった。
がった。
次に第3図に示すように、窒化シリコン膜3上を900
℃の水蒸気雰囲気で20分酸化して酸化シリコン膜20
を約30人形成し、その後、リンをドープ(約3 X
10”m−3) したポリシリコン膜6を約4000人
形成し、フォトエツチング技術により、ポリシリコン膜
4.酸化シリコン膜20゜窒化シリコン膜3.薄い酸化
シリコン膜2をエツチングし、次に、イオン打ち込み法
により、MNOS型トランジスタのソース5.ドレイン
6、MO8型トランジスタのソース13.ドレイン14
を形成する。次に、上記第1の実施例と同様の方法によ
り、窒化シリコン膜15を約1000人の厚さで形成し
、その後、フォトエツチング技術により、MO8型トラ
ンジスタ上にのみ残るようにエツチングする。次に、酸
化シリコン膜7を気相成長法により、約8000人の厚
さで全面に被着後、900℃で20分水素雰囲気で熱処
理を行なう。
℃の水蒸気雰囲気で20分酸化して酸化シリコン膜20
を約30人形成し、その後、リンをドープ(約3 X
10”m−3) したポリシリコン膜6を約4000人
形成し、フォトエツチング技術により、ポリシリコン膜
4.酸化シリコン膜20゜窒化シリコン膜3.薄い酸化
シリコン膜2をエツチングし、次に、イオン打ち込み法
により、MNOS型トランジスタのソース5.ドレイン
6、MO8型トランジスタのソース13.ドレイン14
を形成する。次に、上記第1の実施例と同様の方法によ
り、窒化シリコン膜15を約1000人の厚さで形成し
、その後、フォトエツチング技術により、MO8型トラ
ンジスタ上にのみ残るようにエツチングする。次に、酸
化シリコン膜7を気相成長法により、約8000人の厚
さで全面に被着後、900℃で20分水素雰囲気で熱処
理を行なう。
なお、第3図以降の工程は、上記第1の実施例の第1図
(flの工程と同じである。
(flの工程と同じである。
本実施例はMNOS型トランジスタの代わりにM ON
OS (Metal−Oxide−Nitride−
Oxide−8emi−conductor )型トラ
ンジスタをメモリーセルとして使用した例である。メモ
リーセルをMONO8型トランジスタにすることにより
、トラップされた電子または正孔がゲート電極に逃げる
ことを阻止できるため、MNOS型トランジスタに比べ
記憶保持特性の向上を図ることが可能となる。
OS (Metal−Oxide−Nitride−
Oxide−8emi−conductor )型トラ
ンジスタをメモリーセルとして使用した例である。メモ
リーセルをMONO8型トランジスタにすることにより
、トラップされた電子または正孔がゲート電極に逃げる
ことを阻止できるため、MNOS型トランジスタに比べ
記憶保持特性の向上を図ることが可能となる。
なお、上記三つの実施例では、nチャンネル−Siゲー
トプロセスについてのみ説明したが、Pチャンネル−3
iゲートプロセス、CMO8Siゲートプロセスにおい
ても同様の効果が得られることはいうまでもない。
トプロセスについてのみ説明したが、Pチャンネル−3
iゲートプロセス、CMO8Siゲートプロセスにおい
ても同様の効果が得られることはいうまでもない。
発明の効果
本発明は、MNOS型トランジスタとMO9O9型トラ
ンジスタ一の半導体基板上にある半導体記憶装置の製造
方法において、MO8型トランジスタ上に水素の拡散阻
止膜を選択的に形成し、その後水素雰囲気での熱処理を
行なうため、水素をMNOS型トランジスタにのみ選択
的に拡散することができ、MNOS型トランジスタの記
憶保持特性の向上と、MO8型トランジスタの信頼性の
向上を同時に実現できるため、MNOS型トランジスタ
とMO8型トランジスタが同一基板上にある半導体記憶
装置の高信頼性化に大きく寄与するものである。
ンジスタ一の半導体基板上にある半導体記憶装置の製造
方法において、MO8型トランジスタ上に水素の拡散阻
止膜を選択的に形成し、その後水素雰囲気での熱処理を
行なうため、水素をMNOS型トランジスタにのみ選択
的に拡散することができ、MNOS型トランジスタの記
憶保持特性の向上と、MO8型トランジスタの信頼性の
向上を同時に実現できるため、MNOS型トランジスタ
とMO8型トランジスタが同一基板上にある半導体記憶
装置の高信頼性化に大きく寄与するものである。
第1図は本発明の製造方法の第1の実施例を説明するた
めの工程順断面図、第2図は本発明の製造方法の第2の
実施例を説明するための断面図、第3図は本発明の製造
方法の第3の実施例を説明するための断面図、第4図は
従来のMNOS型トランジスタの製造方法を説明するた
めの断面図である。 1・・・・・・P型シリコン基板、2・・・・・・薄い
酸化シリコン膜、3,15.16・・・・・・窒化シリ
コン膜、4.12・・・・・・ポリシリコン膜、5,1
3・・・・・・ソース、6,14・・・・・・ドレイン
、7,10,11.20・・・・・・酸化シリコン膜、
8・・・・・・アルミニウム電極。
めの工程順断面図、第2図は本発明の製造方法の第2の
実施例を説明するための断面図、第3図は本発明の製造
方法の第3の実施例を説明するための断面図、第4図は
従来のMNOS型トランジスタの製造方法を説明するた
めの断面図である。 1・・・・・・P型シリコン基板、2・・・・・・薄い
酸化シリコン膜、3,15.16・・・・・・窒化シリ
コン膜、4.12・・・・・・ポリシリコン膜、5,1
3・・・・・・ソース、6,14・・・・・・ドレイン
、7,10,11.20・・・・・・酸化シリコン膜、
8・・・・・・アルミニウム電極。
Claims (2)
- (1)半導体基板上に第1の酸化シリコン膜よりなる第
1のゲート絶縁膜を形成する工程と、前記第1のゲート
絶縁膜上に第1のゲート電極を形成する工程と、前記半
導体基板上に第2の酸化シリコン膜と窒化シリコン膜を
含む第2のゲート絶縁膜を形成する工程と、前記第2の
ゲート絶縁膜上に第2のゲート電極を形成する工程と、
前記第1のゲート電極上部に水素の拡散阻止膜を選択的
に形成した後、水素雰囲気中で熱処理を行なう工程を有
することを特徴とする半導体記憶装置の製造方法。 - (2)ゲート絶縁膜が、第2の酸化シリコン膜、窒化シ
リコン膜、第3の酸化シリコン膜を順次積層した三層膜
でなることを特徴とする請求項1記載の半導体記憶装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023185A JPH03227069A (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023185A JPH03227069A (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03227069A true JPH03227069A (ja) | 1991-10-08 |
Family
ID=12103596
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023185A Pending JPH03227069A (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03227069A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163437A (ja) * | 1996-08-20 | 1998-06-19 | Ramtron Internatl Corp | 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極 |
WO2002045157A1 (en) * | 2000-11-28 | 2002-06-06 | Fasl Llc | Simultaneous formation of charge storage and bitline to worldline isolation |
JP2010109049A (ja) * | 2008-10-29 | 2010-05-13 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1990
- 1990-01-31 JP JP2023185A patent/JPH03227069A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10163437A (ja) * | 1996-08-20 | 1998-06-19 | Ramtron Internatl Corp | 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極 |
JP4511642B2 (ja) * | 1996-08-20 | 2010-07-28 | ラムトロン・インターナショナル・コーポレーション | 強誘電体キャパシタの製造方法 |
WO2002045157A1 (en) * | 2000-11-28 | 2002-06-06 | Fasl Llc | Simultaneous formation of charge storage and bitline to worldline isolation |
US6465306B1 (en) | 2000-11-28 | 2002-10-15 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
US6555436B2 (en) | 2000-11-28 | 2003-04-29 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
JP2010109049A (ja) * | 2008-10-29 | 2010-05-13 | Seiko Epson Corp | 半導体装置の製造方法 |
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