JPH03227069A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH03227069A JPH03227069A JP2023185A JP2318590A JPH03227069A JP H03227069 A JPH03227069 A JP H03227069A JP 2023185 A JP2023185 A JP 2023185A JP 2318590 A JP2318590 A JP 2318590A JP H03227069 A JPH03227069 A JP H03227069A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＮＯＳ （ｌｌｅｔａｌ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ ）型の半
導体記憶装置の製造方法に関するものである。
−Ｏｘｉｄｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ ）型の半
導体記憶装置の製造方法に関するものである。
従来の技術
近年、電気的書換えが可能なＥＥＦＲＯＭ（Ｅｌｅｃｔ
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍａｂｌｅ ＲＯＭ）の一つとして、Ｍ Ｎ ＯＳ
（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−８ｅｍ
ｉｃｏｎｄｕｃｔｏｒ ）型トランジスタをメモリーセ
ルとして使用した半導体記憶装置が利用されるようにな
ってきた。
ｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇ
ｒａｍａｂｌｅ ＲＯＭ）の一つとして、Ｍ Ｎ ＯＳ
（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−８ｅｍ
ｉｃｏｎｄｕｃｔｏｒ ）型トランジスタをメモリーセ
ルとして使用した半導体記憶装置が利用されるようにな
ってきた。
第４図に従来のＭＮＯＳ型トランジスタの製造方法を説
明する断面図を示す。第４図に示すように、Ｐ型シリコ
ン基板１の上に、薄い酸化シリコン膜２．窒化シリコン
膜３．ゲート電極としてポリシリコン膜４を順次積層し
、Ｐ型シリコン基板１の表面から内部にかけてソース５
とドレイン６を形成し、全面に酸化シリコン膜７を被着
後、ソース５とドレイン６上の酸化シリコン膜７を部分
的に開孔し、アルミニウム電極８を形成する。
明する断面図を示す。第４図に示すように、Ｐ型シリコ
ン基板１の上に、薄い酸化シリコン膜２．窒化シリコン
膜３．ゲート電極としてポリシリコン膜４を順次積層し
、Ｐ型シリコン基板１の表面から内部にかけてソース５
とドレイン６を形成し、全面に酸化シリコン膜７を被着
後、ソース５とドレイン６上の酸化シリコン膜７を部分
的に開孔し、アルミニウム電極８を形成する。
第４図のＭＮＯ３型トランジスタに情報を記憶するとき
は、ゲート電極であるポリシリコン膜４に正または負の
高電圧を印加する。すると、Ｐ型シリコン基板ｌ中の電
子または正孔がトンネリングによって薄い酸化シリコン
膜２を通過し、薄い酸化シリコン膜２と窒化シリコン膜
３の界面、あるいは窒化シリコン膜３中にトラップされ
、情報として記憶される。
は、ゲート電極であるポリシリコン膜４に正または負の
高電圧を印加する。すると、Ｐ型シリコン基板ｌ中の電
子または正孔がトンネリングによって薄い酸化シリコン
膜２を通過し、薄い酸化シリコン膜２と窒化シリコン膜
３の界面、あるいは窒化シリコン膜３中にトラップされ
、情報として記憶される。
ここでＭＮＯ３型トランジスタの重要な特性のひとつと
して、記憶保持特性がある。ＭＮＯ３型トランジスタの
記憶保持特性とはトラップされた電子または正孔をゲー
ト絶縁膜中に保持し得る時間を言う。
して、記憶保持特性がある。ＭＮＯ３型トランジスタの
記憶保持特性とはトラップされた電子または正孔をゲー
ト絶縁膜中に保持し得る時間を言う。
ＭＮＯ３型トランジスタを用いた半導体記憶装置を高集
積化するためには、ＭＮＯ３型トランジスタのゲート電
極として、アルミニウムなどの金属電極を使用する代わ
りに、第４図に示したように、微細化に適したポリシリ
コン電極を用いる必要がある。ところが、ゲート電極と
してポリシリコンを用いる場合、ポリシリコン膜形成の
工程や、その後のソース、ドレインを形成するための熱
拡散の工程などで高温度の熱処理が必要であり、その過
程でＭＮＯ３型トランジスタのゲート絶縁膜である窒化
シリコン膜も高温度の熱処理を受けることになる。ＭＮ
Ｏ５型トランジスタのゲート絶縁膜である窒化シリコン
膜が、その形成時の温度以上の高温にざらされると、Ｍ
ＮＯ８型トランジスタの記憶保持特性が著しく劣化する
ことが知られており、上記のようにポリシリコンをゲー
ト電極に用いる場合も、ゲート電極形成後の高温度の熱
処理によってＭＮＯ８型トランジスタの記憶保持特性は
劣化する。
積化するためには、ＭＮＯ３型トランジスタのゲート電
極として、アルミニウムなどの金属電極を使用する代わ
りに、第４図に示したように、微細化に適したポリシリ
コン電極を用いる必要がある。ところが、ゲート電極と
してポリシリコンを用いる場合、ポリシリコン膜形成の
工程や、その後のソース、ドレインを形成するための熱
拡散の工程などで高温度の熱処理が必要であり、その過
程でＭＮＯ３型トランジスタのゲート絶縁膜である窒化
シリコン膜も高温度の熱処理を受けることになる。ＭＮ
Ｏ５型トランジスタのゲート絶縁膜である窒化シリコン
膜が、その形成時の温度以上の高温にざらされると、Ｍ
ＮＯ８型トランジスタの記憶保持特性が著しく劣化する
ことが知られており、上記のようにポリシリコンをゲー
ト電極に用いる場合も、ゲート電極形成後の高温度の熱
処理によってＭＮＯ８型トランジスタの記憶保持特性は
劣化する。
従来、高温度の熱処理により劣化したＭＮＯ５型トラン
ジスタの記憶保持特性を回復する方法として、ＭＮＯ８
型トランジスタを高温度（７００℃以上）の水素雰囲気
で熱処理する方法が知られている（たとえば、特開昭５
５−３０８４６号公報）。
ジスタの記憶保持特性を回復する方法として、ＭＮＯ８
型トランジスタを高温度（７００℃以上）の水素雰囲気
で熱処理する方法が知られている（たとえば、特開昭５
５−３０８４６号公報）。
水素雰囲気での熱処理がＭＮＯ３型トランジスタの記憶
保持特性を回復する理由としては、次の２点がある。
保持特性を回復する理由としては、次の２点がある。
ｆｉ＋ 窒化シリコン膜の電気伝導度は膜中の水素濃
度が高くなるほど低下する。
度が高くなるほど低下する。
（２） シリコン基板と酸化シリコン膜の界面準位が
、水素雰囲気での熱処理によって減少する。
、水素雰囲気での熱処理によって減少する。
上記（１）はトラップされた電子または正孔が熱的励起
によって失われることを阻止し、上記（２）はトラップ
された電子または正孔がトンネリングによってシリコン
基板に逃げることを阻止する。
によって失われることを阻止し、上記（２）はトラップ
された電子または正孔がトンネリングによってシリコン
基板に逃げることを阻止する。
第４図で説明した製造方法において、この方法によりＭ
ＮＯ８型トランジスタの記憶保持特性の回復を行なうに
は、水素雰囲気での熱処理を、酸化シリコン膜７の被着
とアルミニウム電極８の形成の間に行えばよい。
ＮＯ８型トランジスタの記憶保持特性の回復を行なうに
は、水素雰囲気での熱処理を、酸化シリコン膜７の被着
とアルミニウム電極８の形成の間に行えばよい。
発明が解決しようとする課題
通常、ＭＮＯ５型半導体記憶装置を製造する場合、メモ
リーセルであるＭＮＯ８型トランジスタを電気的に制御
するために、同一基板上にＭＯＳ型トランジスタを製造
する。しかし上記従来の方法によりＭＮＯ３型トランジ
スタを高温の水素雰囲気で熱処理すると、ＭＯＳ型トラ
ンジスタのゲート絶縁膜として用いられている酸化シリ
コン膜中にも水素が拡散し、酸化シリコン膜中のトラッ
プ密度が増加するため、電荷が酸化シリコン膜中にトラ
ップされる率が上がり、酸化シリコン膜の絶縁破壊が助
長されたり、ホットキャリアー特性が劣化するなど、Ｍ
ＯＳ型トランジスタの信頼性が低下する。本発明は上記
従来の問題を解決するものであり、ＭＮＯＳ型半導型半
導体記憶装造方法において、ＭＮＯ８型トランジスタの
記憶保持特性を向上させるとともに、ＭＮＯ８型トラン
ジスタと同一基板上に製造されたＭＯＳ型トランジスタ
の信頼性を向上させることのできる製造方法を提供する
ことを目的とする。
リーセルであるＭＮＯ８型トランジスタを電気的に制御
するために、同一基板上にＭＯＳ型トランジスタを製造
する。しかし上記従来の方法によりＭＮＯ３型トランジ
スタを高温の水素雰囲気で熱処理すると、ＭＯＳ型トラ
ンジスタのゲート絶縁膜として用いられている酸化シリ
コン膜中にも水素が拡散し、酸化シリコン膜中のトラッ
プ密度が増加するため、電荷が酸化シリコン膜中にトラ
ップされる率が上がり、酸化シリコン膜の絶縁破壊が助
長されたり、ホットキャリアー特性が劣化するなど、Ｍ
ＯＳ型トランジスタの信頼性が低下する。本発明は上記
従来の問題を解決するものであり、ＭＮＯＳ型半導型半
導体記憶装造方法において、ＭＮＯ８型トランジスタの
記憶保持特性を向上させるとともに、ＭＮＯ８型トラン
ジスタと同一基板上に製造されたＭＯＳ型トランジスタ
の信頼性を向上させることのできる製造方法を提供する
ことを目的とする。
課題を解決するための手段
上記目的を達成するために、本発明の半導体記憶装置の
製造方法は、半導体基板上に第１の酸化シリコン膜より
なる第１のゲート絶縁膜を形成する工程と、前記第１の
ゲート絶縁膜上に第１のゲート電極を形成する工程と、
前記半導体基板上に第２の酸化シリコン膜と窒化シリコ
ン膜を含む第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜上に第２のゲート電極を形成する工
程と、前記第１のゲート電極上部に水素の拡散阻止膜を
選択的に形成した後、水素雰囲気中で熱処理を行なう工
程を備える。
製造方法は、半導体基板上に第１の酸化シリコン膜より
なる第１のゲート絶縁膜を形成する工程と、前記第１の
ゲート絶縁膜上に第１のゲート電極を形成する工程と、
前記半導体基板上に第２の酸化シリコン膜と窒化シリコ
ン膜を含む第２のゲート絶縁膜を形成する工程と、前記
第２のゲート絶縁膜上に第２のゲート電極を形成する工
程と、前記第１のゲート電極上部に水素の拡散阻止膜を
選択的に形成した後、水素雰囲気中で熱処理を行なう工
程を備える。
作用
本発明によると、水素雰囲気での熱処理の工程において
、ＭＯ８型トランジスタ上に選択的に形成された水素の
拡散阻止膜がＭＯ３型トランジスタのゲート絶縁膜であ
る酸化シリコン膜への水素の拡散を阻止するため、酸化
シリコン膜の劣化が起こらず、ＭＯ８型トランジスタの
信頼性の確保とＭＮＯ３型トランジスタの記憶保持特性
の回復が同時に可能となる。
、ＭＯ８型トランジスタ上に選択的に形成された水素の
拡散阻止膜がＭＯ３型トランジスタのゲート絶縁膜であ
る酸化シリコン膜への水素の拡散を阻止するため、酸化
シリコン膜の劣化が起こらず、ＭＯ８型トランジスタの
信頼性の確保とＭＮＯ３型トランジスタの記憶保持特性
の回復が同時に可能となる。
実施例
本発明の具体的な実施例を図面を用いて説明する。
第１図は本発明の第１の実施例を示した工程順断面図で
ある。
ある。
まず、第１図（ａｌに示すように、Ｐ型シリコン基板１
上に厚さ５０００人の酸化シリコン膜１０を、既知の選
択酸化法により選択的に形成し、その後、Ｐ型シリコン
基板１の表面を熱酸化法により酸化し、厚さ約２５０人
の酸化シリコン膜１１を形成する。次に酸化シリコン膜
１１上にリンをドープ（約３×１０２０ｍ−３）したポ
リシリコン膜１２を気相成長法により約４０００人形成
する。
上に厚さ５０００人の酸化シリコン膜１０を、既知の選
択酸化法により選択的に形成し、その後、Ｐ型シリコン
基板１の表面を熱酸化法により酸化し、厚さ約２５０人
の酸化シリコン膜１１を形成する。次に酸化シリコン膜
１１上にリンをドープ（約３×１０２０ｍ−３）したポ
リシリコン膜１２を気相成長法により約４０００人形成
する。
次に第１図（ｂｌに示すように、既知のフォトエツチン
グ技術によりゲートとなり得る部分のみを残すように、
ポリシリコン膜１２．酸化シリコン膜１１をエツチング
し、ＭＯ８型トランジスタのゲートを形成する。
グ技術によりゲートとなり得る部分のみを残すように、
ポリシリコン膜１２．酸化シリコン膜１１をエツチング
し、ＭＯ８型トランジスタのゲートを形成する。
次に第１図（Ｃ）に示すように、Ｐ型シリコン基板１上
に熱酸化法により、薄い酸化シリコン膜２を形成する。
に熱酸化法により、薄い酸化シリコン膜２を形成する。
薄い酸化シリコン膜２の厚さは、基板から電子または正
孔がトンネリングによって通過できる厚さにする必要が
あり、本実施例では８００℃の希釈酸化雰囲気中で酸化
して約２０人とした。
孔がトンネリングによって通過できる厚さにする必要が
あり、本実施例では８００℃の希釈酸化雰囲気中で酸化
して約２０人とした。
次に薄い酸化シリコン膜２上に、気相成長法により窒化
シリコン膜３を形成する。本実施例では、ジクロルシラ
ン（ＳｉＨ２Ｃ１２）とアンモニア（ＮＨ３）との化学
反応に基づく気相成長法により、気体混合比Ｎ Ｈ３／
Ｓ ｉ Ｈ２Ｃｌ ２＝ １０、反応処理温度７５０
℃の条件下で窒化シリコン膜３を約２００人成長させた
。次に窒化シリコン膜３上に、リンをドープ（約３ Ｘ
１０”ｍ−３） ｊ、たポリシリコン膜４を気相成長
法により約４０００人成長させる。
シリコン膜３を形成する。本実施例では、ジクロルシラ
ン（ＳｉＨ２Ｃ１２）とアンモニア（ＮＨ３）との化学
反応に基づく気相成長法により、気体混合比Ｎ Ｈ３／
Ｓ ｉ Ｈ２Ｃｌ ２＝ １０、反応処理温度７５０
℃の条件下で窒化シリコン膜３を約２００人成長させた
。次に窒化シリコン膜３上に、リンをドープ（約３ Ｘ
１０”ｍ−３） ｊ、たポリシリコン膜４を気相成長
法により約４０００人成長させる。
次に第１図ｆｄ）に示すように、既知のフォトエツチン
グ技術により、ＭＮＯ８型トランジスタのゲートとなり
得る部分のみを残すように、ポリシリコン膜４．酸化シ
リコン膜３．薄い酸化シリコン膜２をエツチングする。
グ技術により、ＭＮＯ８型トランジスタのゲートとなり
得る部分のみを残すように、ポリシリコン膜４．酸化シ
リコン膜３．薄い酸化シリコン膜２をエツチングする。
その後イオン打ち込み法によってリンを打ち込み（１０
０ｋｅＶ、２Ｘ１０１５ｍ−２）、ＭＮＯ３型トランジ
スタのソース５、ドレイン６、ＭＯＳｆｆ１ランジスタ
のソース１３、ドレイン１４を同時に形成する。
０ｋｅＶ、２Ｘ１０１５ｍ−２）、ＭＮＯ３型トランジ
スタのソース５、ドレイン６、ＭＯＳｆｆ１ランジスタ
のソース１３、ドレイン１４を同時に形成する。
次に第１図（ｅｌに示すように水素の拡散阻止膜として
窒化シリコン膜１５を約１０００人形成する。
窒化シリコン膜１５を約１０００人形成する。
本実施例の場合、窒化シリコン膜１５は、ジクロルシラ
ン（Ｓ ｉ Ｈ２Ｃ１２）とアンモニア（ＮＨ３）との
化学反応に基づく気相成長法により、ＮＨ３／Ｓ ｉ
Ｈ２Ｃ１２＝９．７５０℃の条件下で形成した。次に、
窒化シリコン膜１５を、ＭＯ８型トランジスタ上にのみ
残るように、既知のフォトエツチング技術によりエツチ
ングする。
ン（Ｓ ｉ Ｈ２Ｃ１２）とアンモニア（ＮＨ３）との
化学反応に基づく気相成長法により、ＮＨ３／Ｓ ｉ
Ｈ２Ｃ１２＝９．７５０℃の条件下で形成した。次に、
窒化シリコン膜１５を、ＭＯ８型トランジスタ上にのみ
残るように、既知のフォトエツチング技術によりエツチ
ングする。
次に既知の化学的気相成長法により、酸化シリコン膜７
を約８０００人の厚さで全面に被着後、９００℃で２０
分水素雰囲気において熱処理を行なう。
を約８０００人の厚さで全面に被着後、９００℃で２０
分水素雰囲気において熱処理を行なう。
次に第１図げ）に示すように、ＭＮＯ８型トランジスタ
のソース５．ドレイン６、ＭＯ８型トランジスタのソー
ス１３．ドレイン１４上をそれぞれ既知のフォトエツチ
ング技術により部分的に開孔し、アルミニウム電極８を
形成する。
のソース５．ドレイン６、ＭＯ８型トランジスタのソー
ス１３．ドレイン１４上をそれぞれ既知のフォトエツチ
ング技術により部分的に開孔し、アルミニウム電極８を
形成する。
本実施例では、水素の拡散阻止膜として約１０００人の
窒化シリコン膜１５を使用したが、本発明者の検討によ
れば、１０００人程度０窒化シリコン膜は、９００℃で
２０分の水素雰囲気での熱処理においては十分水素の拡
散を阻止し得る。よって、ＭＯ８型トランジスタ上に選
択的に形成された窒化シリコン膜１５により、酸化シリ
コン膜１１への水素の拡散が阻止され、酸化シリコン膜
１１の水素による劣化を防ぐことができる。また水素は
、酸化シリコン膜７中では容易に拡散し、窒化シリコン
膜３および、Ｐ型シリコン基板１と薄い酸化ンリコン膜
２の界面に到達するため、ＭＮＯＳ型トランジスタの記
憶保持特性の回復をも同時に実現できる。
窒化シリコン膜１５を使用したが、本発明者の検討によ
れば、１０００人程度０窒化シリコン膜は、９００℃で
２０分の水素雰囲気での熱処理においては十分水素の拡
散を阻止し得る。よって、ＭＯ８型トランジスタ上に選
択的に形成された窒化シリコン膜１５により、酸化シリ
コン膜１１への水素の拡散が阻止され、酸化シリコン膜
１１の水素による劣化を防ぐことができる。また水素は
、酸化シリコン膜７中では容易に拡散し、窒化シリコン
膜３および、Ｐ型シリコン基板１と薄い酸化ンリコン膜
２の界面に到達するため、ＭＮＯＳ型トランジスタの記
憶保持特性の回復をも同時に実現できる。
次に、第２の実施例をのべる。
ポリシリコン膜４の形成までは、第１の実施例に従った
。次に、第２図に示すようにポリシリコン膜４のみを既
知のフォトエツチング技術によりエツチングし、ＭＮＯ
Ｓ型トランジスタのゲートを形成する。次に、イオン打
ち込み法によってリンを打ち込み（２００ｋｅＶ、２ｘ
１０１５ｍ−２）、ＭＮＯＳ型トランジスタのソース５
．ドレイン６゜ＭＯ８型トランジスタのソース１３．ド
レイン１４を同時に形成する。その後、ＭＯ５型トラン
ジスタ上に窒化シリコン膜１６を、上記第１の実施例と
同様の方法により、この場合約８００人形成し、その後
、既知のフォトエツチング技術によりＭＯ８型トランジ
スタ上にのみ残るようにエツチングする。次に、酸化シ
リコン膜７を既知の化学的気相成長法により約８０００
人の厚さで全面に被着後、９００℃で３０分の水素雰囲
気による熱処理を行なった。
。次に、第２図に示すようにポリシリコン膜４のみを既
知のフォトエツチング技術によりエツチングし、ＭＮＯ
Ｓ型トランジスタのゲートを形成する。次に、イオン打
ち込み法によってリンを打ち込み（２００ｋｅＶ、２ｘ
１０１５ｍ−２）、ＭＮＯＳ型トランジスタのソース５
．ドレイン６゜ＭＯ８型トランジスタのソース１３．ド
レイン１４を同時に形成する。その後、ＭＯ５型トラン
ジスタ上に窒化シリコン膜１６を、上記第１の実施例と
同様の方法により、この場合約８００人形成し、その後
、既知のフォトエツチング技術によりＭＯ８型トランジ
スタ上にのみ残るようにエツチングする。次に、酸化シ
リコン膜７を既知の化学的気相成長法により約８０００
人の厚さで全面に被着後、９００℃で３０分の水素雰囲
気による熱処理を行なった。
なお、第２図以降の工程は、上記第１の実施例の第１図
ｆｆｌの工程と同じである。
ｆｆｌの工程と同じである。
本実施例では、ＭＮＯＳ型トランジスタのゲート絶縁膜
として使用している窒化シリコン膜３はエツチングせず
に残し、その上に水素の拡散を阻止する膜として窒化シ
リコン膜１６を形成している。このような方法をとるこ
とにより、窒化シリコン膜２をエツチングする工程を省
くことができ、さらに水素の拡散阻止膜として使用する
窒化シリコン膜の厚さを薄くすることが可能である。
として使用している窒化シリコン膜３はエツチングせず
に残し、その上に水素の拡散を阻止する膜として窒化シ
リコン膜１６を形成している。このような方法をとるこ
とにより、窒化シリコン膜２をエツチングする工程を省
くことができ、さらに水素の拡散阻止膜として使用する
窒化シリコン膜の厚さを薄くすることが可能である。
そこで本実施例では、窒化シリコン膜１６の厚さを前記
第１の実施例の窒化シリコン膜１５の約１０００人より
薄い約８００人としている。なお水素雰囲気での熱処理
中、２００人程０の窒化シリコン膜中では水素は十分拡
散できることを確認しており、本実施例では前記第１の
実施例より水素雰囲気での熱処理を長く行なうことによ
り、ＭＮＯＳ型トランジスタのチャンネル上の窒化シリ
コン膜３および、Ｐ型シリコン基板１と薄い酸化シリコ
ン膜２の界面に水素を十分拡散させることができ、ＭＮ
ＯＳ型トランジスタの記憶保持特性の回復を可能として
いる。
第１の実施例の窒化シリコン膜１５の約１０００人より
薄い約８００人としている。なお水素雰囲気での熱処理
中、２００人程０の窒化シリコン膜中では水素は十分拡
散できることを確認しており、本実施例では前記第１の
実施例より水素雰囲気での熱処理を長く行なうことによ
り、ＭＮＯＳ型トランジスタのチャンネル上の窒化シリ
コン膜３および、Ｐ型シリコン基板１と薄い酸化シリコ
ン膜２の界面に水素を十分拡散させることができ、ＭＮ
ＯＳ型トランジスタの記憶保持特性の回復を可能として
いる。
次に、本発明の第３の実施例をのべる。
窒化シリコン膜３を形成するまでは第１の実施例にした
がった。
がった。
次に第３図に示すように、窒化シリコン膜３上を９００
℃の水蒸気雰囲気で２０分酸化して酸化シリコン膜２０
を約３０人形成し、その後、リンをドープ（約３ Ｘ
１０”ｍ−３） したポリシリコン膜６を約４０００人
形成し、フォトエツチング技術により、ポリシリコン膜
４．酸化シリコン膜２０゜窒化シリコン膜３．薄い酸化
シリコン膜２をエツチングし、次に、イオン打ち込み法
により、ＭＮＯＳ型トランジスタのソース５．ドレイン
６、ＭＯ８型トランジスタのソース１３．ドレイン１４
を形成する。次に、上記第１の実施例と同様の方法によ
り、窒化シリコン膜１５を約１０００人の厚さで形成し
、その後、フォトエツチング技術により、ＭＯ８型トラ
ンジスタ上にのみ残るようにエツチングする。次に、酸
化シリコン膜７を気相成長法により、約８０００人の厚
さで全面に被着後、９００℃で２０分水素雰囲気で熱処
理を行なう。
℃の水蒸気雰囲気で２０分酸化して酸化シリコン膜２０
を約３０人形成し、その後、リンをドープ（約３ Ｘ
１０”ｍ−３） したポリシリコン膜６を約４０００人
形成し、フォトエツチング技術により、ポリシリコン膜
４．酸化シリコン膜２０゜窒化シリコン膜３．薄い酸化
シリコン膜２をエツチングし、次に、イオン打ち込み法
により、ＭＮＯＳ型トランジスタのソース５．ドレイン
６、ＭＯ８型トランジスタのソース１３．ドレイン１４
を形成する。次に、上記第１の実施例と同様の方法によ
り、窒化シリコン膜１５を約１０００人の厚さで形成し
、その後、フォトエツチング技術により、ＭＯ８型トラ
ンジスタ上にのみ残るようにエツチングする。次に、酸
化シリコン膜７を気相成長法により、約８０００人の厚
さで全面に被着後、９００℃で２０分水素雰囲気で熱処
理を行なう。
なお、第３図以降の工程は、上記第１の実施例の第１図
（ｆｌの工程と同じである。
（ｆｌの工程と同じである。
本実施例はＭＮＯＳ型トランジスタの代わりにＭ ＯＮ
ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−
Ｏｘｉｄｅ−８ｅｍｉ−ｃｏｎｄｕｃｔｏｒ ）型トラ
ンジスタをメモリーセルとして使用した例である。メモ
リーセルをＭＯＮＯ８型トランジスタにすることにより
、トラップされた電子または正孔がゲート電極に逃げる
ことを阻止できるため、ＭＮＯＳ型トランジスタに比べ
記憶保持特性の向上を図ることが可能となる。
ＯＳ （Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−
Ｏｘｉｄｅ−８ｅｍｉ−ｃｏｎｄｕｃｔｏｒ ）型トラ
ンジスタをメモリーセルとして使用した例である。メモ
リーセルをＭＯＮＯ８型トランジスタにすることにより
、トラップされた電子または正孔がゲート電極に逃げる
ことを阻止できるため、ＭＮＯＳ型トランジスタに比べ
記憶保持特性の向上を図ることが可能となる。
なお、上記三つの実施例では、ｎチャンネル−Ｓｉゲー
トプロセスについてのみ説明したが、Ｐチャンネル−３
ｉゲートプロセス、ＣＭＯ８Ｓｉゲートプロセスにおい
ても同様の効果が得られることはいうまでもない。
トプロセスについてのみ説明したが、Ｐチャンネル−３
ｉゲートプロセス、ＣＭＯ８Ｓｉゲートプロセスにおい
ても同様の効果が得られることはいうまでもない。
発明の効果
本発明は、ＭＮＯＳ型トランジスタとＭＯ９Ｏ９型トラ
ンジスタ一の半導体基板上にある半導体記憶装置の製造
方法において、ＭＯ８型トランジスタ上に水素の拡散阻
止膜を選択的に形成し、その後水素雰囲気での熱処理を
行なうため、水素をＭＮＯＳ型トランジスタにのみ選択
的に拡散することができ、ＭＮＯＳ型トランジスタの記
憶保持特性の向上と、ＭＯ８型トランジスタの信頼性の
向上を同時に実現できるため、ＭＮＯＳ型トランジスタ
とＭＯ８型トランジスタが同一基板上にある半導体記憶
装置の高信頼性化に大きく寄与するものである。
ンジスタ一の半導体基板上にある半導体記憶装置の製造
方法において、ＭＯ８型トランジスタ上に水素の拡散阻
止膜を選択的に形成し、その後水素雰囲気での熱処理を
行なうため、水素をＭＮＯＳ型トランジスタにのみ選択
的に拡散することができ、ＭＮＯＳ型トランジスタの記
憶保持特性の向上と、ＭＯ８型トランジスタの信頼性の
向上を同時に実現できるため、ＭＮＯＳ型トランジスタ
とＭＯ８型トランジスタが同一基板上にある半導体記憶
装置の高信頼性化に大きく寄与するものである。
第１図は本発明の製造方法の第１の実施例を説明するた
めの工程順断面図、第２図は本発明の製造方法の第２の
実施例を説明するための断面図、第３図は本発明の製造
方法の第３の実施例を説明するための断面図、第４図は
従来のＭＮＯＳ型トランジスタの製造方法を説明するた
めの断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・薄い
酸化シリコン膜、３，１５．１６・・・・・・窒化シリ
コン膜、４．１２・・・・・・ポリシリコン膜、５，１
３・・・・・・ソース、６，１４・・・・・・ドレイン
、７，１０，１１．２０・・・・・・酸化シリコン膜、
８・・・・・・アルミニウム電極。
めの工程順断面図、第２図は本発明の製造方法の第２の
実施例を説明するための断面図、第３図は本発明の製造
方法の第３の実施例を説明するための断面図、第４図は
従来のＭＮＯＳ型トランジスタの製造方法を説明するた
めの断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・薄い
酸化シリコン膜、３，１５．１６・・・・・・窒化シリ
コン膜、４．１２・・・・・・ポリシリコン膜、５，１
３・・・・・・ソース、６，１４・・・・・・ドレイン
、７，１０，１１．２０・・・・・・酸化シリコン膜、
８・・・・・・アルミニウム電極。
Claims (2)
- （１）半導体基板上に第１の酸化シリコン膜よりなる第
１のゲート絶縁膜を形成する工程と、前記第１のゲート
絶縁膜上に第１のゲート電極を形成する工程と、前記半
導体基板上に第２の酸化シリコン膜と窒化シリコン膜を
含む第２のゲート絶縁膜を形成する工程と、前記第２の
ゲート絶縁膜上に第２のゲート電極を形成する工程と、
前記第１のゲート電極上部に水素の拡散阻止膜を選択的
に形成した後、水素雰囲気中で熱処理を行なう工程を有
することを特徴とする半導体記憶装置の製造方法。 - （２）ゲート絶縁膜が、第２の酸化シリコン膜、窒化シ
リコン膜、第３の酸化シリコン膜を順次積層した三層膜
でなることを特徴とする請求項１記載の半導体記憶装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023185A JPH03227069A (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023185A JPH03227069A (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03227069A true JPH03227069A (ja) | 1991-10-08 |
Family
ID=12103596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023185A Pending JPH03227069A (ja) | 1990-01-31 | 1990-01-31 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03227069A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163437A (ja) * | 1996-08-20 | 1998-06-19 | Ramtron Internatl Corp | 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極 |
| WO2002045157A1 (en) * | 2000-11-28 | 2002-06-06 | Fasl Llc | Simultaneous formation of charge storage and bitline to worldline isolation |
| JP2010109049A (ja) * | 2008-10-29 | 2010-05-13 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1990
- 1990-01-31 JP JP2023185A patent/JPH03227069A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163437A (ja) * | 1996-08-20 | 1998-06-19 | Ramtron Internatl Corp | 強誘電体キャパシタの部分的にあるいは完全に被包された上部電極 |
| JP4511642B2 (ja) * | 1996-08-20 | 2010-07-28 | ラムトロン・インターナショナル・コーポレーション | 強誘電体キャパシタの製造方法 |
| WO2002045157A1 (en) * | 2000-11-28 | 2002-06-06 | Fasl Llc | Simultaneous formation of charge storage and bitline to worldline isolation |
| US6465306B1 (en) | 2000-11-28 | 2002-10-15 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
| US6555436B2 (en) | 2000-11-28 | 2003-04-29 | Advanced Micro Devices, Inc. | Simultaneous formation of charge storage and bitline to wordline isolation |
| JP2010109049A (ja) * | 2008-10-29 | 2010-05-13 | Seiko Epson Corp | 半導体装置の製造方法 |
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