JPH0613543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0613543A JPH0613543A JP2411890A JP41189090A JPH0613543A JP H0613543 A JPH0613543 A JP H0613543A JP 2411890 A JP2411890 A JP 2411890A JP 41189090 A JP41189090 A JP 41189090A JP H0613543 A JPH0613543 A JP H0613543A
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- Japan
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- capacitor
- storage electrode
- forming
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- Pending
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Abstract
(57)【要約】
【目的】 キャパシタの形成において、ストレージ電極
上に、キャパシタ絶縁膜の形成時などに形成されるシリ
コン酸化膜厚を薄くし、キャパシタ絶縁膜の特性の改善
を図る。 【構成】 ストレージ電極をボロンドープのＰ型ポリシ
リコン膜で形成する。
上に、キャパシタ絶縁膜の形成時などに形成されるシリ
コン酸化膜厚を薄くし、キャパシタ絶縁膜の特性の改善
を図る。 【構成】 ストレージ電極をボロンドープのＰ型ポリシ
リコン膜で形成する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に係り、詳しくはＤＲＡＭメモリセルのように半導体基
板上にキャパシタを形成する方法に関する。
に係り、詳しくはＤＲＡＭメモリセルのように半導体基
板上にキャパシタを形成する方法に関する。
【０００２】
【従来の技術】図２に従来のスタック型（積層型）ＤＲ
ＡＭメモリセルの製造方法を示す。まず図２(a) に示す
ようにシリコン基板１の表面部にＬＯＣＯＳ法により厚
いフィールド酸化膜２を選択的に形成し、素子分離を行
う。次に基板１の露出表面にゲート絶縁膜となる薄い酸
化膜３を形成し、さらに全面にゲート電極を形成するた
めのポリシリコンを形成する。そして、このポリシリコ
ンにPOCl3 を拡散源としてリンをドープして導電性を持
たせた後、ゲートホトリソと異方性エッチングを行って
ポリシリコンをパターニングすることによりゲート電極
４を形成する。この時同時に酸化膜３もゲート電極４と
同一パターンにパターニングする。次に、ゲート電極４
をマスクとしてヒ素（75As+ ) を基板１にイオン注入す
ることによりソース・ドレイン５を形成する。これでト
ランスファゲートトランジスタが完成する。
ＡＭメモリセルの製造方法を示す。まず図２(a) に示す
ようにシリコン基板１の表面部にＬＯＣＯＳ法により厚
いフィールド酸化膜２を選択的に形成し、素子分離を行
う。次に基板１の露出表面にゲート絶縁膜となる薄い酸
化膜３を形成し、さらに全面にゲート電極を形成するた
めのポリシリコンを形成する。そして、このポリシリコ
ンにPOCl3 を拡散源としてリンをドープして導電性を持
たせた後、ゲートホトリソと異方性エッチングを行って
ポリシリコンをパターニングすることによりゲート電極
４を形成する。この時同時に酸化膜３もゲート電極４と
同一パターンにパターニングする。次に、ゲート電極４
をマスクとしてヒ素（75As+ ) を基板１にイオン注入す
ることによりソース・ドレイン５を形成する。これでト
ランスファゲートトランジスタが完成する。
【０００３】次に全面に図２(b) に示すようにＣＶＤ S
iO2 膜６を成長させ、これに、ホトリソと異方性エッチ
ングによってコンタクトホール７を開ける。その後、コ
ンタクトホール７部分を含む全面にキャパシタのストレ
ージ電極形成のためのポリシリコンを形成し、POCl3 を
拡散源としてリンをポリシリコンにドープし導電性を持
たせ、さらにそのポリシリコンをホトリソ・エッチング
によってパターニングすることによりキャパシタのスト
レージ電極８を形成する。その後、ストレージ電極８の
表面を含む全面にキャパシタ絶縁膜となる薄いシリコン
窒化膜９をＬＰＣＶＤ法（低圧の化学的気相成長法）で
形成した後、キャパシタのプレート電極となるためのポ
リシリコンを続けて全面に形成し、POCl3 を拡散源とし
てリンをポリシリコンにドープし導電性をもたせる。そ
の後、そのポリシリコンをホトリソ・エッチングでパタ
ーニングすることによりキャパシタのプレート電極１０
を形成する。続いて、シリコン窒化膜９もプレート電極
１０と同一パターンにパターニングする。以上でキャパ
シタが完成する。
iO2 膜６を成長させ、これに、ホトリソと異方性エッチ
ングによってコンタクトホール７を開ける。その後、コ
ンタクトホール７部分を含む全面にキャパシタのストレ
ージ電極形成のためのポリシリコンを形成し、POCl3 を
拡散源としてリンをポリシリコンにドープし導電性を持
たせ、さらにそのポリシリコンをホトリソ・エッチング
によってパターニングすることによりキャパシタのスト
レージ電極８を形成する。その後、ストレージ電極８の
表面を含む全面にキャパシタ絶縁膜となる薄いシリコン
窒化膜９をＬＰＣＶＤ法（低圧の化学的気相成長法）で
形成した後、キャパシタのプレート電極となるためのポ
リシリコンを続けて全面に形成し、POCl3 を拡散源とし
てリンをポリシリコンにドープし導電性をもたせる。そ
の後、そのポリシリコンをホトリソ・エッチングでパタ
ーニングすることによりキャパシタのプレート電極１０
を形成する。続いて、シリコン窒化膜９もプレート電極
１０と同一パターンにパターニングする。以上でキャパ
シタが完成する。
【０００４】その後、図２(c) に示すように全面にＢＰ
ＳＧ膜１１を成長させ、９００℃程度の熱処理を行って
表面の平坦化を図る。その後、ＢＰＳＧ膜１１およびＣ
ＶＤSiO2膜６にホトリソ・エッチングによってコンタク
トホール１２を形成し、さらにアルミのスパッタとホト
リソ・エッチングによるパターニングを行うことにより
ビット線１３を形成する。
ＳＧ膜１１を成長させ、９００℃程度の熱処理を行って
表面の平坦化を図る。その後、ＢＰＳＧ膜１１およびＣ
ＶＤSiO2膜６にホトリソ・エッチングによってコンタク
トホール１２を形成し、さらにアルミのスパッタとホト
リソ・エッチングによるパターニングを行うことにより
ビット線１３を形成する。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような従来の製造方法では、洗浄中あるいは乾燥中など
に大気に触れることにより、あるいはキャパシタ絶縁膜
としてのシリコン窒化膜９の形成時に装置内に侵入した
酸素により、キャパシタのストレージ電極（リンドープ
のＮ型ポリシリコンからなる）８の表面に図３で示すよ
うに２〜３μｍ厚のシリコン酸化膜１４が形成される問
題点がある。そして、このシリコン酸化膜１４は、キャ
パシタ絶縁膜（シリコン窒化膜９）の特性を劣化させ、
ひいてはキャパシタの特性劣化、歩留りの低下という問
題を生じさせる。ゆえに、このシリコン酸化膜１４は、
できる限り薄膜化することが望まれる。
ような従来の製造方法では、洗浄中あるいは乾燥中など
に大気に触れることにより、あるいはキャパシタ絶縁膜
としてのシリコン窒化膜９の形成時に装置内に侵入した
酸素により、キャパシタのストレージ電極（リンドープ
のＮ型ポリシリコンからなる）８の表面に図３で示すよ
うに２〜３μｍ厚のシリコン酸化膜１４が形成される問
題点がある。そして、このシリコン酸化膜１４は、キャ
パシタ絶縁膜（シリコン窒化膜９）の特性を劣化させ、
ひいてはキャパシタの特性劣化、歩留りの低下という問
題を生じさせる。ゆえに、このシリコン酸化膜１４は、
できる限り薄膜化することが望まれる。
【０００６】この発明は上記の点に鑑みなされたもの
で、キャパシタのストレージ電極上に形成されるシリコ
ン酸化膜を薄くし得、特性および歩留りを改善できる半
導体装置の製造方法を提供することを目的とする。
で、キャパシタのストレージ電極上に形成されるシリコ
ン酸化膜を薄くし得、特性および歩留りを改善できる半
導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明では、ボロンド
ープのＰ型ポリシリコン膜でキャパシタのストレージ電
極を形成する。
ープのＰ型ポリシリコン膜でキャパシタのストレージ電
極を形成する。
【０００８】
【作用】一般にポリシリコンへの不純物導入は、Ｎ型の
場合はAs（ヒ素）またはＰ（リン）、Ｐ型の場合はＢ
（ボロン）、BF2(フッ化ボロン）により行われる。これ
らの不純物を同一濃度に導入したポリシリコンを酸素雰
囲気中で同一温度で酸化処理を行うと、As＞Ｐ＞BF2 ＞
Ｂの順にシリコン酸化膜が厚くつく。すなわち、ポリシ
リコンへの不純物拡散をボロンで行えば、ポリシリコン
の増速酸化が生じないため、ポリシリコン上のシリコン
酸化膜厚を、他の不純物を拡散させた場合に比べ薄くす
ることができる。したがって、上記この発明のようにボ
ロンドープのＰ型ポリシリコン膜でキャパシタのストレ
ージ電極を形成すれば、該ストレージ電極上に形成され
るシリコン酸化膜厚を薄くでき、キャパシタ絶縁膜の特
性劣化を軽減できる。
場合はAs（ヒ素）またはＰ（リン）、Ｐ型の場合はＢ
（ボロン）、BF2(フッ化ボロン）により行われる。これ
らの不純物を同一濃度に導入したポリシリコンを酸素雰
囲気中で同一温度で酸化処理を行うと、As＞Ｐ＞BF2 ＞
Ｂの順にシリコン酸化膜が厚くつく。すなわち、ポリシ
リコンへの不純物拡散をボロンで行えば、ポリシリコン
の増速酸化が生じないため、ポリシリコン上のシリコン
酸化膜厚を、他の不純物を拡散させた場合に比べ薄くす
ることができる。したがって、上記この発明のようにボ
ロンドープのＰ型ポリシリコン膜でキャパシタのストレ
ージ電極を形成すれば、該ストレージ電極上に形成され
るシリコン酸化膜厚を薄くでき、キャパシタ絶縁膜の特
性劣化を軽減できる。
【０００９】
【実施例】以下この発明の一実施例を図１を参照して説
明する。なお、一実施例は、この発明をＤＲＡＭメモリ
セルのキャパシタ形成に利用した場合があるが、勿論こ
の発明は他の半導体装置のキャパシタ形成にも利用でき
る。
明する。なお、一実施例は、この発明をＤＲＡＭメモリ
セルのキャパシタ形成に利用した場合があるが、勿論こ
の発明は他の半導体装置のキャパシタ形成にも利用でき
る。
【００１０】まず、Ｐ型シリコン基板２１の表面部にＬ
ＯＣＯＳ法により厚いフィールド酸化膜２２を選択的に
形成し、素子分離を行う。次に、シリコン基板２１の素
子領域部にゲート絶縁膜２３、ゲート電極２４、ソース
・ドレイン拡散層（Ｎ型）２５を形成し、トランスファ
ゲートトランジスタを完成させる。次に基板２１上の全
面に第１層間絶縁膜としてＣＶＤ SiO2 膜２６を成長さ
せ、これに一方のソース・ドレイン拡散層２５上でコン
タクトホール２７を開ける。次にコンタクトホール２７
の内側とＣＶＤ SiO2 膜２６の表面の全面にチタンナイ
トライド膜２８を８０nm程度の膜厚に形成する。さらに
その上にポリシリコン膜２９を２００nm程度の膜厚に形
成する。そして、そのポリシリコン膜２９に加速電圧３
０KeV,ドーズ量１Ｅ１６cm-2の条件でボロンをイオン注
入し、８５０℃の窒素雰囲気中でアニールを行うことに
より、該ポリシリコン膜２９をボロンドープの導電性を
有するＰ型ポリシリコン膜とする。その後、そのＰ型ポ
リシリコン膜２９を図のようにパターニングすることに
よりキャパシタのストレージ電極を形成する。続いてチ
タンナイトライド膜２８もストレージ電極と同一パター
ンにパターニングする。このチタンナイトライド膜２８
はＮ型のソース・ドレイン拡散層２５からＰ型のポリシ
リコン膜２９（ストレージ電極）にＮ型不純物が拡散す
ることを防止するバリアメタルとして作用する。次にス
トレージ電極（パターニングされたＰ型ポリシリコン膜
２９）上を含む全面にキャパシタ絶縁膜となる薄いシリ
コン窒化膜３０を形成する。さらにその上にキャパシタ
のセルプレート電極となるポリシリコン膜３１を形成
し、これにリンをドープして導電性をもたせる。その
後、ポリシリコン膜３１を図のようにパターニングして
キャパシタのプレート電極を形成し、さらに同一パター
ンにシリコン窒化膜３０をパターニングする。その後は
全面に第２層間絶縁膜としてＢＰＳＧ膜３２を形成し、
表面の平坦化を図り、さらにコンタクトホール３３を開
口して他方のソース・ドレイン拡散層２５に接続される
ようにビット線３４を形成する。
ＯＣＯＳ法により厚いフィールド酸化膜２２を選択的に
形成し、素子分離を行う。次に、シリコン基板２１の素
子領域部にゲート絶縁膜２３、ゲート電極２４、ソース
・ドレイン拡散層（Ｎ型）２５を形成し、トランスファ
ゲートトランジスタを完成させる。次に基板２１上の全
面に第１層間絶縁膜としてＣＶＤ SiO2 膜２６を成長さ
せ、これに一方のソース・ドレイン拡散層２５上でコン
タクトホール２７を開ける。次にコンタクトホール２７
の内側とＣＶＤ SiO2 膜２６の表面の全面にチタンナイ
トライド膜２８を８０nm程度の膜厚に形成する。さらに
その上にポリシリコン膜２９を２００nm程度の膜厚に形
成する。そして、そのポリシリコン膜２９に加速電圧３
０KeV,ドーズ量１Ｅ１６cm-2の条件でボロンをイオン注
入し、８５０℃の窒素雰囲気中でアニールを行うことに
より、該ポリシリコン膜２９をボロンドープの導電性を
有するＰ型ポリシリコン膜とする。その後、そのＰ型ポ
リシリコン膜２９を図のようにパターニングすることに
よりキャパシタのストレージ電極を形成する。続いてチ
タンナイトライド膜２８もストレージ電極と同一パター
ンにパターニングする。このチタンナイトライド膜２８
はＮ型のソース・ドレイン拡散層２５からＰ型のポリシ
リコン膜２９（ストレージ電極）にＮ型不純物が拡散す
ることを防止するバリアメタルとして作用する。次にス
トレージ電極（パターニングされたＰ型ポリシリコン膜
２９）上を含む全面にキャパシタ絶縁膜となる薄いシリ
コン窒化膜３０を形成する。さらにその上にキャパシタ
のセルプレート電極となるポリシリコン膜３１を形成
し、これにリンをドープして導電性をもたせる。その
後、ポリシリコン膜３１を図のようにパターニングして
キャパシタのプレート電極を形成し、さらに同一パター
ンにシリコン窒化膜３０をパターニングする。その後は
全面に第２層間絶縁膜としてＢＰＳＧ膜３２を形成し、
表面の平坦化を図り、さらにコンタクトホール３３を開
口して他方のソース・ドレイン拡散層２５に接続される
ようにビット線３４を形成する。
【００１１】この一実施例においては、ボロンドープの
Ｐ型ポリシリコン膜２９によってキャパシタのストレー
ジ電極を形成した。したがって、増速酸化が生じないた
め、洗浄中あるいは乾燥中などに大気に触れることによ
り、あるいはキャパシタ絶縁膜としてのシリコン窒化膜
３０の形成時に装置内に侵入した酸素によりストレージ
電極の表面に形成されるシリコン酸化膜の膜厚は0.５〜
１nmとなり、これは、リンやヒ素を拡散した場合の２分
の１以下の膜厚である。そしてこのようにシリコン酸化
膜の厚さを薄膜化できたことにより、キャパシタ絶縁膜
（シリコン窒化膜３０）の特性は大きく改善された。
Ｐ型ポリシリコン膜２９によってキャパシタのストレー
ジ電極を形成した。したがって、増速酸化が生じないた
め、洗浄中あるいは乾燥中などに大気に触れることによ
り、あるいはキャパシタ絶縁膜としてのシリコン窒化膜
３０の形成時に装置内に侵入した酸素によりストレージ
電極の表面に形成されるシリコン酸化膜の膜厚は0.５〜
１nmとなり、これは、リンやヒ素を拡散した場合の２分
の１以下の膜厚である。そしてこのようにシリコン酸化
膜の厚さを薄膜化できたことにより、キャパシタ絶縁膜
（シリコン窒化膜３０）の特性は大きく改善された。
【００１２】なお、上記実施例ではストレージ電極形成
用のポリシリコン膜にボロンをイオン注入で導入した
が、熱拡散や固相拡散など他の導入法を用いることもで
きる。
用のポリシリコン膜にボロンをイオン注入で導入した
が、熱拡散や固相拡散など他の導入法を用いることもで
きる。
【００１３】
【発明の効果】以上詳細に説明したようにこの発明の製
造方法によれば、ボロンドープのＰ型ポリシリコン膜で
キャパシタのストレージ電極を形成したので、キャパシ
タ絶縁膜形成時などにストレージ電極の表面に形成され
てしまうシリコン酸化膜を薄くすることができる。した
がって、キャパシタ絶縁膜の特性を改善でき、ひいては
キャパシタの特性、歩留りを向上させることができる。
造方法によれば、ボロンドープのＰ型ポリシリコン膜で
キャパシタのストレージ電極を形成したので、キャパシ
タ絶縁膜形成時などにストレージ電極の表面に形成され
てしまうシリコン酸化膜を薄くすることができる。した
がって、キャパシタ絶縁膜の特性を改善でき、ひいては
キャパシタの特性、歩留りを向上させることができる。
【図１】この発明の半導体装置の製造方法の一実施例を
示す断面図。
示す断面図。
【図２】従来の製造方法を示す工程断面図。
【図３】従来の問題点を示す断面図。
２１ Ｐ型シリコン基板 ２９ ポリシリコン膜 ３０ シリコン窒化膜 ３１ ポリシリコン膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１１日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図３】
【図２】
Claims (1)
- 【請求項１】 半導体基板上にキャパシタのストレージ
電極としてのポリシリコン膜を形成する工程と、 そのポリシリコン膜をボロンドープのＰ型ポリシリコン
膜とする工程と、 そのＰ型ポリシリコン膜からなるストレージ電極上にキ
ャパシタ絶縁膜を形成し、さらにキャパシタのプレート
電極を形成する工程とを具備してなる半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411890A JPH0613543A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2411890A JPH0613543A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613543A true JPH0613543A (ja) | 1994-01-21 |
Family
ID=18520810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2411890A Pending JPH0613543A (ja) | 1990-12-20 | 1990-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037567A1 (fr) * | 2000-11-01 | 2002-05-10 | Sony Corporation | Element de condensateur et procede de production associe |
| KR20020058255A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체소자의 캐패시터 제조방법 |
-
1990
- 1990-12-20 JP JP2411890A patent/JPH0613543A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002037567A1 (fr) * | 2000-11-01 | 2002-05-10 | Sony Corporation | Element de condensateur et procede de production associe |
| EP1331668A1 (en) * | 2000-11-01 | 2003-07-30 | Sony Corporation | Capacitor element and production method therefor |
| US7157738B2 (en) | 2000-11-01 | 2007-01-02 | Sony Corporation | Capacitor element and its manufacturing method |
| EP1331668A4 (en) * | 2000-11-01 | 2007-03-21 | Sony Corp | CAPACITOR ELEMENT AND METHOD FOR PRODUCING THE SAME |
| KR100830356B1 (ko) * | 2000-11-01 | 2008-05-20 | 소니 가부시끼 가이샤 | 캐패시터 소자 |
| KR20020058255A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체소자의 캐패시터 제조방법 |
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