JP3229790B2 - 半導体集積回路の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳ型コンデン
サを有する半導体集積回路の製造方法に関し、特に誘電
体材料に関する製造方法に関するものである。

【０００２】

【従来の技術】例えば特開昭６２−１６３３５６号公報
には、トランジスタと共にＭＩＳ型コンデンサの集積さ
れた半導体集積回路が詳述されている。つまり図７に有
るように、Ｐ型半導体基板１上のＮ型のエピタキシャル
層２には全面に渡り、酸化膜等の絶縁膜３が被覆され、
Ｐ＋型の分離領域で囲まれて島領域が形成されている。
なお、符号４は、Ｎ＋型の埋込層である。

【０００３】この絶縁膜の開孔部には、ＭＩＳ型コンデ
ンサの下層電極となるＮ＋型の下層電極領域５が拡散形
成されており、この開孔部を覆うように全面にＳｉ窒化
膜６が被覆されている。また下層電極領域は拡散ではな
く、電極例えばポリＳｉ等で成る場合もある。ここでこ
の文献では、Ｓｉ窒化膜の膜厚補正のためにエッチング
工程が入り、その後に、１１００度のウェット酸化が１
０分間行われている。この酸化の工程で、余剰のＳｉの
酸化が行われ、またピンホールに露出しているＳｉを酸
化してピンホールを塞いでいる。またこの酸化により、
表面にＳｉ酸化膜が４０オングストローム程度に成長し
ている。

【０００４】続いて、必要によってはＳｉ窒化膜６の上
面にポリＳｉが被覆され、更に、ＲＩＥやＣＤＥ等のド
ライエッチング技術により、パターニングされて形成さ
れていた。続いて、図９の如く半導体基板には、例えば
シリコン窒化膜等のパシベーション膜７を被覆し、ＭＩ
Ｓ型コンデンサの上層電極領域および下層電極領域のコ
ンタクト領域８，９をエッチングにより形成し、最後
に、金属材料、例えばＡｌより成る電極が形成されてい
る。

【０００５】

【発明が解決しようとする課題】前述した工程は、本来
Ｓｉ窒化膜６の形成工程に於いて、Ｓｉの未反応物質、
反応途中の物質等の完全に反応されていない物質が存在
するために、積極的にこの完全に反応されていない物質
を酸化し、ショートや膜特性の劣化等を防ごうとする主
旨のものである。

【０００６】しかし酸化の前にエッチング工程があれ
ば、当然未反応物質がエッチングされピンホールが生成
されショート等の問題が有るが、熱酸化を経てもエッチ
ング工程があるとこのピンホールがふさがった状態にあ
るとは断言できないことも判った。つまり調査研究をし
続けてゆくに従い、熱処理、酸化工程を経てからのエッ
チング工程、つまり熱の加わる工程からエッチング工程
を経ることが、ＭＩＳ型コンデンサの特性にとって非常
に悪いことが判ってきた。

【０００７】一方、完全に反応されていない物質として
は、全て解明されていないが、Ｓｉ、Ｓｉ−Ｏ−Ｎ等が
ある。従って熱処理と酸化工程が加わる熱酸化膜の生成
工程では、Ｓｉが酸化されてＳｉＯ２に、Ｓｉ−Ｏ−Ｎ
がＳｉＯ２、SｉＮになり、材質が異なるため構造的に
弱いところが拡大し、窒化膜の誘電体特性を悪化させる
問題があった。従来例では、ポリＳｉでカバーされてい
るので問題はないが、Ｓｉ窒化膜の形成後、ポリＳｉ膜
を被覆しないでこの膜をエッチングすると、この構造的
に弱いところが積極的に除去され（ＳｉＯ２は、フッ酸
で簡単に除去されてしまう）、大きなピンホールを形成
し上層に形成した導電材（ここではポリＳｉ層１０と下
層拡散領域７）が短絡してしまう問題があった。

【０００８】つまりエッチングや熱酸化によりＳｉが絶
縁層に成って特性が向上されるのではなく、かえって特
性を悪化させることが判った。また熱処理が加わること
により、Ｓｉ−Ｏ−Ｎが一部は、ＳｉＯ２に、また一部
がＳｉＮになるため誘電体特性を劣化させ、エッチング
工程により、やはりピンホールが形成されてしまう問題
があった。

【０００９】特に図８では、パシベーションを主の目的
として、ＣＶＤ法によりＳｉを主体とする絶縁層、例え
ばＳｉ酸化膜やＳｉ窒化膜７が形成され、その後には、
気相成長法特有の膜の緻密化を主の目的としてベイキン
グ処理が施されていた。前述したように、熱処理により
かえって絶縁層７をエッチングしやすくし、しかもコン
タクト９が完全に開くまで絶縁層７は、オーバーエッチ
ングされ誘電体層６がエッチング液に長い間さらされる
ため、ピンホール等の形成により耐圧が低下する問題が
あった。

【００１０】

【課題を解決するための手段】本発明は、前述の課題に
鑑みてなされ、第１に、ＭＩＳ型コンデンサの誘電体層
が形成される前に気相成長法による絶縁層の緻密化処理
を行い、前記誘電体層が形成された後は、電極形成まで
熱処理を加えないことで、誘電体層の膜質の劣化を防止
できるため、誘電体膜の耐電圧特性の向上がはかれる。
第２に、ＭＩＳ型コンデンサの下層電極領域が設けられ
た半導体基板に緻密化処理された絶縁膜を形成する工
程、前記コンデンサの誘電体材料の被着予定領域および
前記下層電極の予定のコンタクト領域に対応する前記絶
縁膜をエッチングする工程、前記半導体基板全面に誘電
体材料を形成し、前記誘電体材料をパターニングする工
程と、パターニングされた前記誘電体材料および前記下
層電極領域のコンタクト領域に電極を形成する工程とを
有することで解決するものである。

【００１１】前解決手段と同様に、メタル形成まで熱処
理が加わらないために、膜の劣化等が発生せず、コンデ
ンサとしての膜特性の劣化を防止でき、しかも誘電体材
料の形成領域やコンタクト領域を先にエッチングするた
め、誘電体膜のパターニングで必要なエッチング以外
で、エッチング液にさらされるエッチング工程が無いた
め、誘電体材料の劣化部分、膜特性の弱いところをエッ
チングすることもないので、誘電体材料間のショート等
が防止できる。

【００１２】第３に、縦型トランジスタおよびＭＩＳ型
コンデンサの下層電極領域が設けられた半導体基板に気
相成長法による絶縁膜を被着し緻密化処理を行う工程
と、前記縦型トランジスタのコレクタ、ベースおよびエ
ミッタ領域、前記コンデンサの誘電体材料の被着予定領
域および前記下層電極のコンタクト領域に対応する前記
絶縁膜を異方性エッチングする工程、前記半導体基板全
面に誘電体材料を形成し、前記誘電体材料を異方性エッ
チングによりパターニングする工程と、前記コレクタ、
ベース、エミッタ、パターニングされた誘電体材料およ
び下層電極領域のコンタクト領域に電極を形成する工程
とを有することで解決するものである。

【００１３】本解決手段は、先に述べた第１および第２
の解決手段の作用以外に、異方性エッチングの採用によ
り、選択エッチンクが可能となり、一緒に形成するトラ
ンジスタの活性領域（例えばエミッタ領域）をエッチン
グすることがなく、トランジスタ特性の劣化を防止する
ことができる。

【００１４】

【発明の実施の形態】以下に本発明の製造方法を詳述す
る。先ず、Ｐ型シリコン半導体基板２１の表面に熱酸化
膜を形成した後、Ｎ＋型埋込み層の形成予定領域を蝕刻
した後、この開口部を介してＮ型の不純物であるアンチ
モンやヒ素をドープし、約１０００度程度で数時間程度
拡散する。

【００１５】続いて、前記熱酸化膜を全面に渡り除去し
た後に、再度〜４００オングストローム程度の熱酸化膜
を形成し直し、Ｐ＋型の上下分離領域 の下側の拡散領
域の形成予定領域上が露出するように、熱酸化膜の上に
ホトレジスト膜を形成し、この開口部を介してＰ型の不
純物であるボロンをイオン注入する。ここでは、イオン
注入以外に酸化膜を開口し、デポジーションで拡散して
も良い。

【００１６】次に前記ホトレジスト膜を除去した後、若
干の熱拡散を経て、図１のように、前記半導体基板２１
上に周知の気相成長法によって比抵抗０．１〜５Ω・cm
のＮ型のエピタキシャル層２２を約４μｍの厚さに形成
する。この時は、先にドープした不純物は上下方向に若
干拡散されている。次に、温度約１０００℃、数分の熱
酸化によって、前記エピタキシャル層２２表面に、５０
０オングストローム程度の熱酸化膜を形成した後、この
半導体基板全体を約１０００℃、約１〜２時間の条件で
処理して、先にドープした不純物を再拡散する。

【００１７】従って前記下側の拡散領域２３は、前記エ
ピタキシャル層２２の約半分以上（基板表面から約３μ
ｍ）まで上方拡散される。また本工程は、酸素雰囲気、
Ｎ２雰囲気およびスチーム雰囲気で上拡散され、エピタ
キシャル層２２表面の熱酸化膜２４は数千オングストロ
ームの厚さまで成長する。尚、図番２５は、埋込み層で
ある。

【００１８】続いて、図２の如く、予定の上下分離領域
の上側の拡散領域および予定のベース領域に対応する前
記熱酸化膜２４に不純物の導入孔２６，２７を形成する
工程がある。ここではポジ型レジスト膜をマスクとし、
ドライエッチングによって形成する。この後、エピタキ
シャル層２２の露出している開孔領域をダミー酸化し
て、ダミー酸化膜を形成する。このダミー酸化膜は、後
のイオン注入工程によるエピタキシャル層２２のダメー
ジを減少し、またイオンをランダムに分散して均一に注
入するために用いる。

【００１９】続いて、前記予定のベース領域上の前記導
入孔２７にマスクを設け、不純物を拡散して前記上側の
拡散領域２８を形成する。ここでは注入イオンのブロッ
クが可能なレジスト膜、いわゆるマスクを全面に被覆し
た後、前記上側の拡散領域２８に対応するマスクを除去
し、Ｐ型の不純物であるボロンを所定条件で注入し、上
側の拡散領域２８を形成する。

【００２０】その後、前記マスクの除去、所定の熱処理
を行ない、前記上側の拡散領域２８を下側の拡散領域２
３へ到達させる。本工程では、上下分離領域の下側の拡
散領域２３をエピタキシャル層２２の厚みの半分以上
（実質エピタキシャル層の３分の２程度）はい上げて拡
散した後に上側の拡散領域２８を拡散しているので、上
側の拡散領域２８の拡散深さを約１μｍ程度と浅くで
き、その拡散時間を約１０００℃、１時間に短縮でき
る。このため上側の拡散領域の横方向拡散を約１μｍと
大幅に抑制でき、上側の拡散領域２８の表面占有面積を
大幅に縮小できる。

【００２１】従って、上下分離領域はエピタキシャル層
２２の厚みの半分より小さい長さ、つまりエピタキシャ
ル層表面から浅い位置で連結され、且つ下側の拡散領域
２３は上側の拡散領域２８より幅広に形成される。とこ
ろが、集積度は実質エピタキシャル層２２表面での占有
面積で決まるので、上下分離領域の占有面積は下側の拡
散領域によらず上側の拡散領域で決まる。よって、上側
の拡散領域の横方向拡散を大幅に抑えたので、下分離領
域の占有面積を大幅に減少できる。また、上側の拡散領
域より下側の拡散領域を幅広にしたので、多少のマスク
ずれ等があっても完全な接合分離が得られる。

【００２２】しかも図２の如く、一度に不純物の導入孔
２６，２７を決めているので、上側の拡散領域の形成位
置はこの導入孔２６の端部で決められる。それ故ベース
領域と上拡散層との位置合わせによる余裕を省くことが
できる。続いて、前記全ての導入孔２６，２７から不純
物を拡散して前記ベース領域２９を形成する工程があ
る。

【００２３】ここでは、前工程でマスクが全て除去さ
れ、前記上側の拡散領域２８、ベース領域２９の導入孔
２６，２７が露出される。この状態でボロン(B)をイオ
ン注入する。従ってベース領域２９が形成され、しかも
同時に上側の拡散領域２８に再度不純物が導入され、分
離領域のインピーダンスを下げている。

【００２４】続いてエミッタ領域３０および下層電極領
域３１を形成する工程がある。続いて全面に形成されて
いるマスクと成った熱酸化膜２４を除去し、気相成長法
による絶縁膜３２を形成する工程がある。また熱酸化膜
を全て除去せず、或る程度の厚みまで除去した後に積層
し、絶縁膜３２を形成しても良い。ここではノンドープ
のシリコン酸化膜、リンドープのシリコン酸化膜を夫れ
夫れ数千オングストローム積層し、全面にわたり膜厚差
があまり生じないようにしている。（シリコン酸化膜が
部分的に薄いため、ある導入孔が完全に開くまでには、
別のコンタクト孔のエピタキシャル層がエッチングされ
てしまう。そのために、前述の如く、シリコン酸化膜を
形成し直し、膜厚差を無くしてエピタキシャル層のエッ
チングを防止している。またこの２種類の膜は、膜の接
合性、金属イオンのエピタキシャル層への浸入等を防止
しているものであり、これを考える必要がなければ、い
わゆる半導体絶縁膜、例えばＳｉ酸化膜、Ｓｉ窒化膜等
の絶縁膜を１層で達成しても良い。

【００２５】続いて、前記膜３２は、気相成長法で成膜
されたため、この膜の緻密度を向上させるために、デン
シファイと称する酸素雰囲気内で８００度、約１時間の
酸化処理がある。このデンシファイ工程は、本発明の第
１の特徴であり、誘電体材料である窒化膜成膜前に行う
ことがポイントとなる。つまりＳｉ窒化膜の形成前にデ
ンシファイするので、Ｓｉ窒化膜の前述したような組成
変化を抑制させることができる。以下図３参照。

【００２６】実験によれば、温度８００度の高温で誘電
体材料であるＳｉ窒化膜を熱処理（ここではデンシファ
イ工程を指す。）すると、誘電体材料の誘電特性の劣
化、ＭＩＳ型コンデンサの両電極間のショート等を引き
起こすことが判った。従って誘電体材料がパターニング
されたら、熱処理が加えられなければよい。また後述す
る図７のメタル形成の後に、一般にパシベーション膜と
してＳｉ窒化膜やポリイミド膜の被覆が成されるが、こ
こでは８００度にも及ぶ高温処理の無い範囲でパシベー
ション膜を成膜する必要がある。約４００度程度の気相
成長法によるＳｉ窒化膜の成膜、約２〜３００度程度の
ポリイミド膜の成膜は、誘電体材料の膜質劣化を誘発し
ないため、本方法に採用ができる。またこのＳｉ窒化膜
の成膜において、８００度にも成るデンシファイ工程は
禁物である。

【００２７】更に、前記縦型のトランジスタのコレク
タ、ベースおよびエミッタ領域のコンタクト孔３３、３
４、３５、ＭＩＳ型コンデンサの誘電体材料の形成予定
領域３６、コンタクト領域３７に対応する絶縁膜３２を
エッチングする工程がある。ここのエッチングは、トラ
ンジスタの活性領域、特にエミッタ領域のエッチングを
防止するために異方性エッチングを採用している。また
エッチング時間の短縮をはかるため、まずウェットエッ
チングで半導体層が露出しない程度まで除去し、その後
で異方性エッチングを行えば、コンタクト孔は大きくな
るが、エッチング時間は短縮できる。

【００２８】続いて図５のように、全面に数百オングス
トロームのシリコン窒化膜３８（および数千オングスト
ロームのポリＳｉ）が減圧ＣＶＤで形成され、そしてレ
ジスト３９を介して異方性エッチングによって図６の如
くエッチングされる。ここでポリＳｉ形成は、省略され
てもよい。 異方性エッチングは、Ｓｉ酸化膜とＳｉの選
択エッチングが成されるため、Ｓｉ酸化膜のみエッチン
グが可能である。従って実質トランジスタの活性領域の
エッチングが無い状態で、コレクタコンタクト３３、ベ
ースコンタクト３４、エミッタコンタクト３５、下層電
極領域のコンタクト３７を開けることができる。

【００２９】続いて図７のように、アルミニウムを蒸着
して、コレクタ電極４１、ベース電極４２、エミッタ電
極４３、上層電極４４および下層電極４５を形成する工
程がある。前述したように、温度８００度以上の高温で
誘電体材料であるＳｉ窒化膜を熱処理（ここではデンシ
ファイ工程を指す。）すると、誘電体材料の誘電特性の
劣化、ＭＩＳ型コンデンサの両電極間のショート等を引
き起こすことが判った。従って誘電体材料がパターニン
グされたら、熱処理をしなければよい。

【００３０】そのため、電極形成が終わった後に、一般
にパシベーション膜としてＳｉ窒化膜やポリイミド膜の
被覆が成されるが、ここでは８００度にも及ぶ高温処理
の無い範囲でパシベーション膜を成膜する必要がある。
約４００度程度の気相成長法によるＳｉ窒化膜の成膜、
約２〜３００度程度のポリイミド膜の成膜は、誘電体材
料の膜質劣化を誘発しないため、採用ができる。またこ
のＳｉ窒化膜の成膜において、８００度にも成るデンシ
ファイ工程は禁物である。

【００３１】以上説明したように、誘電体層４０がパタ
ーニングにより形成された後は、短絡防止を考えた場
合、メタル形成まで、誘電体特性を考えたならパシベー
ション形成まで、実質８００度にも及ぶ熱処理が加わら
ないため、誘電体材料の劣化が誘発されず、更には、誘
電体材料のパターニング後からメタルの蒸着まで全くエ
ッチング工程が入らないため、誘電体材料の被着時から
の劣化部をエッチングすることがないため、短絡等の問
題を誘発しない。これは図４のように、絶縁膜３２のデ
ンシィファイの後、トランジスタのコンタクト３３、３
４、３５、ＭＩＳ型コンデンサのコンタクト３６、３７
を予め開口しているので、誘電体材料３８のパターニン
グの後に、誘電体層をエッチングするような工程が入ら
ないからである。

【００３２】更にこのコンタクト形成、および図６のコ
ンタクトの再開口は、異方性エッチングで開口している
ので、Ｓｉ酸化膜とＳｉ、Ｓｉ窒化膜とＳｉの選択エッ
チングが可能であるため、トランジスタの活性領域のエ
ッチングが防止でき、ＩＣの重要要素であるトランジス
タの特性変化を防止することができる。

【００３３】

【発明の効果】以上の説明からも明らかな様に、第１
に、気相成長法による膜は、一般に８００度程度の高温
の緻密化処理工程が入るため、ＭＩＳ型コンデンサの重
要要素、つまり誘電体層の形成前でこの緻密化処理を終
え、この誘電体層の形成から電極形成までは、また誘電
体層の特性を考えた場合、パシベーション形成まで、高
温度の熱処理を省略することで、誘電体材料の劣化を防
止でき、コンデンサの特性劣化、誘電体材料を挟む電極
間の短絡を防止することができる。

【００３４】第２に、前述した第１の効果、誘電体材料
の劣化を誘発するような温度処理を省略し、また図４の
ように誘電体材料の被着部分と下層電極のコンタクト孔
を前もって開口している。つまり、従来例のように下層
電極のコンタクト孔を誘電体層の形成後に行うことがな
いため、誘電体層の形成後にエッチング工程が入らない
ため、誘電体層がエッチング液に浸らない。そのため誘
電体材料の劣化、またピンホールの誘発等を抑制させる
ことができる。

【００３５】これはトランジスタを含んだ場合、前述し
た理由からトランジスタの３つのコンタクトも含めて全
て開口する必要がある。第３に、第１や第２の効果以外
に、前述したコンタクトは、図４と図６において２回の
エッチング（Ｓｉ酸化膜のエッチング、誘電体材料のエ
ッチング）を行うが、この２回のエッチングをＳｉとＳ
ｉ酸化膜、ＳｉとＳｉ窒化膜の選択比の高い異方性エッ
チングで行うため、トランジスタの活性領域のエッチン
グを防止できる。従ってトランジスタとコンデンサの特
性劣化を抑制したＩＣの実現が可能となる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図２】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図３】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図４】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図５】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図６】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図７】本発明の半導体集積回路の製造方法を説明する
断面図である。

【図８】従来の半導体集積回路の製造方法を説明する図
である。

【図９】従来の半導体集積回路の製造方法を説明する図
である。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8222 H01L 21/822 H01L 27/04 H01L 27/06

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 ＭＩＳ型コンデンサの下層電極領域が設
   けられた半導体基板に緻密化処理された絶縁膜を形成す
   る工程、 前記コンデンサの誘電体材料の被着予定領域および前記
   下層電極の予定のコンタクト領域に対応する前記絶縁膜
   をエッチングする工程、 前記半導体基板全面に誘電体材料を形成し、前記誘電体
   材料をパターニングする工程と、 パターニングされた前記誘電体材料および前記下層電極
   領域のコンタクト領域に電極を形成する工程とを有する
   ことを特徴とした半導体集積回路の製造方法。
2. 【請求項２】縦型トランジスタおよびＭＩＳ型コンデン
   サの下層電極領域が設けられた半導体基板に気相成長法
   による絶縁膜を被着し緻密化処理を行う工程と、 前記縦型トランジスタのコレクタ、ベースおよびエミッ
   タ領域、前記コンデンサの誘電体材料の被着予定領域お
   よび前記下層電極のコンタクト領域に対応する前記絶縁
   膜を異方性エッチングする工程、 前記半導体基板全面に誘電体材料を形成し、前記誘電体
   材料を異方性エッチングによりパターニングする工程
   と、 前記コレクタ、ベース、エミッタ、パターニングされた
   誘電体材料および下層電極領域のコンタクト領域に電極
   を形成する工程とを有することを特徴とした半導体集積
   回路の製造方法。