JPH0414819A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 半導体装置の製造方法に関し、 所望の特性のソース／ドレイン、ベース、エミッタ等の
拡散層を形成することができ、かつゲート電極を構成す
るメタルシリサイド膜の低抵抗化を制御性良（十分行う
ことができる半導体装置の製造方法を提供することを目
的とし、 ゲート絶縁膜上に形成されたポリシリコン膜と、該ポリ
シリコン膜上に形成されたメタルシリサイド膜とからな
るゲート電極を有するＭＩＳ）ランジスタを有する半導
体装置の製造方法において、該メタルシリサイド膜の低
抵抗化のための熱処理を、該メタルシリサイド膜成長後
で、かつソース／ドレイン拡散層形成のための熱処理前
に行うように構成し、又は、ゲート絶縁膜上に形成され
たポリシリコン膜と、該ポリシリコン膜上に形成された
メタルシリサイド膜とからなるゲート電極を有するＭｉ
ｓ）ランジスタとバイポーラトランジスタとからなるバ
イポーラ、Ｍｉｓデバイスを有する半導体装置の製造方
法において、該メタルシリサイド膜の低抵抗化のための
熱処理を、該メタルシリサイド膜成長後で、かつソース
／ドレイン拡散層、ベース拡散層及びエミッタ拡散層形
成のための熱処理前に行うように構成する。

〔産業上の利用分野〕

本発明は、ＷＳｉ等のメタルシリサイド膜とポリシリコ
ン膜とからなるゲート電極を有するＭＯＳトランジスタ
、バイポーラ・ＣＭＯＳデバイス等を有する半導体装置
の製造方法に関する。

近時、ＷＳｉ等のメタルシリサイド膜とポリシリコン膜
とからなるゲート電極を有するＭＯＳ）ランジスタを有
する半導体装置の製造方法においては、所望の特性のソ
ース／ドレイン等の拡散層（バイポーラ・ＣＭＯＳデバ
イスにおいては更にベース拡散層、エミッタ拡散層）を
形成することができ、かつゲート電極を構成するメタル
シリサイド膜の低抵抗化を制御性良（行うことができる
製造方法が要求されている。

〔従来の技術〕

第４図（ａ）〜（ｇ）は従来の半導体装置の製造方法の
一例を説明する図である。図示例の製造方法はＭＯＳ）
ランジスタの製造方法に適用する場合である。

この図において、４１はＳｉ等からなる基板、４２はＳ
ｉＯ□等からなるシリコン酸化膜、４３は５ｉｚＮ４か
らなるシリコン窒化膜、４４はシリコン窒化膜４３に形
成された開口部、４５はＳ　ｉ　Ｏｚ等からなるフィー
ルド酸化膜、４６はＳｉＯ□等からなるゲート酸化膜、
４７はゲート電極形成用のポリシリコン膜、４８はゲー
ト電極形成用のＷＳｉ等からなるメタルシリサイド膜、
４９はレジスト膜、５０はメタルシリサイド膜４８及び
ポリシリコン膜４７からなるゲート電極、５１はソース
／ドレイン拡散層、５２はＰＳＧ等からなる眉間絶縁膜
、５３は層間絶縁膜５２およびゲート酸化膜４６に形成
されたコンタクトホール、５４はＡｆｆｉ等からなる配
線層である。

次に、その製造方法について説明する。

まず、第４図（ａ）に示すように、例えば熱酸化により
基板４１を酸化して基板４１上に初期酸化膜としてのシ
リコン酸化膜４２を形成した後、例えばＣＶＤ法により
シリコン酸化膜４２上にＳｉ３Ｎ４を堆積してシリコン
窒化膜４３を形成する。

次に、第４図（ｂ）に示すように、例えばＲｒＥにより
シリコン窒化膜４３を素子領域のみに残るように選択的
にエンチングしてフィールド酸化膜形成用の開口部４４
を形成する。この時、開口部４４内にシリコン酸化膜４
２が露出される。

次に、第４図（Ｃ）に示すように、ＬＯＧＯ３によりシ
リコン窒化膜４３をマスクとして、開口部４４を介して
基板４１を選択的に酸化することによりフィールド酸化
膜４５を形成する。

次に、第４図（ｄ）に示すように、例えばウェットエツ
チングによりシリコン窒化膜４３およびシリコン酸化膜
４２を除去して基板４１を露出させる。

この時、素子領域が形成される。

次に、第４図（ｅ）に示すように、例えば熱酸化により
基板４１を酸化して基板４１上にゲート酸化膜４６を形
成し、例えばＣＶＤ法によりゲート酸化膜４６を覆うよ
うにポリＳｉ、ＷＳｉを成長してゲート電極形成用のポ
リシリコン膜４７及びメタルシリサイド膜４８を順次形
成した後、例えばＰのイオン注入によりメタルシリサイ
ド膜４８をスルーさせてポリシリコン膜４７にＰｏをド
ーピングしてＰｏ型にする。次いで、メタルシリサイド
膜４８上にレジストを塗布してレジスト膜４９を形成し
た後、露光・現像によりレジスト膜４９をゲート電極に
対応するメタルシリサイド膜４８上の領域のみに残るよ
うにパターニングする。

次に、第４図（ｆ）に示すように、例えばＲＩＥにより
レジスト膜４９をマスクとしてメタルシリサイド膜４８
及びポリシリコン膜４７を選択的にエツチングしてメタ
ルシリサイド膜４８及びポリシリコン膜４７からなるゲ
ート電極５０を形成し、レジスト膜４９を除去した後、
例えばイオン注入によりゲート電極５０をマスクとして
基板４１に不純物を導入し、アニール処理することによ
りソース／ドレイン拡散層５１を形成する。次いで、ゲ
ート電極５０を構成するメタルシリサイド膜４８を低抵
抗化するための熱処理を行う。

そして、全面にＰＳＧからなる眉間絶縁膜５２を形成し
、眉間絶縁膜５２及びゲート酸化膜４６にコンタクトホ
ール５３を形成した後、コンタクトホール５３を介して
ソース／ドレイン拡散層５１及びゲート電極５０とコン
タクトを取るように配線層５４を形成することにより、
第４図（ｇ）に示すような半導体装置を得ることができ
る。

上記したＭＯＳ）ランジスタでは、ゲート電極５０をポ
リシリコン膜４７及びメタルシリサイド膜４８で構成し
ている場合であるが、ゲート電極５０をポリシリコン膜
４７及びメタルシリサイド膜４８で構成するものとして
はバイポーラ・ＣＭＯＳデバイスが挙げられる。以下、
具体的に図面を用いてその製造方法について説明する。

第５図（ａ）〜（ｅ）は従来の半導体装置の製造方法の
他の一例を説明する図である。図示例の製造方法はバイ
ポーラ・ＣＭＯＳデバイスの製造方法に適用する場合で
ある。

この図において、６１はＳｉ等からなる基板、６２は例
えばｎ゛型の埋没層、６３は単結晶Ｓｉ等からなる半導
体層、６４は例えばｎ゛型のコレクタ拡散層、６５は例
えばＰｏ型の素子分離拡散層、６６はＳｉＯ２等からな
るフィールド酸化膜、６７ａはＳｉＯ２等からなるゲー
ト酸化膜、６７ｂは５ｉｎ２等からなるシリコン酸化膜
、６８はゲート電極形成用のポリシリコン膜、６９はゲ
ート電極形成用のＷＳｉ等からなるメタルシリサイド膜
、７０はレジスト膜４９．７１はメタルシリサイド膜６
９及びポリシリコン膜６８からなるゲート電極、７２は
ソース／ドレイン拡散層、７３は内部ベース及び外部ベ
ースとなるベース拡散層、７４は５ｉ０２等からなるシ
リコン酸化膜、７５はエミッタ開口部、７６はポリＳｔ
等からなるエミッタ電極、７７はエミッタ拡散層、７８
はＳｉｎ、等からなる眉間絶縁膜、７９はコンタクトホ
ール、８０はＡＩｌ等からなる配線層である。

次に、その製造方法について説明する。

まず、第５図（ａ）に示すように、例えばｓｂのイオン
注入とアニール処理により５板６１にｎ゛型の埋没層６
２を形成し、例えばＣＶＤ法（エピタキシャル成長法）
により埋没層６２を覆うように単結晶Ｓｉを堆積して半
導体層６３を形成した後、例えばＣＶＤ法（熱酸化でも
よい）により半導体層６３上にＳｉＯ□膜を形成する。

次いで、例えばＰのイオン注入によりｎ゛型のコレクタ
拡散層６４を形成するとともに、例えばＢのイオン注入
とアニール処理により素子分離のためのｐ゛型の素子分
離拡散層６５を形成し、例えばＣＶＤ法により半導体層
６３上のＳｉＯ□膜上にＳｉ、Ｎ４膜を形成した後、例
えばＲＩＨによりＳｉ３Ｎ、膜を素子領域のみに残るよ
うにエツチングする。次いで、Ｌｏｃｏｓ法によりＳｉ
、Ｎ、膜をマスクとして半導体層６３を選択的に酸化し
て素子分Ｍ領域としてのフィールド酸化膜６６を形成し
た後、マスクとして用いたＳｉ３Ｎ、膜及びその下のＳ
ｉｎ、膜を除去することにより素子領域となるＭＯＳト
ランジスタ領域及びバイポーラトランジスタ領域を形成
する。

次に、第５図（ｂ）に示すように、例えば熱酸化により
半導体層６３を酸化することによりＭＯＳトランジスタ
領域の半導体層６３上にゲート酸化膜６７ａを形成する
とともに、バイポーラトランジスタ領域の半導体層６３
上にシリコン酸化膜６７ｂを形成し、例えばＣＶＤ法に
よりゲート酸化膜６７ａを覆うようにポリＳｉ、ＷＳｉ
を成長してゲート電極形成用のポリシリコンＩｇ６８及
びメタルシリサイド膜６９を順次形成した後、例えばＰ
のイオン注入によりメタルシリサイド膜６９をスルーさ
せてポリシリコン膜６８にＰ゛をドーピングしてｐ゛型
にする０次いで、メタルシリサイド膜６９上にレジスト
を塗布してレジスト膜７０を形成した後、露光・現像に
よりレジスト膜７０をゲート電極に対応するメタルシリ
サイド１１１６９上の領域のみに残るようにノぐターニ
ングする。

次に、第５図（ｃ）に示すように、例えばＲＩＥにより
レジスト膜７０をマスクとしてメタルシリサイド膜６９
及びポリシリコン膜６８を選択的に工・ノチングしてＭ
ＯＳ）ランジスタ領域にメタルシリサイド膜６９及びポ
リシリコン膜６８からなるゲート電極７１を形成し、レ
ジスト膜７０を除去した後、例えばＢのイオン注入によ
りゲート電極７１をマスクとしてＭＯＳ）ランジスタ領
域の半導体層６３にＢ゛を導入してソース／ドレイン拡
散層７２を形成した後、例えばＢのイオン注入によりバ
イポーラトランジスタ領域の半導体層６３にＢ゛を導入
して内部ベース及び外部ベースとなるベース拡散層７３
を形成する。

次に、第５図（ｄ）に示すように、例えばＣＶＤ法によ
り全面にＳｔａｇを堆積してシリコン酸化膜７４を形成
した後、例えばＲＩＥによりバイポーラトランジスタ領
域のシリコン酸化膜７４．６７ｂを選択的にエツチング
してエミッタ開口部７５を形成する。

次に、第５図（ｅ）に示すように、例えばＣＶＤ法によ
りエミッタ開口部７５内を覆うようにポリＳｉを堆積し
、例えばＡｓのイオン注入によりバイポーラトランジス
タ領域のポリＳｉにＡｓ”を導入した後、例えばＲＩＥ
によりポリＳｉを選択的にエツチングしてエミッタ開口
部７５内にエミッタ電極７６を形成し、例えばＣＶＤ法
により全面にＳｉｎ、を堆積して眉間絶縁膜７８を形成
し、次いで、アニール処理することにより、予めエミッ
タ電極７６に導入したＡｓ”を拡散させてエミッタ拡散
層７７を形成するとともに、ソース／ドレイン拡散層７
２及びベース拡散層７３に導入したＢ゛を活性化させた
後、ゲート電極７１を構成するメタルシリサイド膜６９
を低抵抗化するための熱処理を行い、次いで、例えばＲ
ＩＥにより眉間絶縁膜７８及びシリコン酸化膜７４．６
７ｂを選択的にエツチングしてコンタクトホール７９を
形成した後、例えばＰＶＤ法によりソース／ドレイン拡
散層７２、エミッタ電極７６、ベース拡散層７３及びコ
レクタ拡散層６４と各々コンタクトを取るようにＡｌか
らなる配線層８０を形成することにより、半導体装置を
得ることができる。

〔発明が解決しようとする課題〕

上記した第４図に示す従来の半導体装置の製造方法は、
ゲート電極５０を構成するメタルシリサイド膜４８の低
抵抗化のための熱処理を行っているため、この低抵抗化
のための熱処理を行わないものよりも低抵抗なゲート電
極５０を得ることができ、高速化に有利であるという利
点がある。しかしながら、メタルシリサイド膜４８の低
抵抗化のための熱処理をソース／ドレイン拡散層５１形
成のための熱処理後に行っていたため、折角所望の特性
のソース／ドレイン拡散層５１を形成しても更にソース
／ドレイン拡散層５１が拡がり過ぎてしまい、所望の特
性のソース／ドレイン拡散層５１を得ることが困難であ
るという問題があった。これは微細化される程顕著にな
り、最悪の場合はソース拡散層とドレイン拡散層がつな
がってしまう。

また、ソース／ドレイン拡散層５１形成のための熱処理
と同時にメタルシリサイド膜４８の低抵抗化を行うこと
も考えられるが、ソース／ドレイン拡散層５１の拡がり
方の制約上メタルシリサイド膜４８の低抵抗化を制御性
良く十分行うことが困難であるという問題があった。

また、上記した第５図に示す従来の半導体装置の製造方
法は、ゲート電極７１を構成するメタルシリサイド膜６
９の低抵抗化のための熱処理を行っているため、第４図
に示す従来の製造方法の場合と同様低抵抗化のための熱
処理を行わないものよりも低抵抗なゲート電極７１を得
ることができ、高速化に有利であるという利点があるが
、ソース／ドレイン拡散層７２、ベース拡散層７３及び
エミッタ拡散層７７形成のための熱処理後に行っていた
ため、折角所望のソース／ドレイン拡散層７２、ベース
拡散層７３及びエミッタ拡散層７７を形成しても更にソ
ース／ドレイン拡散Ｊｉｉ７２、ベース拡散層７３及び
エミッタ拡散層７７が拡がり過ぎてしまい、所望のソー
ス／ドレイン拡散層７２、ベース拡散層７３及びエミッ
タ拡散層７７を得ることが困難であるという問題があっ
た。これは微細化される程顕著になる傾向があった。

また、ソース／ドレイン拡散層７２、ベース拡散層７３
及びエミッタ拡散層７７形成のための熱処理と同時にメ
タルシリサイド膜６９の低抵抗化を行うことも考えられ
るが、ソース／ドレイン拡散層７２、ベース拡散層７３
及びエミッタ拡散層７７の拡がり方の制約上、メタルシ
リサイド膜６９の低抵抗化を制御性良く十分行うことが
困難であるという問題があった。

そこで、本発明は、所望のソース／ドレイン、ベース、
エミッタ等の拡散層を形成することができ、かつゲート
電極を構成するメタルシリサイド膜の低抵抗化を制御性
良く十分行うことができる半導体装置の製造方法を提供
することを目的としている。

（課題を解決するための手段〕 第１の発明による半導体装置の製造方法は、上記目的達
成のため、ゲート絶縁膜上に形成されたポリシリコン膜
と、該ポリシリコン膜上に形成されたメタルシリサイド
膜とからなるゲート電極を有するＭＴＳ）ランジスタを
有する半導体装置の製造方法において、該メタルシリサ
イド膜の低抵抗化のための熱処理を、該メタルシリサイ
ド膜成長後で、かつソース／ドレイン拡散層形成のため
の熱処理前に行うように構成する。

また、第２の発明による半導体装置の製造方法は上記目
的達成のため、ゲート絶縁膜上に形成されたポリシリコ
ン膜と、該ポリシリコン膜上に形成されたメタルシリサ
イド膜とからなるゲート電極を有するＭＴＳトランジス
タとバイポーラトランジスタとからなるバイポーラ、Ｍ
ＩＳデバイスを有する半導体装置の製造方法において、
該メタルシリサイド膜の低抵抗化のための熱処理を、該
メタルシリサイド膜成長後で、かつソース／ドレイン拡
散層、ベース拡散層及びエミッタ拡散層形成のための熱
処理前に行うものである。

なお、本発明（第１、第２）においては、第３図に示す
ように、メタルシリサイド膜の低抵抗化のための熱処理
をポリシリコン膜を導電性化するためのイオン注入前（
本発明４．５．６）に行う場合であっても、イオン注入
後（本発明１．２．３）に行う場合であってもよく、こ
れらの場合従来の低抵抗化のための熱処理をしない場合
よりも各々メタルシリサイド膜のシート抵抗を下げるこ
とができる。そして、イオン注入後に低抵抗化のための
熱処理を行う場合（本発明１．２．３）の方がイオン注
入前に低抵抗化のための熱処理を行う場合よりもメタル
シリサイド膜のシート抵抗を更に下げることができ好ま
しく、熱処理温度としては１ｏｏｏ℃−１１００℃→１
２００℃というように高くする程メタルシリサイド膜の
シート抵抗を下げることができ好ましい。

〔作用〕

第１の発明は、ゲート電極を構成するメタルシリサイド
膜の低抵抗化のための熱処理を適宜十分行った後に、ソ
ース／ドレイン拡散層形成のための熱処理を行うように
しているため、メタルシリサイド膜の低抵抗化を制御性
良く十分行うことができるようになり、かつソース／ド
レイン拡散層を拡げ過ぎることなく所望の特性のソース
／ドレイン拡散層１１を得ることができるようになる。

第２の発明は、ゲート電極を構成するメタルシリサイド
膜の低抵抗化のための熱処理を適宜十分行った後に、ソ
ース／ドレイン拡散層、ベース拡散層及びエミッタ拡散
層形成のための熱処理を行うようにしたため、メタルシ
リサイド膜の低抵抗化を制御性段（十分行うことができ
るようになり、かつソース／ドレイン拡散層、ベース拡
散層及びエミッタ拡散層を拡げ過ぎることなく所望の特
性のソース／ドレイン拡散層、ベース拡散層及びエミッ
タ拡散層を得ることができるようになる。

〔実施例〕− 以下、本発明を図面に基づいて説明する。

第１図（ａ）〜（ｈ）は第１の発明に係る半導体装置の
製造方法の一実施例を説明する図である。

図示例の製造方法はＭＯＳトランジスタの製造方法に適
用する場合である。

これらの図において、１はＳｉ等からなる基板、２は５
ｉＯｚ等からなるシリコン酸化膜、３は５ｉｓＮａから
なるシリコン窒化膜、４はシリコン窒化膜３に形成され
た開口部、５はＳｉｎｇ等からなるフィールド酸化膜、
６はＳｉｎ、等からなるゲート酸化膜、７はゲート電極
形成用のポリシリコン膜、８はゲート電極形成用のＷＳ
ｉ等からなるメタルシリサイド膜、９はレジスト膜、１
０はメタルシリサイド膜８及びポリシリコン膜７からな
るゲート電極、１１はソース／ドレイン拡散層、１２は
ＰＳＧ等からなる眉間絶縁膜、１３はコンタクトホール
、１４はＡＩ！、等からなる配線層である。

次に、その製造方法について説明する。

まず、第１図（ａ）に示すように、例えば熱酸化により
基板１を酸化して基板１上に初期酸化膜としての膜厚が
例えば３００人のシリコン酸化膜２を形成した後、例え
ばＣＶＤ法によりシリコン酸化膜２上にＳｉ３Ｎ、を堆
積して膜厚が例えば１５００人のシリコン窒化膜３を形
成する。

次に、第１図（ｂ）に示すように、例えばＲＩＥにより
シリコン窒化膜３を素子領域のみに残るように選択的に
エツチングしてフィールド酸化膜形成用の開口部４を形
成する。この時、開口部４内にシリコン酸化ｙ２が露出
される。

次に、第１図（ｃ）に示すように、ＬＯＧＯＳによりシ
リコン窒化膜３をマスクとして、開口部４を介して基板
１を選択的に酸化することにより膜厚が例えば６０００
人のフィールド酸化膜５を形成する。

次に、第１図（ｄ）に示すように、例えばウェットエン
チングによりシリコン窒化膜３及びシリコン酸化ＷＩ２
を除去して基板１を露出させる。この時、素子領域が形
成される。

次に、第１図（ｅ）に示すように、例えば熱酸化により
基板１を酸化して基板１上に膜厚が例えば２００人のゲ
ート酸化膜６を形成した後、例えばＣＶＤ法によりゲー
ト酸化膜６を覆うようにポリＳｉ、ＷＳｉを成長してゲ
ート電極形成用の膜厚が例えば１２００人のポリシリコ
ン膜７及び膜厚が例えば１８００人のメタルシリサイド
膜８を順次形成した後、例えばＰ、７０ＫｅＶ、４．０
ＸＩＯ”０１−”のイオン注入によりメタルシリサイド
膜８をスルーさせてポリシリコン膜７にＰ゛をドーピン
グしてｐ１型にする。次いで、ゲート電極を構成するメ
タルシリサイド膜９の低抵抗化のために、例えば１１０
０℃、３０秒の熱処理を行う。

次に、第１図（ｆ）に示すように、メタルシリサイド膜
８上にレジストを塗布してレジスト膜９を形成した後、
露光・現像によりレジスト膜９をゲート電極に対応する
メタルシリサイド膜８上の領域のみに残るようにバター
ニングする。

次に、第１図（ｇ）に示すように、例えばＲＩＥにより
レジスト膜９をマスクとしてメタルシリサイド膜８及び
ポリシリコン膜７を選択的にエツチングしてメタルシリ
サイド膜８及びポリシリコン膜７からなるゲート電極１
０を形成し、レジスト膜９を除去した後、例えばＡ　ｓ
　、７０ＫｅＶ、４．０×ＩＱ”ａｍ−２のイオン注入
によりゲート電極１０をマスクとして基板１に不純物を
導入し、例えば９００℃、３０分の熱処理することによ
りソース／ドレイン拡散層１１を形成する。

そして、全面にＰＳＧからなる眉間絶縁膜１２を形成し
、眉間絶縁膜１２及びゲート酸化膜６にコンタクトホー
ル１３を形成した後、コンタクトホール１３を介してソ
ース／ドレイン拡散層１１及びゲート電極１０とコンタ
クトを取るようにＡＩ！等からなる配線層１４を形成す
ることにより、第１図（ｈ）に示すような半導体装置を
得ることができる。

すなわち、上記実施例では、ゲート電極１０を構成する
メタルシリサイド膜８の低抵抗化のための熱処理を適宜
十分行った後に、ソース／ドレイン拡散層１１形成のた
めの熱処理を行うようにしている。このため、メタルシ
リサイド膜８の低抵抗化を制御性良く十分行うことがで
きるうえ、従来のようにソース／ドレイン拡散層１１形
成後に低抵抗化のための熱処理が入らないので、ソース
／ドレイン拡散層１１を拡げ過ぎることなく所望の特性
のソース／ドレイン拡散層１１を得ることができる。

また、ソース／ドレイン拡散層１１形成のための熱処理
の際、メタルシリサイド膜８の抵抗を更に下げることが
でき、高速性能に優れた素子を得ることができる。

なお、本発明は、バイポーラ・ＣＭＯＳデバイスの製造
方法にも適用することができる。以下、具体的に図面を
用いて説明する。

第２図（ａ）〜（ｅ）は第２の発明による半導体装置の
製造方法の一実施例を説明する図である。

この図において、２０はＳｉ等からなる基板、２１は例
えばｎ゛型の埋没層、２２は単結晶Ｓｉ等からなる半導
体層、２３は例えばｎ゛型のコレクタ拡散層、２４は例
えばＰ゛型の素子分離拡散層、２５はＳｉ０．等からな
るフィールド酸化膜、２６ａ！！ＳｉＯ□等からなるゲ
ート酸化膜、２６ｂはＳｉＯ□等からなるシリコン酸化
膜、２７はゲート電極形成用のポリシリコン膜、２８は
ゲート電極形成用のＷｓｉ等からなるメタルシリサイド
膜、２９はレジスト膜、３０はメタルシリサイド膜２８
及びポリシリコン膜２７からなるゲート電極、３１はソ
ース／ドレイン拡散層、３２は内部ベース及び外部ベー
スとなるベース拡散層、３３はＳｉｎ、等からなるシリ
コン酸化膜、３４はエミッタ開口部、３５はポリＳｉ等
からなるエミッタ電極、３６はエミッタ拡散層、３７は
ＳｉＯ□等からなる層間絶縁膜、３８はコンタクトホー
ル、３９はＡｆ等からなる配線層である。

次に、その製造方法について説明する。

まず、第２図（ａ）に示すように、例えばｓｂ、７０Ｋ
ｅν、３．０Ｘ１０”ｅｌｍ−２のイオン注入と例えば
１２５０℃、５０分のアニール処理によりｐ型（１００
）基板２゜にｎ゛型の埋没層２１を形成し、例えばＣＶ
Ｄ法（エピタキシャル成長法）により埋没層２１を覆う
ように単結晶Ｓｉを堆積して半導体層２２を形成した後
、例えばＣＶＤ法（熱酸化でもよい）により半導体層２
２上に膜厚が例えば３００人のＳｉＯ□膜を形成する。

次いで、例えばＰ、７０ＫｅＶ、７．０×ＩＱ１４ｃｍ
−２のイオン注入によりｎ°型のコレクタ拡散層２３を
形成するとともに、例えばＢ、１６０ＫｅＶ、７．０Ｘ
１０”０１ｌ−”のイオン注入とアニール処理により素
子分離のためのｐ゛型の素子分離拡散層２４を形成し、
例えばＣＶＤ法により半導体層２２上のＳｉＯ□膜上に
膜厚が例えば１５００人のＳｉ、Ｎ４膜を形成した後、
例えばＲＩＢによりＳ　１３　Ｎｍ膜を素子領域のみに
残るようにエツチングする。

次いで、ＬＯＣＯ３法によりＳｔ、Ｎ、膜をマスクとし
て半導体層２２を選択的に酸化して素子分離領域として
の膜厚が例えば６０００人のフィールド酸化膜２５を形
成した後、マスクとして用いたＳｉ３Ｎ４膜及びその下
のＳｉ０ｇ膜を除去することにより素子領域となるＭＯ
３Ｉ−ランジスタ領域及びバイポーラトランジスタ領域
を形成する。

次に、第２図（ｂ）に示すように、例えば熱酸化により
半導体層２２を酸化することによりＭＯＳトランジスタ
領域の半導体層２２上に膜厚が例えば２００人のゲート
酸化膜２６ａを形成するとともに、バイポーラトランジ
スタ領域の半導体層２２上に膜厚がゲート酸化膜２６ａ
と同じシリコン酸化膜２６ｂを形成し、例えばＣＶＤ法
によりゲート酸化膜２６ａを覆うようにポリＳ　１％　
Ｗ　Ｓ　Ｉを成長してゲート電極形成用の膜厚が例えば
１２００人のポリシリコン膜２７及び膜厚が例えば１８
００人のメタルシリサイド［２８を順次形成した後、例
えばＰ、７０ＫｅＶ、４．ＯＸＩＯＩ５ｃｍ−”のイオ
ン注入によりメタルシリサイド膜２８をスルーさせてポ
リシリコン膜２７にＰ゛をドーピングしてｐ゛型にする
。次いで、ゲート電極を構成するメタルシリサイド膜２
８の低抵抗化のために、例えば１１００℃、６０秒の熱
処理を行う。次いで、メタルシリサイド膜２８上にレジ
ストを塗布してレジスト膜２９を形成した後、露光・現
像によりレジスト膜２９をゲート電極に対応するメタル
シリサイド１ｌｌｉ２８上の領域のみに残るようにパタ
ーニングする。

次に、第２図（ｃ）に示すように、例えばＲＩＥにより
レジスト膜２９をマスクとしてメタルシリサイド膜２８
及びポリシリコン膜２７を選択的に工・ノチングしてＭ
ＯＳ）ランジスタ領域にメタルシリサイド膜２８及びポ
リシリコン膜２７からなるゲート電極３０を形成し、レ
ジスト膜２９を除去した後、例えばＢ、６０Ｋｅν、１
．５ＸＩＱ”ａｍ−”のイオン注入によりゲート電極３
０をマスクとしてＭＯＳ）ランジスタ領域にソース／ド
レイン拡散層３１を形成した後、例えばＢ、１０にｅＶ
、５．０ｘｌＯ”ａｍ−”のイオン注入によりバイポー
ラトランジスタ領域に内部ベース及び外部ベースとなる
ベース拡散層３２を形成する。

次に、第２図（ｄ）に示すように、例えばＣＶＤ法によ
り全面に５ｉＯｚを堆積して膜厚が例えば１０００人の
シリコン酸化膜３３を形成した後、例えばＲＩＥにより
バイポーラトランジスタ領域のシリコン酸化膜３３．２
６ｂを選択的にエツチングしてエミフタ開口部３４を形
成する。

次に、第２図（ｅ）に示すように、例えばＣＶＤ法によ
りエミッタ開口部３４内を覆うようにポリＳｉを堆積し
、例えばＡ　ｓ　、４ＱＫｅＶ　、　　１．ＯＸＩＯ１
６ｃｍ　−”のイオン注入によりバイポーラトランジス
タ領域のポリＳｉにＡｓ−を導入した後、例えばＲＩＥ
によりポリＳｉを選択的にエツチングしてエミッタ開口
部３４内にエミッタ電極３５を形成し、例えばＣＶＤ法
により全面にＳｉＯ□を堆積して膜厚が例えば３０００
人の眉間絶縁膜３７を形成した後、例えば１０５０°Ｃ
１３０秒の熱処理することにより予めエミッタ電極３５
に導入した後Ａｓ”を拡散させてエミッタ拡散層３６を
形成するとともに、ソース／ドレイン拡散層３１及びベ
ース拡散層３２に導入したＢ゛を活性化させる。そして
、例えばＲＩＥにより眉間絶縁膜３７及びシリコン酸化
膜３３．２６ｂを選択的にエツチングしてコンタクトホ
ール３８を形成した後、例えばＰＶＤ法によりソース／
ドレイン拡散層３１、エミッタ電極３５、ベース拡散層
３２及びコレクタ拡散層２３と各々コンタクトを取るよ
うにＡＩからなる配線層３９を形成することにより半導
体装置を得ることができる。

すなわち、上記実施例では、ゲート電極３０を構成する
メタルシリサイド膜２８の低抵抗化の熱処理を適宜十分
行った後に、ソース／トレイン拡散層３１、ベース拡散
層３２及びエミッタ拡散層３６形成のための熱処理を行
うようにしている。このため、従来のようにソース／ド
レイン拡散層３１、ベース拡散層３２及びエミッタ拡散
層３６形成後に低抵抗化のための熱処理が入らないので
、メタルシリサイド膜２８の低抵抗化を制御性良く十分
行うことができるうえ、ソース／ドレイン拡散層３１、
ベース拡散層３２及びエミッタ拡散層３６を拡げること
なく所望の特性のソース／ドレイン拡散層３１、ベース
拡散層３２及びエミッタ拡散層３６を得ることができる
。

また、ソース／ドレイン拡散層３１、ベース拡散層３２
及びエミッタ拡散層３Ｇ形成のための熱処理の際、メタ
ルシリサイド膜２８の抵抗を更に下げることができ、高
速性能に優れた素子を得ることができる。

〔発明の効果〕

本発明によれば、所望のソース／ドレイン、ベース、エ
ミフタ等の拡散層を形成することができ、かつゲート電
極を構成するメタルシリサイド膜の低抵抗化を制御性良
く十分行うことができるという効果がある。

【図面の簡単な説明】

第１図は第１の発明の半導体装置の製造方法の一実施例
の製造方法を説明する図、 第２図は第２の発明の半導体装置の製造方法の一実施例
の製造方法を説明する図、 第３図は本発明の詳細な説明する図、 第４図は従来例の一例の製造方法を説明する図、第５図
は従来例の他の一例の製造方法を説明する図である。 ６・・−・・・ゲート酸化膜、 ７・・・・・・ポリシリコン膜、 ８・・・・・・メタルシリサイド膜、 １０・・・・・・ゲート電極、 １１・−・・・・ソース／ドレイン拡散層、２６ａ・・
・・・・ゲート酸化膜、 ２７・・−・・・ポリシリコン膜、 ２８・・・・・・メタルシリサイド膜、３０−・・・・
・ゲート電極、 ３１・・・・・・ソース／ドレイン拡散層、３２・・・
・・・ベース拡散層、 ３６・−・・・・エミッタ拡散層。 第１の発明の一実施例の製造方法を説明する図第１図 本発明の詳細な説明する図 第 図 第 図 第 図 従来例の他の一例の製造方法を説明する間第 図

Claims (4)

【特許請求の範囲】
1. （１）ゲート絶縁膜（６）上に形成されたポリシリコン
   膜（７）と、該ポリシリコン膜（７）上に形成されたメ
   タルシリサイド膜（８）とからなるゲート電極（１０）
   を有するＭＩＳトランジスタを有する半導体装置の製造
   方法において、該メタルシリサイド膜（８）の低抵抗化
   のための熱処理を、該メタルシリサイド膜（８）成長後
   で、かつソース／ドレイン拡散層（１１）形成のための
   熱処理前に行うことを特徴とする半導体装置の製造方法
   。
2. （２）前記メタルシリサイド膜（８）の低抵抗化のため
   の熱処理を、前記メタルシリサイド膜（８）成長後の前
   記ポリシリコン膜（７）を導電性化するためのイオン注
   入後に行うことを特徴とする請求項１記載の半導体装置
   の製造方法。
3. （３）ゲート絶縁膜（２６ａ）上に形成されたポリシリ
   コン膜（２７）と、該ポリシリコン膜（２７）上に形成
   されたメタルシリサイド膜（２８）とからなるゲート電
   極（３０）を有するＭＩＳトランジスタとバイポーラト
   ランジスタとからなるバイポーラ・ＭＩＳデバイスを有
   する半導体装置の製造方法において、 該メタルシリサイド膜（２８）の低抵抗化のための熱処
   理を、該メタルシリサイド膜（２８）成長後で、かつソ
   ース／ドレイン拡散層（３１）、ベース拡散層（３２）
   及びエミッタ拡散層（３６）形成のための熱処理前に行
   うことを特徴とする半導体装置の製造方法。
4. （４）前記メタルシリサイド膜（２８）の低抵抗化のた
   めの熱処理を、前記メタルシリサイド膜（２８）成長後
   の前記ポリシリコン膜（２７）を導電性化するためのイ
   オン注入後に行うことを特徴とする請求項３記載の半導
   体装置の製造方法。