JPS61251163A - Ｂｉ−ＭＩＳ集積回路の製造方法 - Google Patents
Ｂｉ−ＭＩＳ集積回路の製造方法Info
- Publication number
- JPS61251163A JPS61251163A JP60094402A JP9440285A JPS61251163A JP S61251163 A JPS61251163 A JP S61251163A JP 60094402 A JP60094402 A JP 60094402A JP 9440285 A JP9440285 A JP 9440285A JP S61251163 A JPS61251163 A JP S61251163A
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- film
- region
- bipolar
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体装置で、バイポーラとＭＩＳトランジスタを同一
のチップ上に形成せる集積回路装置の製造に当たり、ゲ
ート電極とバイポーラ・トランジスタの引き出し電極を
ポリシリコン、あるいはポリサイドで同時に形成する方
法をとることにより製造方法の筒易化と特性の改善を行
った。
のチップ上に形成せる集積回路装置の製造に当たり、ゲ
ート電極とバイポーラ・トランジスタの引き出し電極を
ポリシリコン、あるいはポリサイドで同時に形成する方
法をとることにより製造方法の筒易化と特性の改善を行
った。
本発明は、ロジック回路とリニヤ−回路の共存を必要と
する集積回路として、バイポーラとＭＩＳトランジスタ
を同一の、チップ上に形成せる、所謂、Ｂｉ−ＭＩＳＩ
Ｃの製造方法に関する。
する集積回路として、バイポーラとＭＩＳトランジスタ
を同一の、チップ上に形成せる、所謂、Ｂｉ−ＭＩＳＩ
Ｃの製造方法に関する。
半導体集積回路の製造技術の進歩に伴って、ロジック回
路部とリニヤ−の増幅回路を同一のチップ上に形成する
要求が多くなって来ている。
路部とリニヤ−の増幅回路を同一のチップ上に形成する
要求が多くなって来ている。
このような集積回路の製造プロセスでは、ＭＩＳ Ｆ
ＥＴ部とバイポーラ・トランジスタ部とはそれぞれ構造
上の固有の問題があり、一方のトランジスタの性能を良
くするためのプロセスが他方のトランジスタの性能を劣
化させる場合も屡起こる。
ＥＴ部とバイポーラ・トランジスタ部とはそれぞれ構造
上の固有の問題があり、一方のトランジスタの性能を良
くするためのプロセスが他方のトランジスタの性能を劣
化させる場合も屡起こる。
特に、Ｂｉ−ＭＩＳＩＣでは、ＭＩＳ）ランジスタの低
電力化と高速化を図り、またバイポーラトランジスタの
ベース領域を出来るだけ浅く形成して高出力特性を達成
することが要求され、改善を要望されている。
電力化と高速化を図り、またバイポーラトランジスタの
ベース領域を出来るだけ浅く形成して高出力特性を達成
することが要求され、改善を要望されている。
従来の技術による標準的なシリコンゲート電極を用いた
Ｂｉ−ＣＭＯＳＩＣの製造方法を、第２図（ａ）〜（ｄ
）の工程順断面図により説明する。
Ｂｉ−ＣＭＯＳＩＣの製造方法を、第２図（ａ）〜（ｄ
）の工程順断面図により説明する。
ｐ型シリコン基板ｌにマスクを用い、選択的にｐ−ＭＯ
Ｓとバイポーラのトランジスタ形成部に、ｎ゛型埋没層
２を形成する。
Ｓとバイポーラのトランジスタ形成部に、ｎ゛型埋没層
２を形成する。
上記基板にｎ型エピタキシアル層３を気相成長させる。
この成長では基板温度が１０００℃以上に加熱されるの
でｎ゛型埋没層はエピタキシアル層にまでせり上がり拡
散する。
でｎ゛型埋没層はエピタキシアル層にまでせり上がり拡
散する。
次いで、熱酸化により基板全面にＳｉＯ□膜４、更に、
ＣＶＤ法で５ｉｓＮｎ膜５を積層する。次いで、ＭＯＳ
、及びバイポーラの素子形成領域を残して、Ｓｉ３Ｎ４
膜を選択的エツチング除去する。
ＣＶＤ法で５ｉｓＮｎ膜５を積層する。次いで、ＭＯＳ
、及びバイポーラの素子形成領域を残して、Ｓｉ３Ｎ４
膜を選択的エツチング除去する。
次いで、ｎ−ＭＯＳ形成領域としてｐウェル６と、バイ
ポーラ・トランジスタを分離するためのアイソレーショ
ン領域７を除いて、レジストでマスクして、ボロン（Ｂ
）のイオンの打ち込みを行ない、アニールすることによ
り、ｐウェルとｐ型アイソレーション領域が得られる。
ポーラ・トランジスタを分離するためのアイソレーショ
ン領域７を除いて、レジストでマスクして、ボロン（Ｂ
）のイオンの打ち込みを行ない、アニールすることによ
り、ｐウェルとｐ型アイソレーション領域が得られる。
これを第２図（ａ）に示す。
次に隣接せる各トランジスタ間の露出せる酸化膜の下に
、それぞれ選択的にレジストをマスクとしてＢ及び砒素
（Ａｓ）のイオン打ち込みを行い、ｐ型チャンネルカッ
ト３．ｎ型チャンネルカット９を形成する。この基板を
熱酸化することにより５ｉ２Ｎ、膜に覆われた領域以外
は厚いフィールド酸化膜１０が形成される。この状態を
第２図（ｂ）に示す。
、それぞれ選択的にレジストをマスクとしてＢ及び砒素
（Ａｓ）のイオン打ち込みを行い、ｐ型チャンネルカッ
ト３．ｎ型チャンネルカット９を形成する。この基板を
熱酸化することにより５ｉ２Ｎ、膜に覆われた領域以外
は厚いフィールド酸化膜１０が形成される。この状態を
第２図（ｂ）に示す。
以上でトランジスタの活性領域の形成前の前工程を終わ
るが、ここまでの工程は標準的なもので、以後の工程の
如何にかかわらず、通常は略同じである。
るが、ここまでの工程は標準的なもので、以後の工程の
如何にかかわらず、通常は略同じである。
基板上の薄いＳ ｉ ３ Ｎ ｍ膜、Ｓｉｎ、膜を化学
的に洗浄除去し、ＭＯＳおよびバイポーラのトランジス
タ形成領域のシリコン基板を露出せした後、この領域に
ゲート酸化膜２１を成長させる。
的に洗浄除去し、ＭＯＳおよびバイポーラのトランジス
タ形成領域のシリコン基板を露出せした後、この領域に
ゲート酸化膜２１を成長させる。
次いで、バイポーラ・トランジスタのベース領域２２の
み開口せるレジストによりＢのイオン打ち込みを行う。
み開口せるレジストによりＢのイオン打ち込みを行う。
次いで、全面にｎ型多結晶シリコンを成長させると共に
、先のベースイオン打ち込み領域のアニールを行う。
、先のベースイオン打ち込み領域のアニールを行う。
次いで、ゲート電極部を除いて多結晶シリコンをエツチ
ング除去し、ゲート電極２３を形成する。
ング除去し、ゲート電極２３を形成する。
次いで、ｐ−ＭＯＳのソース領域２４、ドレイン領域２
５、及びベース・コンタク） ６Ｎ域２６を露出せるレ
ジストをマスクとして、Ｂのイオン打ち込み行う。
５、及びベース・コンタク） ６Ｎ域２６を露出せるレ
ジストをマスクとして、Ｂのイオン打ち込み行う。
次いで、ｎ−ＭＯＳのソース領域２７、ドレイン領域２
８、及びバイポーラ・トランジスタのエミッタ領域２９
、コレクタ領域３０にＡｓのイオンを打ち込む。
８、及びバイポーラ・トランジスタのエミッタ領域２９
、コレクタ領域３０にＡｓのイオンを打ち込む。
以上の工程で第２図（Ｃ）が得られる。
次いで、ゲート電極表面をブロック酸化膜３１としてＳ
ｉ０ｇ膜を成長させ、全面にＰＳＧ膜３２を成長させた
後、コンタクト孔３３を開口する。
ｉ０ｇ膜を成長させ、全面にＰＳＧ膜３２を成長させた
後、コンタクト孔３３を開口する。
この状態で約１０５０℃の高温熱処理を行ってｐｓＧ膜
をリフローさせることにより、第２図（ｄ）が完成する
。配線工程以降の工程については説明を省略する。
をリフローさせることにより、第２図（ｄ）が完成する
。配線工程以降の工程については説明を省略する。
上記に述べた、従来の技術による方法では、ＰＳＧ膜の
形成はトランジスタ素子領域形成後に行われる。
形成はトランジスタ素子領域形成後に行われる。
また、電極コンタクト孔の形成はＣＭＯ５，バイポーラ
共ＰＳＧ膜の形成後開口しているので、コンタクト孔の
段差が大きく、配線工程でのカバレージが低下する。
共ＰＳＧ膜の形成後開口しているので、コンタクト孔の
段差が大きく、配線工程でのカバレージが低下する。
また、コンタクト孔開口後、ＰＳＧ膜の高温リフロ一工
程を通るので、電気的特性を劣化させないためにベース
及びエミッタ拡散領域を浅く出来ないという問題もある
。
程を通るので、電気的特性を劣化させないためにベース
及びエミッタ拡散領域を浅く出来ないという問題もある
。
上記問題点は、下記の製造方法により解決される。
即ち、バイポーラ・トランジスタのベースの不純物領域
を先に形成した後、該バイポーラ・トランジスタの表面
に厚い絶縁膜を積層する。
を先に形成した後、該バイポーラ・トランジスタの表面
に厚い絶縁膜を積層する。
次いで、ＭＩＳトランジスタのゲート絶縁膜を形成し、
バイポーラ・トランジスタ部の前記厚い絶縁膜に、コン
タクト孔を開口した後、全面にポリシリコン、またはポ
リサイドを成長させる。
バイポーラ・トランジスタ部の前記厚い絶縁膜に、コン
タクト孔を開口した後、全面にポリシリコン、またはポ
リサイドを成長させる。
これをパターンニングすることにより、ゲート電極およ
びバイポーラ・トランジスタの引き出し電極を同時に形
成する製造方法に適用することにより解決される。
びバイポーラ・トランジスタの引き出し電極を同時に形
成する製造方法に適用することにより解決される。
バイポーラ・トランジスタのベース不純物領域の形成は
、別個に酸化膜を形成してイオン注入を行うので、高濃
度の浅いベース領域が形成可能である。
、別個に酸化膜を形成してイオン注入を行うので、高濃
度の浅いベース領域が形成可能である。
また、ゲート電極、及びバイポーラ・トランジスタの各
、引き出し電極は、同時にポリシリコン、あるいはポリ
サイドのパターンニングで形成されるので、ＰＳＧ膜は
ポリサイド上のステップカバレージを改善するだけで良
く、従ってＰＳＧ膜のりフロ一温度は低温ですむ。
、引き出し電極は、同時にポリシリコン、あるいはポリ
サイドのパターンニングで形成されるので、ＰＳＧ膜は
ポリサイド上のステップカバレージを改善するだけで良
く、従ってＰＳＧ膜のりフロ一温度は低温ですむ。
本発明による一実施例を第１図（ａ）〜（ｄ）の工程断
面図により詳細説明する。トランジスタの素子形成の前
工程までは変わらないので、第２図（ｂｌから以後の工
程ついて説明する。
面図により詳細説明する。トランジスタの素子形成の前
工程までは変わらないので、第２図（ｂｌから以後の工
程ついて説明する。
第２図偽）のごとく形成された基板を用い、全面のＳｉ
、Ｎ４膜、Ｓｉ０ｇ膜を洗浄除去した後、新しく酸化膜
１１を約１０００人で全面に形成する。ベース領域のみ
開口せるレジスト１２を用いて、ベース領域にＢのイオ
ン打ち込みを行う。
、Ｎ４膜、Ｓｉ０ｇ膜を洗浄除去した後、新しく酸化膜
１１を約１０００人で全面に形成する。ベース領域のみ
開口せるレジスト１２を用いて、ベース領域にＢのイオ
ン打ち込みを行う。
これは、高濃度の薄いベース領域を形成するためのもの
で、この状態を第１図（ａ）に示す。
で、この状態を第１図（ａ）に示す。
次いで、全面にＣＶＤ法により酸化膜１３を積層し、バ
イポーラ部の酸化膜を残して、Ｍ２Ｓ部の基板を露出せ
しめる。
イポーラ部の酸化膜を残して、Ｍ２Ｓ部の基板を露出せ
しめる。
次いで、ゲート酸化膜１４を３００〜５００人の厚さで
成長させた後、バイポーラ部にコンタクト孔１５を形成
する。これを第１図（ｂ）に示す。
成長させた後、バイポーラ部にコンタクト孔１５を形成
する。これを第１図（ｂ）に示す。
次いで、ポリシリコンあるいは高融点金属を含んだポリ
シリコン、即ちポリサイドを気相成長させ、ＭＯＳのゲ
ート電極１６、バイポーラのコンタクト引き出し電極１
７をパターンニングにより形成する。
シリコン、即ちポリサイドを気相成長させ、ＭＯＳのゲ
ート電極１６、バイポーラのコンタクト引き出し電極１
７をパターンニングにより形成する。
次に、ｐ−Ｍ２Ｓ部のソース、ドレイン領域とバイポー
ラのベース・コンタクト領域に選択的にＢイオンの打ち
込みを行う。更に、ｎ −Ｍ ＯＳ部のソース、ドレイ
ン領域とバイポーラのエミッタ、コレクタのコンタクト
領域にＡｓのイオン打ち込みを行う。これを第１図（Ｃ
１に示す。
ラのベース・コンタクト領域に選択的にＢイオンの打ち
込みを行う。更に、ｎ −Ｍ ＯＳ部のソース、ドレイ
ン領域とバイポーラのエミッタ、コレクタのコンタクト
領域にＡｓのイオン打ち込みを行う。これを第１図（Ｃ
１に示す。
Ａｓのイオン注入が不足の場合は、バイポーラ部のみ追
加のイオン打ち込みを行う。
加のイオン打ち込みを行う。
レジスト除去後、９５０℃の熱酸化によりプロ・ツク酸
化膜１８を成長させ、ＰＳＧ膜１９を成長させ、９５０
℃のウェット雰囲気でリフローさせ、９８０〜１０００
℃の熱処理により先のイオン打ち込みの不純物の押し込
み拡散を行う。ＰＳＧ膜成長工程とエミッタ熱処理工程
は順序が入れ換わってもよい。
化膜１８を成長させ、ＰＳＧ膜１９を成長させ、９５０
℃のウェット雰囲気でリフローさせ、９８０〜１０００
℃の熱処理により先のイオン打ち込みの不純物の押し込
み拡散を行う。ＰＳＧ膜成長工程とエミッタ熱処理工程
は順序が入れ換わってもよい。
これを第１図（ｄ）に示す。
次いで、ＰＳＧ膜に配！ｆｌＡＮ形成のための窓を開口
する。以後の工程については省略する。
する。以後の工程については省略する。
以上に説明せるごとく、本発明の製造方法を適用するこ
とにより、電極配線層のカバレージが改善され、バイポ
ーラ・トランジスタでは浅いベース領域が形成可能とな
り、高出力のバイポーラ・トランジスタが効率良く製作
可能となる。
とにより、電極配線層のカバレージが改善され、バイポ
ーラ・トランジスタでは浅いベース領域が形成可能とな
り、高出力のバイポーラ・トランジスタが効率良く製作
可能となる。
第１図は本発明にかかわるＢｉ −ＭＩＳ ＩＣの製
造工程順の断面図、 第２図は従来の方法によるＢｉ −Ｍｉｓ ＩＣの製
造工程順の断面図、 を示す。 図面において １はｐ型シリコン基板、 ２はｎ゛型埋没層、 ３はｎ型エピタキシアル層、 ４はＳｉＯ□膜、 ５は５ｉｘＮ４膜、 ６はｐウェル、 ７はアイソレーション領域、 ８．９はチャンネルカット、 １０はフィールド酸化膜、 １１、１３は酸化膜、 １２はレジスト、 １４．２１はゲート絶縁膜、 １５．３３はコンタクト孔、 １６．２３はゲート電極、 １７は引き出し電極、 １８．３１はブロック酸化膜、 １９．３２はＰＳＧ膜、 ２２はベース領域、 ２４．２７はソース領域、 ２５．２８はドレイン領域、 ２６はベースコンタクト領域、 ２９はエミッタ領域、 ３０はコレクタ領域、 をそれぞれ示す。 ／ＦＪＥｌ’Ｌ：ｚ−、ｃ＋＋ａ Ｂｉ −Ｍｉｓ Ｉ
Ｃ／ｌ ＠Ｌ工Ｒ嘴ｔｆｆｎｍ第 １ 図 ＠ Ｉ Ｂ
造工程順の断面図、 第２図は従来の方法によるＢｉ −Ｍｉｓ ＩＣの製
造工程順の断面図、 を示す。 図面において １はｐ型シリコン基板、 ２はｎ゛型埋没層、 ３はｎ型エピタキシアル層、 ４はＳｉＯ□膜、 ５は５ｉｘＮ４膜、 ６はｐウェル、 ７はアイソレーション領域、 ８．９はチャンネルカット、 １０はフィールド酸化膜、 １１、１３は酸化膜、 １２はレジスト、 １４．２１はゲート絶縁膜、 １５．３３はコンタクト孔、 １６．２３はゲート電極、 １７は引き出し電極、 １８．３１はブロック酸化膜、 １９．３２はＰＳＧ膜、 ２２はベース領域、 ２４．２７はソース領域、 ２５．２８はドレイン領域、 ２６はベースコンタクト領域、 ２９はエミッタ領域、 ３０はコレクタ領域、 をそれぞれ示す。 ／ＦＪＥｌ’Ｌ：ｚ−、ｃ＋＋ａ Ｂｉ −Ｍｉｓ Ｉ
Ｃ／ｌ ＠Ｌ工Ｒ嘴ｔｆｆｎｍ第 １ 図 ＠ Ｉ Ｂ
Claims (1)
- 【特許請求の範囲】 バイポーラ・トランジスタのベースの不純物領域を形
成した後、該バイポーラ・トランジスタの表面に厚い絶
縁膜（１３）を形成し、 次いで、ＭＩＳトランジスタのゲート絶縁膜（１４）を
形成し、バイポーラ・トランジスタ部の前記絶縁膜にコ
ンタクト孔（１５）を開口した後、全面にポリシリコン
、またはポリサイドを積層し、これをパターンニングす
ることによりゲート電極（１６）およびバイポーラ・ト
ランジスタの引き出し電極（１７）を同時に形成する工
程を含むことを特徴とするＢｉ−ＭＩＳ集積回路の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094402A JPS61251163A (ja) | 1985-04-30 | 1985-04-30 | Ｂｉ−ＭＩＳ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60094402A JPS61251163A (ja) | 1985-04-30 | 1985-04-30 | Ｂｉ−ＭＩＳ集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61251163A true JPS61251163A (ja) | 1986-11-08 |
Family
ID=14109255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60094402A Pending JPS61251163A (ja) | 1985-04-30 | 1985-04-30 | Ｂｉ−ＭＩＳ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61251163A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428859A (en) * | 1987-07-23 | 1989-01-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0566129A (ja) * | 1991-02-07 | 1993-03-19 | Sharp Corp | 距離測定用半導体集積回路 |
| US6225179B1 (en) | 1998-03-02 | 2001-05-01 | Nec Corporation | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
-
1985
- 1985-04-30 JP JP60094402A patent/JPS61251163A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6428859A (en) * | 1987-07-23 | 1989-01-31 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0566129A (ja) * | 1991-02-07 | 1993-03-19 | Sharp Corp | 距離測定用半導体集積回路 |
| US6225179B1 (en) | 1998-03-02 | 2001-05-01 | Nec Corporation | Semiconductor integrated bi-MOS circuit having isolating regions different in thickness between bipolar area and MOS area and process of fabrication thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5409843A (en) | Method of producing a semiconductor device by forming contacts after flowing a glass layer | |
| JPS61251163A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPS61110457A (ja) | 半導体装置 | |
| JPS6197967A (ja) | 半導体装置およびその製造方法 | |
| JP3191694B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH05110005A (ja) | Ｍｏｓ型トランジスタ半導体装置およびその製造方法 | |
| JPS61251165A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 | |
| JPH0127589B2 (ja) | ||
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH0671066B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH08162523A (ja) | 半導体装置及びその製造方法 | |
| JP2656159B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPS63244666A (ja) | 半導体装置の製造方法 | |
| JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
| JPH0629472A (ja) | 半導体装置およびその製造方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JPS61139057A (ja) | 半導体集積回路装置の製造方法 | |
| JPH07273197A (ja) | 半導体装置及びその製造方法 | |
| JPH05259106A (ja) | 半導体装置の製造方法 | |
| JPH01191478A (ja) | 半導体装置の製造方法 | |
| JPH05145025A (ja) | 半導体装置の製造方法 | |
| JPH04237168A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH02113534A (ja) | 半導体装置の製造方法 |