JPH05259106A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05259106A JPH05259106A JP5298992A JP5298992A JPH05259106A JP H05259106 A JPH05259106 A JP H05259106A JP 5298992 A JP5298992 A JP 5298992A JP 5298992 A JP5298992 A JP 5298992A JP H05259106 A JPH05259106 A JP H05259106A
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- silicon
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Abstract
(57)【要約】
【目的】 バ−ズビ−クによるくさび酸化膜や空洞のな
い高信頼性の半導体装置の製造方法を提供する。 【構成】 シリコン基板１０１に絶縁膜１０２を形成
し、多結晶シリコン１０３と高融点シリサイド１０４を
積層形成し、この積層膜１１６を選択的に除去する。更
に、この積層膜１１６側面の二者の界面を少なくとも覆
うように耐酸化性膜１１０を形成する。その後、熱処理
する。
い高信頼性の半導体装置の製造方法を提供する。 【構成】 シリコン基板１０１に絶縁膜１０２を形成
し、多結晶シリコン１０３と高融点シリサイド１０４を
積層形成し、この積層膜１１６を選択的に除去する。更
に、この積層膜１１６側面の二者の界面を少なくとも覆
うように耐酸化性膜１１０を形成する。その後、熱処理
する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にゲ−ト電極材料及び配線材料における高
融点金属ポリサイドに関するものである。
法に関し、特にゲ−ト電極材料及び配線材料における高
融点金属ポリサイドに関するものである。
【０００２】
【従来の技術】半導体装置のゲ−ト電極材料としては、
従来ＣＶＤ法で堆積された多結晶シリコン膜が用いられ
てきたが、高集積化高速化のため、その抵抗がＬＳＩ
（大規模集積回路）の高速動作性に著しい障害となるに
及び、高融点金属シリサイドや高融点金属ポリサイド等
が用いられるようになってきた。ポリサイドゲ−トは、
多結晶シリコンとシリサイドとの二層構造からなる。
従来ＣＶＤ法で堆積された多結晶シリコン膜が用いられ
てきたが、高集積化高速化のため、その抵抗がＬＳＩ
（大規模集積回路）の高速動作性に著しい障害となるに
及び、高融点金属シリサイドや高融点金属ポリサイド等
が用いられるようになってきた。ポリサイドゲ−トは、
多結晶シリコンとシリサイドとの二層構造からなる。
【０００３】以下に、従来のポリサイド電極配線を用い
たＬＤＤ（Lightly Doped Drain)構造ＭＯＳ（metal Ox
ide Semiconductor)型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴという）の製造工程を［図１１］〜［図１
６］を参照し説明する。
たＬＤＤ（Lightly Doped Drain)構造ＭＯＳ（metal Ox
ide Semiconductor)型電界効果トランジスタ（以下、Ｍ
ＯＳＦＥＴという）の製造工程を［図１１］〜［図１
６］を参照し説明する。
【０００４】例えばＰ型半導体基板２０１に通常の選択
酸化法によってフィ−ルド酸化膜を形成し素子分離を行
い、このＰ型半導体基板２０１を熱酸化させてシリコン
酸化膜２０２を形成する。次に、減圧ＣＶＤ装置を用い
て、第一の多結晶シリコン膜２０３を形成する。この第
一の多結晶シリコン膜２０３には、イオン注入或いは拡
散により、低抵抗化するために不純物をド−ピングす
る。次に、周知のスパッタ法により、高融点金属シリサ
イド膜２０４を堆積させ、周知のリソグラフィ−技術を
用いて、［図１１］に示すように、この高融点金属シリ
サイド膜２０４上のレジスト２０５をパタ−ンに形成し
ソ−ス領域予定位置２０６及びドレイン領域予定位置２
０７を形成する。更に、［図１２］に示すように、ＲＩ
Ｅ（Reactive Ion Etching）を用いてレジスト２０５を
マスクとして多結晶シリコン膜２０３及び高融点金属シ
リサイド膜２０４（以下、積層膜２１６という）を選択
的に除去させ、更にレジスト２０５も除去させる。続い
て、積層膜２１６をマスクとして露出したシリコン酸化
膜２０２よりこのＰ型半導体基板２０１に、Ｎ型不純
物、例えばＰ（燐）を低濃度イオン注入させ、不純物低
濃度領域２０８、２０９を形成させる。次に、［図１
３］に示すように、高温熱酸化処理し、基板表面に第二
のシリコン酸化膜２１０を形成する。次に、［図１４］
に示すように、第二のシリコン酸化膜２１６上に、第二
の多結晶シリコン膜２１１を堆積する。次に、［図１
５］に示すように、周知のエッチバック法により第一の
シリコン酸化膜２０２が現れるまで第二の多結晶シリコ
ン膜２１１をエッチング除去し、第二の多結晶シリコン
膜２１１のサイドウォ−ル２１２を選択的に残存させ
る。［図１３］において、高温熱酸化処理し、基板表面
に第二のシリコン酸化膜２１６を形成するのは、［図１
４］の工程において多結晶シリコン膜２１１とシリコン
酸化膜２１６のエッチングレ−トに相違がないため、サ
イドウォ−ル２１２を残存させるためには不可欠である
ためである。続いて、積層膜２１６及びサイドウォ−ル
２１２をマスクとして、露出した第一のシリコン酸化膜
２０２よりこのＰ型半導体基板２０１に、Ｎ型不純物、
例えばＡｓ（ヒ素）を高濃度イオン注入させ、不純物高
濃度領域２１３、２１４を形成する。次に、［図１６］
に示すように、マスクとして用いたサイドウォ−ル２１
２を、例えばケミカルドライエッチングにより除去させ
る。更に、層間絶縁膜を８００ｎｍ〜１２００ｎｍ程度
堆積した後、ゲ−トとなる積層膜２１６、ソ−ス領域予
定位置２０６、ドレイン領域予定位置２０７にそれぞれ
開口を設け、アルミニウム等４００ｎｍ〜１０００ｎｍ
ほど堆積させてパタ−ニングさせることによりゲ−ト電
極、ソ−ス電極、ドレイン電極を形成する。
酸化法によってフィ−ルド酸化膜を形成し素子分離を行
い、このＰ型半導体基板２０１を熱酸化させてシリコン
酸化膜２０２を形成する。次に、減圧ＣＶＤ装置を用い
て、第一の多結晶シリコン膜２０３を形成する。この第
一の多結晶シリコン膜２０３には、イオン注入或いは拡
散により、低抵抗化するために不純物をド−ピングす
る。次に、周知のスパッタ法により、高融点金属シリサ
イド膜２０４を堆積させ、周知のリソグラフィ−技術を
用いて、［図１１］に示すように、この高融点金属シリ
サイド膜２０４上のレジスト２０５をパタ−ンに形成し
ソ−ス領域予定位置２０６及びドレイン領域予定位置２
０７を形成する。更に、［図１２］に示すように、ＲＩ
Ｅ（Reactive Ion Etching）を用いてレジスト２０５を
マスクとして多結晶シリコン膜２０３及び高融点金属シ
リサイド膜２０４（以下、積層膜２１６という）を選択
的に除去させ、更にレジスト２０５も除去させる。続い
て、積層膜２１６をマスクとして露出したシリコン酸化
膜２０２よりこのＰ型半導体基板２０１に、Ｎ型不純
物、例えばＰ（燐）を低濃度イオン注入させ、不純物低
濃度領域２０８、２０９を形成させる。次に、［図１
３］に示すように、高温熱酸化処理し、基板表面に第二
のシリコン酸化膜２１０を形成する。次に、［図１４］
に示すように、第二のシリコン酸化膜２１６上に、第二
の多結晶シリコン膜２１１を堆積する。次に、［図１
５］に示すように、周知のエッチバック法により第一の
シリコン酸化膜２０２が現れるまで第二の多結晶シリコ
ン膜２１１をエッチング除去し、第二の多結晶シリコン
膜２１１のサイドウォ−ル２１２を選択的に残存させ
る。［図１３］において、高温熱酸化処理し、基板表面
に第二のシリコン酸化膜２１６を形成するのは、［図１
４］の工程において多結晶シリコン膜２１１とシリコン
酸化膜２１６のエッチングレ−トに相違がないため、サ
イドウォ−ル２１２を残存させるためには不可欠である
ためである。続いて、積層膜２１６及びサイドウォ−ル
２１２をマスクとして、露出した第一のシリコン酸化膜
２０２よりこのＰ型半導体基板２０１に、Ｎ型不純物、
例えばＡｓ（ヒ素）を高濃度イオン注入させ、不純物高
濃度領域２１３、２１４を形成する。次に、［図１６］
に示すように、マスクとして用いたサイドウォ−ル２１
２を、例えばケミカルドライエッチングにより除去させ
る。更に、層間絶縁膜を８００ｎｍ〜１２００ｎｍ程度
堆積した後、ゲ−トとなる積層膜２１６、ソ−ス領域予
定位置２０６、ドレイン領域予定位置２０７にそれぞれ
開口を設け、アルミニウム等４００ｎｍ〜１０００ｎｍ
ほど堆積させてパタ−ニングさせることによりゲ−ト電
極、ソ−ス電極、ドレイン電極を形成する。
【０００５】
【発明が解決しようとする課題】上記したように従来の
ＬＤＤ構造ＭＯＳＦＥＴの製造方法においては、積層膜
２１６のエッチバックにおいて、第一の多結晶シリコン
膜２０３と高融点金属シリサイド２０４のエッチングレ
−トの相違のためこの二者間の界面にバ−ズビ−クを形
成する。この後、このバ−ズビ−グ部は、高温熱酸化処
理や上層配線の後酸化等により不純物や酸素の拡散が起
こり、更に広がった形でくさび酸化膜２１８となり界面
に生ずる。このくさび酸化膜２１８は、酸化時間が長い
ほど成長する。近年のように、半導体装置の微細化に伴
い配線幅が小さくなると、半導体装置の面積におけるく
さび酸化膜２１８の占める割合が増加する。そのため、
第一の多結晶シリコン膜２０３、高融点金属シリサイド
２０４との密着性が損なわれたり、第一の多結晶シリコ
ン膜２０３から高融点金属シリサイド２０４へのシリコ
ンの拡散が抑制されるために熱酸化処理性能が劣化して
しまったり、また、酸化条件によっては空洞２１７を生
み出す。この高融点金属シリサイド２０４を安定させる
ために第一の多結晶シリコン膜２０３中のシリコンが高
融点金属シリサイド２０４に局所的に拡散するため、第
一の多結晶シリコン膜２０３中のシリコンが減少し、ゲ
−ト破壊を生ずるという問題があった。
ＬＤＤ構造ＭＯＳＦＥＴの製造方法においては、積層膜
２１６のエッチバックにおいて、第一の多結晶シリコン
膜２０３と高融点金属シリサイド２０４のエッチングレ
−トの相違のためこの二者間の界面にバ−ズビ−クを形
成する。この後、このバ−ズビ−グ部は、高温熱酸化処
理や上層配線の後酸化等により不純物や酸素の拡散が起
こり、更に広がった形でくさび酸化膜２１８となり界面
に生ずる。このくさび酸化膜２１８は、酸化時間が長い
ほど成長する。近年のように、半導体装置の微細化に伴
い配線幅が小さくなると、半導体装置の面積におけるく
さび酸化膜２１８の占める割合が増加する。そのため、
第一の多結晶シリコン膜２０３、高融点金属シリサイド
２０４との密着性が損なわれたり、第一の多結晶シリコ
ン膜２０３から高融点金属シリサイド２０４へのシリコ
ンの拡散が抑制されるために熱酸化処理性能が劣化して
しまったり、また、酸化条件によっては空洞２１７を生
み出す。この高融点金属シリサイド２０４を安定させる
ために第一の多結晶シリコン膜２０３中のシリコンが高
融点金属シリサイド２０４に局所的に拡散するため、第
一の多結晶シリコン膜２０３中のシリコンが減少し、ゲ
−ト破壊を生ずるという問題があった。
【０００６】そこで、この発明は、以上の問題点を除去
し、高温熱酸化処理安定性を有する即ち、バ−ズビ−ク
によるくさび酸化膜及び空洞のない半導体装置の製造方
法を提供することを目的とする。
し、高温熱酸化処理安定性を有する即ち、バ−ズビ−ク
によるくさび酸化膜及び空洞のない半導体装置の製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、シリコン基板主面に絶縁膜を形成す
る工程と、前記絶縁膜上に多結晶シリコン膜及び高融点
金属シリサイド膜を順次積層形成する工程と、前記積層
膜を選択的に除去する工程と、前記積層膜側面に位置す
る多結晶シリコン膜と高融点金属シリサイド膜との界面
を少なくとも耐酸化性膜で覆う工程と、その後、酸化性
雰囲気中で熱処理する工程とを具備することを特徴とし
ている。
に、この発明では、シリコン基板主面に絶縁膜を形成す
る工程と、前記絶縁膜上に多結晶シリコン膜及び高融点
金属シリサイド膜を順次積層形成する工程と、前記積層
膜を選択的に除去する工程と、前記積層膜側面に位置す
る多結晶シリコン膜と高融点金属シリサイド膜との界面
を少なくとも耐酸化性膜で覆う工程と、その後、酸化性
雰囲気中で熱処理する工程とを具備することを特徴とし
ている。
【０００８】また、一導電型を有するシリコン基板の主
面にシリコン酸化膜を形成する工程と、前記シリコン酸
化膜上に第一の多結晶シリコン膜及び高融点金属シリサ
イド膜を順次積層形成する工程と、前記積層膜を選択的
に除去し、前記シリコン酸化膜を部分的に表面露出させ
る工程と、前記積層膜をマスクとし前記基板面に逆導電
型の不純物を低濃度で注入する工程と、前記基板表面を
耐酸化性膜で覆う工程と、前記積層膜側面に第二の多結
晶シリコン膜からなるサイドウォ−ルを形成する工程
と、前記基板面に逆導電型の不純物を高濃度で注入し、
不純物高濃度領域を形成する工程と、前記サイドウォ−
ルを除去する工程と、前記耐酸化性膜で覆う工程後、前
記基板を熱処理する工程とを具備することを特徴として
いる。また、前記耐酸化性膜がシリコン窒化物、アルミ
ナ、ジルコニアの内から選択されてなることを特徴とし
ている。
面にシリコン酸化膜を形成する工程と、前記シリコン酸
化膜上に第一の多結晶シリコン膜及び高融点金属シリサ
イド膜を順次積層形成する工程と、前記積層膜を選択的
に除去し、前記シリコン酸化膜を部分的に表面露出させ
る工程と、前記積層膜をマスクとし前記基板面に逆導電
型の不純物を低濃度で注入する工程と、前記基板表面を
耐酸化性膜で覆う工程と、前記積層膜側面に第二の多結
晶シリコン膜からなるサイドウォ−ルを形成する工程
と、前記基板面に逆導電型の不純物を高濃度で注入し、
不純物高濃度領域を形成する工程と、前記サイドウォ−
ルを除去する工程と、前記耐酸化性膜で覆う工程後、前
記基板を熱処理する工程とを具備することを特徴として
いる。また、前記耐酸化性膜がシリコン窒化物、アルミ
ナ、ジルコニアの内から選択されてなることを特徴とし
ている。
【０００９】
【作用】このように構成された半導体の製造方法では、
第一の多結晶シリコン膜と高融点金属シリサイドの界面
に生ずるバ−ズビ−クが、高温熱酸化処理によって大き
い形となりくさび酸化膜とならないように、また、空洞
を生み出さないように高温熱酸化処理工程前にＮ2 雰囲
気でアニ−ルし第一の多結晶シリコン膜と高融点金属シ
リサイドの界面にシリコン窒化膜を形成する。そのた
め、このシリコン窒化膜が第一の多結晶シリコンと高融
点金属シリサイドを覆うことになり、くさび酸化膜及び
空洞は発生しなくなる。
第一の多結晶シリコン膜と高融点金属シリサイドの界面
に生ずるバ−ズビ−クが、高温熱酸化処理によって大き
い形となりくさび酸化膜とならないように、また、空洞
を生み出さないように高温熱酸化処理工程前にＮ2 雰囲
気でアニ−ルし第一の多結晶シリコン膜と高融点金属シ
リサイドの界面にシリコン窒化膜を形成する。そのた
め、このシリコン窒化膜が第一の多結晶シリコンと高融
点金属シリサイドを覆うことになり、くさび酸化膜及び
空洞は発生しなくなる。
【００１０】
（実施例１）本発明の第一の実施例としてポリサイド電
極配線を用いたＬＤＤ構造ＭＯＳＦＥＴの製造工程を
［図１］〜［図６］を参照し、詳細に説明する。
極配線を用いたＬＤＤ構造ＭＯＳＦＥＴの製造工程を
［図１］〜［図６］を参照し、詳細に説明する。
【００１１】半導体基板、例えばＰ型半導体基板１０１
に通常の選択酸化法によってフィ−ルド酸化膜を形成し
素子分離を行い、このＰ型半導体基板１０１を９００〜
１０００℃で熱酸化させて１０〜５０ｎｍ程度のシリコ
ン酸化膜１０２を形成する。次に、例えばＳｉＨ4 （シ
ラン）の熱分解反応により、減圧ＣＶＤ装置を用いて、
６００〜６５０℃の温度で、０．５Ｔｏｒｒの圧力下で
第一の多結晶シリコン膜１０３を形成する。この第一の
多結晶シリコン膜１０３には、イオン注入或いは拡散に
より、低抵抗化するために不純物をド−ピングする。次
に、周知のスパッタ法により、高融点金属シリサイド１
０４を堆積させ、周知のリソグラフィ−技術を用いて、
［図１］に示すように、この高融点金属シリサイド１０
４上のレジスト１０５をパタ−ンに形成しソ−ス領域予
定位置１０６及びドレイン領域予定位置１０７を形成す
る。更に、［図２］に示すように、ＲＩＥ（Reactive I
onEtching）を用いてレジスト１０５をマスクとして第
一の多結晶シリコン膜１０３及び高融点金属シリサイド
１０４、つまり積層膜１１６を選択的に除去させ、更に
レジスト１０５も除去させる。続いて、積層膜１１６を
マスクとして露出したシリコン酸化膜１０２よりこのＰ
型半導体基板１０１に、Ｎ型不純物、例えばＰ（燐）を
低濃度イオン注入させ、不純物低濃度領域１０８、１０
９を形成させる。次に、［図３］に示すように、露出さ
れたシリコン酸化膜１０２上及び高融点金属シリサイド
１０４上に、例えば減圧ＣＶＤ装置を用いて、７００〜
１０００℃の温度下において５〜３０ｎｍの耐酸化性
膜、例えば、シリコン窒化膜１１０を堆積させる。次
に、［図４］に示すように、このシリコン窒化膜１１０
上に１００〜６００ｎｍの第二の多結晶シリコン膜１１
１を形成する。次に、［図５］に示すように、第二の多
結晶シリコン膜１１１を周知のエッチバック法によりシ
リコン窒化膜１１０が現れるまでエッチング除去し、第
二の多結晶シリコン膜１１１のサイドウォ−ル１１２を
選択的に残存させる。続いて、積層膜１１６及びサイド
ウォ−ル１１２をマスクとして、露出したシリコン窒化
膜１１０よりこのＰ型半導体基板１０１に、Ｎ型不純
物、例えばＡｓ（ヒ素）を高濃度イオン注入させ、不純
物高濃度領域１１３、１１４を形成する。不純物低濃度
領域を形成する際にはＰを、不純物高濃度領域を形成す
る際には、Ａｓを注入した。これはＡｓ原子方がＰ原子
より大きく、ゲ−トに対しての損失が大きくなるためＰ
を不純物低濃度領域を形成する際に用いた。次に、［図
６］に示すように、マスクとして用いたサイドウォ−ル
１１２を、例えばケミカルドライエッチングにより除去
させる。更に、層間絶縁膜を８００ｎｍ〜１２００ｎｍ
程度堆積した後、ゲ−トとなる積層膜１１６、ソ−ス領
域予定位置１０６、ドレイン領域予定位置１０７にそれ
ぞれ開口を設け、アルミニウム等４００ｎｍ〜１０００
ｎｍほど堆積させてパタ−ニングさせることによりゲ−
ト電極、ソ−ス電極、ドレイン電極を形成する。
に通常の選択酸化法によってフィ−ルド酸化膜を形成し
素子分離を行い、このＰ型半導体基板１０１を９００〜
１０００℃で熱酸化させて１０〜５０ｎｍ程度のシリコ
ン酸化膜１０２を形成する。次に、例えばＳｉＨ4 （シ
ラン）の熱分解反応により、減圧ＣＶＤ装置を用いて、
６００〜６５０℃の温度で、０．５Ｔｏｒｒの圧力下で
第一の多結晶シリコン膜１０３を形成する。この第一の
多結晶シリコン膜１０３には、イオン注入或いは拡散に
より、低抵抗化するために不純物をド−ピングする。次
に、周知のスパッタ法により、高融点金属シリサイド１
０４を堆積させ、周知のリソグラフィ−技術を用いて、
［図１］に示すように、この高融点金属シリサイド１０
４上のレジスト１０５をパタ−ンに形成しソ−ス領域予
定位置１０６及びドレイン領域予定位置１０７を形成す
る。更に、［図２］に示すように、ＲＩＥ（Reactive I
onEtching）を用いてレジスト１０５をマスクとして第
一の多結晶シリコン膜１０３及び高融点金属シリサイド
１０４、つまり積層膜１１６を選択的に除去させ、更に
レジスト１０５も除去させる。続いて、積層膜１１６を
マスクとして露出したシリコン酸化膜１０２よりこのＰ
型半導体基板１０１に、Ｎ型不純物、例えばＰ（燐）を
低濃度イオン注入させ、不純物低濃度領域１０８、１０
９を形成させる。次に、［図３］に示すように、露出さ
れたシリコン酸化膜１０２上及び高融点金属シリサイド
１０４上に、例えば減圧ＣＶＤ装置を用いて、７００〜
１０００℃の温度下において５〜３０ｎｍの耐酸化性
膜、例えば、シリコン窒化膜１１０を堆積させる。次
に、［図４］に示すように、このシリコン窒化膜１１０
上に１００〜６００ｎｍの第二の多結晶シリコン膜１１
１を形成する。次に、［図５］に示すように、第二の多
結晶シリコン膜１１１を周知のエッチバック法によりシ
リコン窒化膜１１０が現れるまでエッチング除去し、第
二の多結晶シリコン膜１１１のサイドウォ−ル１１２を
選択的に残存させる。続いて、積層膜１１６及びサイド
ウォ−ル１１２をマスクとして、露出したシリコン窒化
膜１１０よりこのＰ型半導体基板１０１に、Ｎ型不純
物、例えばＡｓ（ヒ素）を高濃度イオン注入させ、不純
物高濃度領域１１３、１１４を形成する。不純物低濃度
領域を形成する際にはＰを、不純物高濃度領域を形成す
る際には、Ａｓを注入した。これはＡｓ原子方がＰ原子
より大きく、ゲ−トに対しての損失が大きくなるためＰ
を不純物低濃度領域を形成する際に用いた。次に、［図
６］に示すように、マスクとして用いたサイドウォ−ル
１１２を、例えばケミカルドライエッチングにより除去
させる。更に、層間絶縁膜を８００ｎｍ〜１２００ｎｍ
程度堆積した後、ゲ−トとなる積層膜１１６、ソ−ス領
域予定位置１０６、ドレイン領域予定位置１０７にそれ
ぞれ開口を設け、アルミニウム等４００ｎｍ〜１０００
ｎｍほど堆積させてパタ−ニングさせることによりゲ−
ト電極、ソ−ス電極、ドレイン電極を形成する。
【００１２】上記ＬＤＤ構造ＭＯＳＦＥＴの製造工程に
おいては、積層膜１１６を耐酸化性膜１１０で覆う。そ
の結果、第一の多結晶シリコン膜１０３と高融点金属シ
リサイド１０４のエッチングレ−トや酸化レ−トの差の
相違から生ずるバ−ズビ−クを原因としたくさび酸化膜
２１８及び空洞２１７の発生を防止することができる。
また、この耐酸化性膜１１０は、絶縁性であり、ゲ−ト
を保護し、更に上層配線の信頼性を向上させることもで
きる。 （実施例２）本発明の第二の実施例を［図７］〜［図１
０］を参照し、説明する。また、第一の実施例と同様な
部分については、同じ番号を付して詳細な説明は省略す
る。
おいては、積層膜１１６を耐酸化性膜１１０で覆う。そ
の結果、第一の多結晶シリコン膜１０３と高融点金属シ
リサイド１０４のエッチングレ−トや酸化レ−トの差の
相違から生ずるバ−ズビ−クを原因としたくさび酸化膜
２１８及び空洞２１７の発生を防止することができる。
また、この耐酸化性膜１１０は、絶縁性であり、ゲ−ト
を保護し、更に上層配線の信頼性を向上させることもで
きる。 （実施例２）本発明の第二の実施例を［図７］〜［図１
０］を参照し、説明する。また、第一の実施例と同様な
部分については、同じ番号を付して詳細な説明は省略す
る。
【００１３】［図７］に示すように、Ｐ型半導体基板１
０１上にシリコン酸化膜１０２を形成し、このシリコン
酸化膜１０２上に、更に積層膜１１６として、第一の多
結晶シリコン膜１０３及び高融点金属シリサイド１０４
を順次堆積させる。次に、［図８］に示すように、周知
のリソグラフィ−技術によりこの積層膜１１６を選択的
に除去させる。次に、［図９］に示すように、積層膜１
１６の側面の、第一の多結晶シリコン膜１０３と高融点
金属シリサイド膜１０４との界面を少なくとも覆うよう
に耐酸化性膜、例えばプラズマ窒化等によりシリコン窒
化膜１１０を形成させる。更に［図１０］に示すよう
に、酸化性雰囲気中で熱処理し第二のシリコン酸化膜１
１９を形成させる。以上にようにして、配線層を形成す
る。
０１上にシリコン酸化膜１０２を形成し、このシリコン
酸化膜１０２上に、更に積層膜１１６として、第一の多
結晶シリコン膜１０３及び高融点金属シリサイド１０４
を順次堆積させる。次に、［図８］に示すように、周知
のリソグラフィ−技術によりこの積層膜１１６を選択的
に除去させる。次に、［図９］に示すように、積層膜１
１６の側面の、第一の多結晶シリコン膜１０３と高融点
金属シリサイド膜１０４との界面を少なくとも覆うよう
に耐酸化性膜、例えばプラズマ窒化等によりシリコン窒
化膜１１０を形成させる。更に［図１０］に示すよう
に、酸化性雰囲気中で熱処理し第二のシリコン酸化膜１
１９を形成させる。以上にようにして、配線層を形成す
る。
【００１４】第二の実施例における配線層の形成方法に
おいても、積層膜１１６側面の多結晶シリコン膜１０３
と高融点金属シリサイド１０４との界面を少なくとも耐
酸化性膜１１０で覆う。その結果、二者間のエッチング
レ−トや酸化レ−トの相違から生ずるバ−ズビ−クを原
因としたくさび酸化膜２１８及び空洞２１７の形成を防
止することができる。第一と第二の実施例において、耐
酸化性膜１１０として、シリコン窒化膜を用いたが、ア
ルミナ、ジルコニア等でも良い。
おいても、積層膜１１６側面の多結晶シリコン膜１０３
と高融点金属シリサイド１０４との界面を少なくとも耐
酸化性膜１１０で覆う。その結果、二者間のエッチング
レ−トや酸化レ−トの相違から生ずるバ−ズビ−クを原
因としたくさび酸化膜２１８及び空洞２１７の形成を防
止することができる。第一と第二の実施例において、耐
酸化性膜１１０として、シリコン窒化膜を用いたが、ア
ルミナ、ジルコニア等でも良い。
【００１５】
【発明の効果】以上説明したように、この発明によれ
ば、第一の多結晶シリコンと高融点金属シリサイドの界
面に生ずる微小なバ−ズビ−クが大事に至らないまで
に、Ｎ2 雰囲気でアニ−ルしシリコン窒化膜を形成す
る。つまり、バ−ズビ−クが、高温熱酸化処理によって
大きい形となりくさび酸化膜とならないように、また、
空洞を生み出さないように高温酸化処理工程前に、第一
の多結晶シリコンと高融点金属シリサイドの界面をシリ
コン窒化膜で保護する。そのため、このシリコン窒化膜
が第一の多結晶シリコンと高融点金属シリサイドを覆う
ことになり、高温熱酸化処理をした時、内部を保護する
ように働き、充分に且つ均等に第一の多結晶シリコンか
ら高融点金属シリサイドにシリコンが拡散する。従っ
て、局所的なシリコンの吸い上げによるゲ−ト耐圧の劣
化が発生しない。よって、高温熱処理に安定で低抵抗、
高信頼性を有する半導体装置を製造することができる。
ば、第一の多結晶シリコンと高融点金属シリサイドの界
面に生ずる微小なバ−ズビ−クが大事に至らないまで
に、Ｎ2 雰囲気でアニ−ルしシリコン窒化膜を形成す
る。つまり、バ−ズビ−クが、高温熱酸化処理によって
大きい形となりくさび酸化膜とならないように、また、
空洞を生み出さないように高温酸化処理工程前に、第一
の多結晶シリコンと高融点金属シリサイドの界面をシリ
コン窒化膜で保護する。そのため、このシリコン窒化膜
が第一の多結晶シリコンと高融点金属シリサイドを覆う
ことになり、高温熱酸化処理をした時、内部を保護する
ように働き、充分に且つ均等に第一の多結晶シリコンか
ら高融点金属シリサイドにシリコンが拡散する。従っ
て、局所的なシリコンの吸い上げによるゲ−ト耐圧の劣
化が発生しない。よって、高温熱処理に安定で低抵抗、
高信頼性を有する半導体装置を製造することができる。
【図１】本発明の第一の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図２】本発明の第一の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図３】本発明の第一の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図４】本発明の第一の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図５】本発明の第一の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図６】本発明の第一の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図７】本発明の第二の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図８】本発明の第二の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図９】本発明の第二の実施例における半導体装置の製
造工程の断面図である。
造工程の断面図である。
【図１０】本発明の第二の実施例における半導体装置の
製造工程の断面図である。
製造工程の断面図である。
【図１１】従来の半導体装置の製造工程の断面図であ
る。
る。
【図１２】従来の半導体装置の製造工程の断面図であ
る。
る。
【図１３】従来の半導体装置の製造工程の断面図であ
る。
る。
【図１４】従来の半導体装置の製造工程の断面図であ
る。
る。
【図１５】従来の半導体装置の製造工程の断面図であ
る。
る。
【図１６】従来の半導体装置の製造工程の断面図であ
る。
る。
１０１、２０１ Ｐ型半導体基板（シリコン基板） １０２ シリコン酸化膜（絶縁膜） ２０２ 第一のシリコン酸化膜 １０３、２０３ 第一の多結晶シリコン膜 １０４、２０４ 高融点金属シリサイド １０５、２０５ レジスト １０６、２０６ ソ−ス領域予定位置 １０７、２０７ ドレイン領域予定位置 １０８、２０８ 不純物低濃度領域 １０９、２０９ 不純物低濃度領域 １１０ シリコン窒化膜（耐酸化性膜） １１９、２１０ 第二のシリコン酸化膜 １１１、２１１ 第二の多結晶シリコン膜 １１２、２１２ サイドウォ−ル １１３、２１３ 不純物高濃度領域 １１４、２１４ 不純物高濃度領域 １１６、２１６ 積層膜 ２１７ 空洞 ２１８ くさび酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/338 29/812
Claims (3)
- 【請求項１】 シリコン基板主面に絶縁膜を形成する工
程と、 前記絶縁膜上に多結晶シリコン膜及び高融点金属シリサ
イド膜を順次積層形成する工程と、 前記積層膜を選択的に除去する工程と、 前記積層膜側面に位置する多結晶シリコン膜と高融点金
属シリサイド膜との界面を少なくとも耐酸化性膜で覆う
工程と、 その後、酸化性雰囲気中で熱処理する工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 一導電型を有するシリコン基板の主面に
シリコン酸化膜を形成する工程と、 前記シリコン酸化膜上に第一の多結晶シリコン膜及び高
融点金属シリサイド膜を順次積層形成する工程と、 前記積層膜を選択的に除去し、前記シリコン酸化膜を部
分的に表面露出させる工程と、 前記積層膜をマスクとし前記基板面に逆導電型の不純物
を低濃度で注入する工程と、 前記基板表面を耐酸化性膜で覆う工程と、 前記積層膜側面に第二の多結晶シリコン膜からなるサイ
ドウォ−ルを形成する工程と、 前記基板面に逆導電型の不純物を高濃度で注入し、不純
物高濃度領域を形成する工程と、 前記サイドウォ−ルを除去する工程と、 前記耐酸化性膜で覆う工程後、前記基板を熱処理する工
程とを具備することを特徴とする半導体装置の製造方
法。 - 【請求項３】 前記耐酸化性膜がシリコン窒化物、アル
ミナ、ジルコニアの内から選択されてなることを特徴と
する請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298992A JPH05259106A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5298992A JPH05259106A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259106A true JPH05259106A (ja) | 1993-10-08 |
Family
ID=12930334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5298992A Pending JPH05259106A (ja) | 1992-03-12 | 1992-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259106A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202166A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
-
1992
- 1992-03-12 JP JP5298992A patent/JPH05259106A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202166A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | 半導体装置 |
| JP2008514019A (ja) * | 2004-09-21 | 2008-05-01 | フリースケール セミコンダクター インコーポレイテッド | 半導体デバイス及び同デバイスを形成する方法 |
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