JPH0648716B2 - 集積回路装置の製法 - Google Patents
集積回路装置の製法Info
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- JPH0648716B2 JPH0648716B2 JP60270325A JP27032585A JPH0648716B2 JP H0648716 B2 JPH0648716 B2 JP H0648716B2 JP 60270325 A JP60270325 A JP 60270325A JP 27032585 A JP27032585 A JP 27032585A JP H0648716 B2 JPH0648716 B2 JP H0648716B2
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Classifications
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
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- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンプリメンタリＭＯＳ型集積回路装置
（ＣＭＯＳ型ＩＣ）の製法に関し、特にウエル領域及び
寄生チヤンネル阻止領域を形成する方法の改良に関する
ものである。
（ＣＭＯＳ型ＩＣ）の製法に関し、特にウエル領域及び
寄生チヤンネル阻止領域を形成する方法の改良に関する
ものである。
この発明は、ウエル領域内にこの領域とセルフアライメ
ントの関係になるように寄生チヤンネル阻止領域を形成
したことにより高集積化及びコスト低減を図つたもので
ある。
ントの関係になるように寄生チヤンネル阻止領域を形成
したことにより高集積化及びコスト低減を図つたもので
ある。
従来、ＣＭＯＳ型ＩＣにおけるウエル領域及び寄生チヤ
ンネル阻止領域の形成法としては、第10図及び第11図に
示したようなものが知られている。
ンネル阻止領域の形成法としては、第10図及び第11図に
示したようなものが知られている。
この従来法を説明すると、まず第10図に示すようにＮ型
シリコン基板１の表面にＰ型ウエル領域２を形成した
後、このウエル領域２をおおうように基板上面に薄いシ
リコンオキサイド膜３を介してシリコンナイトライド膜
４を堆積形成する。そして、シリコンナイトライド膜４
の上に所望の寄生チヤンネル阻止パターンに対応する開
口部を有するホトレジスト層５を形成した後、このホト
レジスト層５をマスクとしてシリコンナイトライド膜４
を選択的にエツチして寄生チヤンネル阻止パターンに対
応する孔４ａを設ける。この後、ホトレジスト層５及び
シリコンナイトライド膜４をマスクとし且つシリコンオ
キサイド膜３を介して基板表面にボロンを選択的にイオ
ン注入する。
シリコン基板１の表面にＰ型ウエル領域２を形成した
後、このウエル領域２をおおうように基板上面に薄いシ
リコンオキサイド膜３を介してシリコンナイトライド膜
４を堆積形成する。そして、シリコンナイトライド膜４
の上に所望の寄生チヤンネル阻止パターンに対応する開
口部を有するホトレジスト層５を形成した後、このホト
レジスト層５をマスクとしてシリコンナイトライド膜４
を選択的にエツチして寄生チヤンネル阻止パターンに対
応する孔４ａを設ける。この後、ホトレジスト層５及び
シリコンナイトライド膜４をマスクとし且つシリコンオ
キサイド膜３を介して基板表面にボロンを選択的にイオ
ン注入する。
次に、第11図に示すようにシリコンナイトライド膜４に
はホトリソグラフイ技術により選択酸化用の孔４Ａを設
けた後、シリコンナイトライド膜４をマスクとして選択
酸化処理を行なうことによりフイールドオキサイド膜６
を形成すると共にこのフイールドオキサイド膜６の直下
には先にイオン注入されたボロンを含むＰ＋型の寄生チ
ヤンネル阻止領域７を形成する。
はホトリソグラフイ技術により選択酸化用の孔４Ａを設
けた後、シリコンナイトライド膜４をマスクとして選択
酸化処理を行なうことによりフイールドオキサイド膜６
を形成すると共にこのフイールドオキサイド膜６の直下
には先にイオン注入されたボロンを含むＰ＋型の寄生チ
ヤンネル阻止領域７を形成する。
上記した従来法によると、第10図の工程ではＰ型ウエル
領域２に対してマスク合せして孔４ａを形成するので、
マスク合せずれのためにＰ型ウエル領域２の端縁から幅
Ｗだけ広がつた部分にもボロンがイオン注入されること
があり、この結果として第11図に示すようにＰ＋型寄生
チヤンネル阻止領域７がＰ型ウエル領域２の外方まで広
がつて形成されることがある。このことは、集積度の低
下を招くので好ましいことではない。
領域２に対してマスク合せして孔４ａを形成するので、
マスク合せずれのためにＰ型ウエル領域２の端縁から幅
Ｗだけ広がつた部分にもボロンがイオン注入されること
があり、この結果として第11図に示すようにＰ＋型寄生
チヤンネル阻止領域７がＰ型ウエル領域２の外方まで広
がつて形成されることがある。このことは、集積度の低
下を招くので好ましいことではない。
また、第11図の工程では孔４Ａを形成するためにマスク
合せ等を含むホトリソグラフイ工程が必要であり、第11
図の構造を得るのに必要なホトリソグラフイ工程は、Ｐ
型ウエル領域形成の際のものを含めると合計３工程とな
る。集積度を向上し、コストを低減するためには、ホト
リソグラフイ工程数が少ない方が好ましく、この観点か
らは、上記従来法は改善の余地が残されている。
合せ等を含むホトリソグラフイ工程が必要であり、第11
図の構造を得るのに必要なホトリソグラフイ工程は、Ｐ
型ウエル領域形成の際のものを含めると合計３工程とな
る。集積度を向上し、コストを低減するためには、ホト
リソグラフイ工程数が少ない方が好ましく、この観点か
らは、上記従来法は改善の余地が残されている。
この発明の目的は、ＣＭＯＳ型ＩＣにおけるウエル領域
及び寄生チヤンネル阻止領域の形成法を改良し、集積度
の向上及びコスト低減を図ることにある。
及び寄生チヤンネル阻止領域の形成法を改良し、集積度
の向上及びコスト低減を図ることにある。
この発明によるＣＭＯＳ型ＩＣの製法は、半導体基板の
表面に選択酸化用の第１のマスク材層を形成した後、こ
の第１のマスク材層上にレジスト等の第１のマスク層を
配置して選択エツチングを行なうことにより所望のウエ
ル形成パターンに対応する不純物透過部を形成し、この
不純物透過部及び第１のマスク材層をおおうように選択
酸化用の第２のマスク材層を形成し、この第２のマスク
材層上にはウエル領域の内外のアクテイブ領域配置部に
それぞれ対応したレジスト等の第２及び第３のマスク層
を形成し、第１及び第２のマスク材層の積層部と第２及
び第３のマスク層をマスクとし且つ第２のマスク材層を
介してウエル領域表面に寄生チヤンネル阻止用の不純物
を選択的にイオン注入し、この後第２及び第３のマスク
層を用いて第１及び第２のマスク材層を選択的にエツチ
除去してから第１及び第２のマスク材層の残存部分をマ
スクとして選択酸化処理を行なうことによりフイールド
絶縁膜を形成すると共にその直下には上記イオン注入さ
れた不純物を含む寄生チヤンネル阻止領域を形成するよ
うにしたものである。
表面に選択酸化用の第１のマスク材層を形成した後、こ
の第１のマスク材層上にレジスト等の第１のマスク層を
配置して選択エツチングを行なうことにより所望のウエ
ル形成パターンに対応する不純物透過部を形成し、この
不純物透過部及び第１のマスク材層をおおうように選択
酸化用の第２のマスク材層を形成し、この第２のマスク
材層上にはウエル領域の内外のアクテイブ領域配置部に
それぞれ対応したレジスト等の第２及び第３のマスク層
を形成し、第１及び第２のマスク材層の積層部と第２及
び第３のマスク層をマスクとし且つ第２のマスク材層を
介してウエル領域表面に寄生チヤンネル阻止用の不純物
を選択的にイオン注入し、この後第２及び第３のマスク
層を用いて第１及び第２のマスク材層を選択的にエツチ
除去してから第１及び第２のマスク材層の残存部分をマ
スクとして選択酸化処理を行なうことによりフイールド
絶縁膜を形成すると共にその直下には上記イオン注入さ
れた不純物を含む寄生チヤンネル阻止領域を形成するよ
うにしたものである。
この発明の方法は、上記第１のマスク材層を用いて例え
ばＰ型ウエル領域を形成した後、第１のマスク材層を用
いてＰ型ウエル領域の表面を選択酸化してオキサイド層
を形成し、このオキサイド層をマスクの一部に用い且つ
第１のマスク材層の一部を介して基板表面にＮ型決定不
純物を選択的にイオン注入してＮ型ウエル領域を形成
し、このイオン注入の後オキサイド層を薄くし又は除去
してから上記第２のマスク材層の形成以降のステツプを
準用するようにして実施してもよい。
ばＰ型ウエル領域を形成した後、第１のマスク材層を用
いてＰ型ウエル領域の表面を選択酸化してオキサイド層
を形成し、このオキサイド層をマスクの一部に用い且つ
第１のマスク材層の一部を介して基板表面にＮ型決定不
純物を選択的にイオン注入してＮ型ウエル領域を形成
し、このイオン注入の後オキサイド層を薄くし又は除去
してから上記第２のマスク材層の形成以降のステツプを
準用するようにして実施してもよい。
上記したこの発明の製法によれば、第１のマスク材層を
用いてウエル領域を形成した後、同じ第１のマスク材層
をマスクの一部に用いて寄生チヤンネル阻止用不純物の
選択的イオン注入を行なうので、寄生チヤンネル阻止領
域はウエル領域に対してセルフアラインされた形で形成
される。そして、第２及び第３のマスク層は、寄生チヤ
ンネル阻止用不純物の選択的イオン注入の際にマスクの
一部として使用されると共に第１及び第２のマスク材層
を選択的にエツチして選択酸化用のマスクを形成する際
にもマスクとして使用されるので、寄生チヤンネル阻止
領域はフイールド絶縁膜に対してもセルフアラインされ
た形で形成される。
用いてウエル領域を形成した後、同じ第１のマスク材層
をマスクの一部に用いて寄生チヤンネル阻止用不純物の
選択的イオン注入を行なうので、寄生チヤンネル阻止領
域はウエル領域に対してセルフアラインされた形で形成
される。そして、第２及び第３のマスク層は、寄生チヤ
ンネル阻止用不純物の選択的イオン注入の際にマスクの
一部として使用されると共に第１及び第２のマスク材層
を選択的にエツチして選択酸化用のマスクを形成する際
にもマスクとして使用されるので、寄生チヤンネル阻止
領域はフイールド絶縁膜に対してもセルフアラインされ
た形で形成される。
このように寄生チヤンネル阻止領域がウエル領域及びフ
イールド絶縁膜の双方とセルフアライメントの関係をな
すように形成されると、マスク合せ余裕が不要な分だけ
集積度を向上させることができる。
イールド絶縁膜の双方とセルフアライメントの関係をな
すように形成されると、マスク合せ余裕が不要な分だけ
集積度を向上させることができる。
また、ホトリソグラフイ工程は、第１のマスク材層をエ
ツチして不純物透過部を設ける際と、第２及び第３のマ
スク層を形成する際との２回の済むようになる。従つ
て、従来法に比べて１工程少なくなり、歩留りの向上及
びコスト低減のために有益である。
ツチして不純物透過部を設ける際と、第２及び第３のマ
スク層を形成する際との２回の済むようになる。従つ
て、従来法に比べて１工程少なくなり、歩留りの向上及
びコスト低減のために有益である。
その上、上記したようにＰ型及びＮ型のウエル領域を形
成する場合にこの発明を適用すると、寄生チヤンネル阻
止領域がＮ型ウエル領域に対してもセルフアラインされ
る利点がある。
成する場合にこの発明を適用すると、寄生チヤンネル阻
止領域がＮ型ウエル領域に対してもセルフアラインされ
る利点がある。
〔第１の実施例〕 第１図乃至第４図は、この発明の第１の実施例によるＣ
ＭＯＳ型ＩＣの製造過程を示すものであり、各々の図番
に対応する工程(1)〜(4)を順次に説明する。
ＭＯＳ型ＩＣの製造過程を示すものであり、各々の図番
に対応する工程(1)〜(4)を順次に説明する。
(1)まず、Ｎ型シリコンからなる半導体基板10の表面に
熱酸化法により薄いシリコンオキサイドからなる表面保
護膜12を形成した後、この表面保護膜上にＣＶＤ（ケミ
カル・ベーパー・デポジシヨン）法によりシリコンナイ
トライドを堆積して選択酸化用のマスク材層14を形成す
る。そして、所望のウエル形成パターンに対応した開口
部を有するホトレジスト等のマスク層16を用いてマスク
材層14を選択的にエツチしてウエル形成パターンに対応
した不純物透過部15を設ける。この後、マスク材層14及
びマスク層16をマスクとし且つ不純物透過部15及び表面
保護膜12を介して基板表面にボロンを選択的にイオン注
入する。
熱酸化法により薄いシリコンオキサイドからなる表面保
護膜12を形成した後、この表面保護膜上にＣＶＤ（ケミ
カル・ベーパー・デポジシヨン）法によりシリコンナイ
トライドを堆積して選択酸化用のマスク材層14を形成す
る。そして、所望のウエル形成パターンに対応した開口
部を有するホトレジスト等のマスク層16を用いてマスク
材層14を選択的にエツチしてウエル形成パターンに対応
した不純物透過部15を設ける。この後、マスク材層14及
びマスク層16をマスクとし且つ不純物透過部15及び表面
保護膜12を介して基板表面にボロンを選択的にイオン注
入する。
(2)次に、マスク層16を除去した後、イオン注入された
ボロンをドライブインするための熱処理を行なつてＰ型
ウエル領域18を形成する。そして、不純物透過部15及び
マスク材層14をおおうようにＣＶＤ法によりシリコンナ
イトライドを堆積して選択酸化用のマスク材層20を形成
する。この後、マスク材層20上には、ウエル領域18外の
アクテイブ領域配置部に対応するホトレジスト等のマス
ク層22Ａと、ウエル領域18内のアクテイブ領域配置部に
対応するホトレジスト等のマスク層22Ｂとを形成する。
この場合、マスク層22Ａ及び22Ｂについてはホトレジス
トの塗布、露光、現像等の処理を共通に行なうので、マ
スク層22Ａ及び22Ｂは同時に形成される。
ボロンをドライブインするための熱処理を行なつてＰ型
ウエル領域18を形成する。そして、不純物透過部15及び
マスク材層14をおおうようにＣＶＤ法によりシリコンナ
イトライドを堆積して選択酸化用のマスク材層20を形成
する。この後、マスク材層20上には、ウエル領域18外の
アクテイブ領域配置部に対応するホトレジスト等のマス
ク層22Ａと、ウエル領域18内のアクテイブ領域配置部に
対応するホトレジスト等のマスク層22Ｂとを形成する。
この場合、マスク層22Ａ及び22Ｂについてはホトレジス
トの塗布、露光、現像等の処理を共通に行なうので、マ
スク層22Ａ及び22Ｂは同時に形成される。
この後、マスク材層14及び20の積層部と、マスク層22Ａ
及び22Ｂとをマスクとし且つマスク材層20及び表面保護
膜12を介してウエル領域18の表面にボロンを選択的にイ
オン注入する。
及び22Ｂとをマスクとし且つマスク材層20及び表面保護
膜12を介してウエル領域18の表面にボロンを選択的にイ
オン注入する。
(3)次に、マスク層22Ａ及び22Ｂをマスクとしてマスク
材層14及び20を選択的にエツチ除去してマスク層22Ａ及
び22Ｂに対応する部分20Ａ、20Ｂ、14Ａを残存させる。
そして、マスク層22Ａ及び22Ｂを除去する。
材層14及び20を選択的にエツチ除去してマスク層22Ａ及
び22Ｂに対応する部分20Ａ、20Ｂ、14Ａを残存させる。
そして、マスク層22Ａ及び22Ｂを除去する。
(4)この後、マスク材層14及び20の残存部分14Ａ、20
Ａ、20Ｂをマスクとして基板表面を選択的に酸化するこ
とにより厚いシリコンオキサイドからなるフイールド絶
縁膜24を形成すると共に、ウエル領域18内でフイールド
絶縁膜24の直下には第２図の工程でイオン注入されたボ
ロンを含むＰ＋型の寄生チヤンネル阻止領域26を形成す
る。
Ａ、20Ｂをマスクとして基板表面を選択的に酸化するこ
とにより厚いシリコンオキサイドからなるフイールド絶
縁膜24を形成すると共に、ウエル領域18内でフイールド
絶縁膜24の直下には第２図の工程でイオン注入されたボ
ロンを含むＰ＋型の寄生チヤンネル阻止領域26を形成す
る。
上記した一連の工程により、寄生チヤンネル阻止領域26
はウエル領域18とフイールド絶縁膜24とにセルフアライ
ンされた形で形成される。
はウエル領域18とフイールド絶縁膜24とにセルフアライ
ンされた形で形成される。
〔第２の実施例〕 第５図乃至第９図は、この発明の第２の実施例によるＣ
ＭＯＳ型ＩＣの製造過程を示すもので、第１図乃至第４
図におけると同様の部分には同様の符号を付して示す。
ＭＯＳ型ＩＣの製造過程を示すもので、第１図乃至第４
図におけると同様の部分には同様の符号を付して示す。
まず、第５図の工程では、第１１図について前述したと
同様にＮ型シリコンからなる基板10の表面にシリコンオ
キサイドからなる表面保護膜12、シリコンナイトライド
からなる選択酸化用のマスク材層14及びホトレジスト等
のマスク層16を順次に形成した後、不純物透過部15を設
け、この不純物透過部15に対応する基板表面部分に選択
的にボロンをイオン注入する。そして、マスク層16を除
去する。
同様にＮ型シリコンからなる基板10の表面にシリコンオ
キサイドからなる表面保護膜12、シリコンナイトライド
からなる選択酸化用のマスク材層14及びホトレジスト等
のマスク層16を順次に形成した後、不純物透過部15を設
け、この不純物透過部15に対応する基板表面部分に選択
的にボロンをイオン注入する。そして、マスク層16を除
去する。
次に、第６図の工程では、前述したと同様なドライブイ
ン処理によりＰ型ウエル領域18を形成した後、マスク材
層14を用いてウエル領域18の表面を選択的に酸化して比
較的厚いオキサイド層17を形成する。オキサイド層17
は、Ｐ型ウエル領域18の形成時酸化性雰囲気で実施し同
時に形成しても良い。そして、所望のＮ型ウエル形成パ
ターンに従つてオキサイド層17をマスクとし且つマスク
材層14及び表面保護膜12を介して基板表面にリンを選択
的にイオン注入する。
ン処理によりＰ型ウエル領域18を形成した後、マスク材
層14を用いてウエル領域18の表面を選択的に酸化して比
較的厚いオキサイド層17を形成する。オキサイド層17
は、Ｐ型ウエル領域18の形成時酸化性雰囲気で実施し同
時に形成しても良い。そして、所望のＮ型ウエル形成パ
ターンに従つてオキサイド層17をマスクとし且つマスク
材層14及び表面保護膜12を介して基板表面にリンを選択
的にイオン注入する。
次に、第７図の工程では、マスク材層14をマスクとして
オキサイド層17をその厚さ方向にエツチして例えば表面
保護膜12と同程度まで薄くした後（薄くなつたオキサイ
ド膜を17Ａとする）、先にイオン注入されたリンをドラ
イブインするための熱処理を行なうことによりＮ型ウエ
ル領域21を形成する。この場合、オキサイド層17のエツ
チングは、ドライブインのための熱処理の後に行なつて
もよい。また、オキサイド層17はすべてエツチ除去して
しまい、その除去面に薄いシリコンオキサイドを熱生成
させてもよい。
オキサイド層17をその厚さ方向にエツチして例えば表面
保護膜12と同程度まで薄くした後（薄くなつたオキサイ
ド膜を17Ａとする）、先にイオン注入されたリンをドラ
イブインするための熱処理を行なうことによりＮ型ウエ
ル領域21を形成する。この場合、オキサイド層17のエツ
チングは、ドライブインのための熱処理の後に行なつて
もよい。また、オキサイド層17はすべてエツチ除去して
しまい、その除去面に薄いシリコンオキサイドを熱生成
させてもよい。
この後、マスク材層14及び薄いオキサイド層17Ａ（不純
物透過部15に対応）をおおつてシリコンナイトライドを
気相堆積して選択酸化用のマスク材層20を形成する。
物透過部15に対応）をおおつてシリコンナイトライドを
気相堆積して選択酸化用のマスク材層20を形成する。
次に、第８図の工程では、第２図について前述したと同
様にＮ型ウエル領域21内のアクテイブ領域配置部に対応
するホトレジスト等のマスク層22Ａと、Ｐ型ウエル領域
18内のアクテイブ領域配置部に対応するホトレジスト等
のマスク層22Ｂとをマスク材層20上に形成する。そし
て、マスク材層14及び20の積層部と、マスク層22Ａ及び
22Ｂとをマスクとし且つマスク材層20及び薄いオキサイ
ド層17Ａを介してＰ型ウエル領域18の表面にボロンを選
択的にイオン注入する。
様にＮ型ウエル領域21内のアクテイブ領域配置部に対応
するホトレジスト等のマスク層22Ａと、Ｐ型ウエル領域
18内のアクテイブ領域配置部に対応するホトレジスト等
のマスク層22Ｂとをマスク材層20上に形成する。そし
て、マスク材層14及び20の積層部と、マスク層22Ａ及び
22Ｂとをマスクとし且つマスク材層20及び薄いオキサイ
ド層17Ａを介してＰ型ウエル領域18の表面にボロンを選
択的にイオン注入する。
この後、第３図について前述したと同様にマスク層22Ａ
及び22Ｂを用いてマスク材層14及び20を選択的にエツチ
除去し、さらにマスク層22Ａ及び22Ｂを除去してから、
第９図に示すようにマスク材層14及び20の残存部分14
Ａ、20Ａ、20Ｂをマスクとして選択酸化処理を行なう。
この結果、厚いシリコンオキサイドからなるフイールド
絶縁膜24が形成されると共に、Ｐ型ウエル領域18内でフ
イールド絶縁膜24の直下には第８図の工程でイオン注入
されたボロンを含むＰ＋型の寄生チヤンネル阻止領域26
が形成される。
及び22Ｂを用いてマスク材層14及び20を選択的にエツチ
除去し、さらにマスク層22Ａ及び22Ｂを除去してから、
第９図に示すようにマスク材層14及び20の残存部分14
Ａ、20Ａ、20Ｂをマスクとして選択酸化処理を行なう。
この結果、厚いシリコンオキサイドからなるフイールド
絶縁膜24が形成されると共に、Ｐ型ウエル領域18内でフ
イールド絶縁膜24の直下には第８図の工程でイオン注入
されたボロンを含むＰ＋型の寄生チヤンネル阻止領域26
が形成される。
上記した一連の工程により、Ｎ型ウエル領域21はＰ型ウ
エル領域18に対してセルフアラインされると共に寄生チ
ヤンネル阻止領域26はＮ型及びＰ型のウエル領域21及び
18とフイールド絶縁膜24とに対してセルフアラインされ
るようになる。
エル領域18に対してセルフアラインされると共に寄生チ
ヤンネル阻止領域26はＮ型及びＰ型のウエル領域21及び
18とフイールド絶縁膜24とに対してセルフアラインされ
るようになる。
第４図の工程の後又は第９図の工程の後は、通常のＣＭ
Ｓ型ＩＣの製造プロセスを用いてＰチヤンネル及びＮチ
ヤンネルのＭＯＳ型トランジスタを含む回路をＩＣ化す
ることができる。
Ｓ型ＩＣの製造プロセスを用いてＰチヤンネル及びＮチ
ヤンネルのＭＯＳ型トランジスタを含む回路をＩＣ化す
ることができる。
以上のように、この発明によれば、寄生チヤンネル阻止
領域をウエル領域及びフイールド絶縁膜の双方とセルフ
アライメントの関係をなすように形成できるので、高集
積度のＣＭＯＳ型ＩＣを実現することができる。また、
セルフアライメントプロセスを採用したので、ホトリソ
グラフイ工程数も減らすことができ、歩留り向上並びに
コスト低減を達成しうる効果もある。
領域をウエル領域及びフイールド絶縁膜の双方とセルフ
アライメントの関係をなすように形成できるので、高集
積度のＣＭＯＳ型ＩＣを実現することができる。また、
セルフアライメントプロセスを採用したので、ホトリソ
グラフイ工程数も減らすことができ、歩留り向上並びに
コスト低減を達成しうる効果もある。
第１図乃至第４図は、この発明の第１の実施例によるＣ
ＭＯＳ型ＩＣの製造過程を示す基板断面図、第５図乃至
第９図は、この発明の第２の実施例によるＣＭＯＳ型Ｉ
Ｃの製造過程を示す基板断面図、 第10図及び第11図は、従来のＣＭＯＳ型ＩＣの製造過程
を示す基板断面図である。 10……半導体基板、12……表面保護膜、14，20……選択
酸化用マスク材層、15……不純物透過部、16，22Ａ，22
Ｂ……マスク層、17……オキサイド層、18……Ｐ型ウエ
ル領域、21……Ｎ型ウエル領域、24……フイールド絶縁
膜、26……Ｐ＋型寄生チヤンネル阻止領域。
ＭＯＳ型ＩＣの製造過程を示す基板断面図、第５図乃至
第９図は、この発明の第２の実施例によるＣＭＯＳ型Ｉ
Ｃの製造過程を示す基板断面図、 第10図及び第11図は、従来のＣＭＯＳ型ＩＣの製造過程
を示す基板断面図である。 10……半導体基板、12……表面保護膜、14，20……選択
酸化用マスク材層、15……不純物透過部、16，22Ａ，22
Ｂ……マスク層、17……オキサイド層、18……Ｐ型ウエ
ル領域、21……Ｎ型ウエル領域、24……フイールド絶縁
膜、26……Ｐ＋型寄生チヤンネル阻止領域。
Claims (2)
- 【請求項１】(a)半導体基板の表面に選択酸化用の第１
のマスク材層を形成する工程と、 (b)前記第１のマスク材層上に第１のマスク層を配置し
て選択エツチングを行なうことにより所望のウエル形成
パターンに対応した不純物透過部を形成する工程と、 (c)前記不純物透過部を介して前記半導体基板の表面に
所望の導電型決定不純物を選択的にドープすることによ
り該導電型決定不純物により決定される導電型を有する
ウエル領域を形成する工程と、 (d)前記不純物透過部及び前記第１のマスク材層をおお
うように選択酸化用の第２のマスク材層を形成する工程
と、 (e)前記ウエル領域内のアクテイブ領域配置部に対応す
る第２のマスク層及び前記ウエル領域外のアクテイブ領
域配置部に対応する第３のマスク層を前記第２のマスク
材層上に形成する工程と、 (f)前記第１及び第２のマスク材層の積層部と前記第２
及び第３のマスク層とをマスクとし且つ前記第２のマス
ク材層を介して前記ウエル領域の表面に前記導電型と同
一導電型を決定する不純物を選択的にイオン注入する工
程と、 (g)前記第２及び第３のマスク層をマスクとして前記第
１及び第２のマスク材層を選択的にエッチ除去して該第
２及び第３のマスク層に対応する部分を残存させる工程
と、 (h)前記第１及び第２のマスク材層の残存部分をマスク
として前記半導体基板の表面を選択的に酸化してフイー
ルド絶縁膜を形成すると共に、前記ウエル領域内で該フ
イールド絶縁膜の直下には前記イオン注入された不純物
を含む寄生チヤンネル阻止領域を形成する工程と を含む集積回路装置の製法。 - 【請求項２】(a)半導体基板の表面に選択酸化用の第１
のマスク材層を形成する工程と、 (b)前記第１のマスク材層上に第１のマスク層を配置し
て選択エツチングを行なうことにより第１のウエル形成
パターンに対応した不純物透過部を形成する工程と、 (c)前記不純物透過部を介して前記半導体基板の表面に
所望の導電型決定不純物を選択的にドープすることによ
り該導電型決定不純物により決定される第１の導電型を
有する第１のウエル領域を形成する工程と、 (d)前記第１のマスク材層をマスクとして前記第１のウ
エル領域の表面を選択的に酸化することにより前記不純
物透過部に対応したオキサイド層を形成する工程と、 (e)第２のウエル形成パターンに従つて前記オキサイド
層をマスクとし且つ前記第１のマスク材層を介して前記
半導体基板の表面に前記第１の導電型とは反対の第２の
導電型を決定する不純物を選択的にイオン注入すること
により該第２の導電型を有する第２のウエル領域を形成
する工程と、 (f)前記第１のマスク材層をマスクとして前記オキサイ
ド層をその厚さ方向にエツチして該オキサイド層を薄く
し又は除去する工程と、 (g)前記不純物透過部及び前記第１のマスク材層をおお
うように選択酸化用の第２のマスク材層を形成する工程
と、 (h)前記第１のウエル領域内のアクテイブ領域配置部に
対応する第２のマスク層及び前記第２のウエル領域内の
アクテイブ領域配置部に対応する第３のマスク層を前記
第２のマスク材層上に形成する工程と、 (i)前記第１及び第２のマスク材層の積層部と前記第２
及び第３のマスク層とをマスクとし且つ前記第２のマス
ク材層を介して前記第１のウエル領域の表面に前記第１
の導電型を決定する不純物を選択的にイオン注入する工
程と、 (j)前記第２及び第３のマスク層をマスクとして前記第
１及び第２のマスク材層を選択的にエツチ除去して該第
２及び第３のマスク層に対応する部分を残存させる工程
と、 (k)前記第１及び第２のマスク材層の残存部分をマスク
として前記半導体基板の表面を選択的に酸化してフイー
ルド絶縁膜を形成すると共に、前記第１のウエル領域内
で該フイールド絶縁膜の直下には前記イオン注入された
第１導電型決定不純物を含む寄生チヤンネル阻止領域を
形成する工程と を含む集積回路装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270325A JPH0648716B2 (ja) | 1985-11-30 | 1985-11-30 | 集積回路装置の製法 |
| US06/938,010 US4710265A (en) | 1985-11-30 | 1986-12-04 | Method of producing semiconductor integrated circuit having parasitic channel stopper region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270325A JPH0648716B2 (ja) | 1985-11-30 | 1985-11-30 | 集積回路装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130558A JPS62130558A (ja) | 1987-06-12 |
| JPH0648716B2 true JPH0648716B2 (ja) | 1994-06-22 |
Family
ID=17484691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270325A Expired - Lifetime JPH0648716B2 (ja) | 1985-11-30 | 1985-11-30 | 集積回路装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4710265A (ja) |
| JP (1) | JPH0648716B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615667B2 (ja) * | 1987-09-28 | 1997-06-04 | 日産自動車株式会社 | Ｍｏｓ電界効果トランジスタの製造方法 |
| US5310690A (en) * | 1988-10-31 | 1994-05-10 | Texas Instruments Incorporated | Method for forming integrated circuits having buried doped regions |
| JPH02272757A (ja) * | 1989-04-14 | 1990-11-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
| US6165849A (en) * | 1998-12-04 | 2000-12-26 | Advanced Micro Devices, Inc. | Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip |
| EP1009022A1 (en) * | 1998-12-09 | 2000-06-14 | STMicroelectronics S.r.l. | Manufacturing process of a high integration density power MOS device |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL186662C (nl) * | 1980-04-29 | 1992-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| US4567640A (en) * | 1984-05-22 | 1986-02-04 | Data General Corporation | Method of fabricating high density CMOS devices |
| US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
| US4558508A (en) * | 1984-10-15 | 1985-12-17 | International Business Machines Corporation | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
-
1985
- 1985-11-30 JP JP60270325A patent/JPH0648716B2/ja not_active Expired - Lifetime
-
1986
- 1986-12-04 US US06/938,010 patent/US4710265A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62130558A (ja) | 1987-06-12 |
| US4710265A (en) | 1987-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |