JPH02272757A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、（１：ＭＯＳ集積回路の構造に関するもの
である。

［従来の技術］ 第２図は従来の（：ＭＯＳ集積回路（以′Ｆ（：ＭＯＳ
ｒ（：とする。）の断面図である。

図におい”Ｃ（１）はＰ形シリコン基板、（２）はＰ形
シリコン基板（１）上に作られたｎウェルで電源電圧端
子Ｖｃｃに接続されている。（３）、（４）はｎウェル
（２）状に作られたＰ１ソースドレインで、Ｐ＋ソース
ドレイン（３）は電源電圧端子Ｖｃｃに接続されている
。（５）　、　（６）はＰ形シリコン基板（１）上に作
られたｎ＋ソースドレインで、ｎ９ソースドレイン（６
）は接地端子Ｖｓｓに接続されている。（７）は素子分
離酸化膜、（８）はゲート酸化膜、（９）、（１０）は
ゲート電極、（１１）は層間絶縁膜、（１２）は層間絶
縁膜（１１）上にあけられたコンタクト、（１３）　、
　（１４）はアルミなどの金属の配線、（１５）はＰチ
ャネル形トランジスタ（以下ＰｃｈＴｒという）、（１
６）はｎチャネル形トランジスタ（以下ｎｃｈＴｒとい
う）で、ＰｃｈＴｒ（１５）及びｎｃｈＴｒ　（１６）
はインバータを構成しており配線（１４）は上記インバ
ータの出力に、ゲート電１（９）、（ｔｏ）は上記イン
バータの人力に接続されている。

Ｐ形シリコン基板（１）は接地端子Ｖｓｓに接続されて
いる。（１７）はＰ形シリコン基板（１）ｎウェル（２
）Ｐゝリソースレイン（３）で作られるＰｎＰｎ奇形バ
イポーラトランジスタ、（１８）はＰ形シリコン基板（
１）　　　ｎウェル（２）ｎ″）ソースドレイン（６）
で作られるｎＰｎ形寄生バイポーラトランジスタである
。

従来よりＰｎＰｎ奇形バイポーラトランジスタ（１７）
及びｎｐｎ形寄生バイポーラトランジスタ（１８）によ
るサイリスタ構造のラッチアップが０ＭＯＳＩＣにおい
て問題になっている。ＰｎＰｎ奇形バイポーラトランジ
スタ（１７）においてＰ０ソースドレイン（３）がエミ
ッタ、ｎウェル（２）がベース、Ｐ形シリコン基板（１
）がコレクタとなっており、またｎｐｎ形寄生バイポー
ラトランジスタ（１８）においてｎ＋ソースドレイン（
６）がエミッタＰ形シリコン基板（１）がベース、ｎウ
ェル（２）がコレクタとなっている。

次にラッチアップについて説明する。いま正負の外部ノ
イスがＩＣの外部端子として設けれてた電源？「圧端子
Ｖｃｃ及び接地端子Ｖｓｓに捕捉されたものとすると、
それによる電流がｎウェル（２）及び／又はＰ形シリコ
ン基板（１）の抵抗成分に作用し、電圧降下を生じさせ
、このためＰｎＰｎ奇形バイポーラトランジスタ（１７
）においては、エミッタのＰ′″ソースドレイン（３）
の電位よりベースのｎウェル（２）の電位が低下して、
ベース電流及びコレクタ電流が流れるようになると共に
、ＰｎＰｎ奇形バイポーラトランジスタ（１７）に対し
サイリスタ接続されたｎｐｎ形寄生バイポーラトランジ
スタ（１８）においては、エミッタのｎ＋ソースドレイ
ン（６）の電位よりベースのＰ形シリコン基板（１）の
電位が上昇してベース電流及びコレクタ電流が流れるよ
うになり、いわゆるラッチアップ現象が起る。ＰｎＰｎ
奇形バイポーラトランジスタ（１７）及びｎｐｎ形寄生
バイポーラトランジスタ（１８）のコレクタ電流は、帰
還増幅作のため加速度的に増大し、サイリスタ現象を生
じる。このため過電流がＭＯＳ型トランジスタのＰ３ソ
ースドレイン領域（３）及びｎ＋ソースドレイン（６）
を通して流れ、そのような過電流の通路にあたるＰゝリ
ソースレイン（３）ｎゝソースドレイン（６）　に接続
されたＡｔ電極又は、その他の引き出し電極などは、ジ
ュール熱のために破壊され、溶断したりすることもある
。

以上のようなラッチアップ現象を防止するためには、ｎ
ウェル（２）の深さを深くして、ＰｎＰｎ奇形バイポー
ラトランジスタ（１７）のベース幅を拡げ、電流増幅率
を丁げたり、ｎウェル（２）とＰ＋ソースドレイン（６
）との距離を拡げ、ｎｐｎ形寄生バイポーラトランジス
タ（１８）のベース幅を広げ、電流増幅率を下げたりし
なくてはいけない。このため、ＰｃｈＴｒ　（１５）と
ｎｃｈＴｒ（１６）の距離をある距離ｄ（２０μｍ以上
）拡げなくてはいけなかった。これは、にＭＯＳＩ（：
の高＆　ｈ、１化に反するものであり、大きな問題であ
る。

［発明が解決しようとする課題］ 従来のＣＭＯＳＩＧでは寄生バイポーラトランジスタの
サイリスタ効果による過電流（ラッチアップ）を防ぐた
めｐｃｈＴｒとｎ　ｃ　ｈ　Ｔ　ｒの間を一定の距離（
２０μｍ以上）離さなくてはならず、ＰｃｈＴｒとｎｃ
ｈＴｒの間を詰めることができなくて、集積度が上がら
ないなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ｎｃｈＴｒとＰｃｈＴｒの距離を詰めること
ができ集積度を上げられ、かつラッチアップを起しにく
い０ＭＯＳＩＣを得ることを目的とする。

［課題を解決するための手段コ この発明に係る０ＭＯＳＩＣは、ＰｃｈＴｒを作り込む
ｎウェルを形成した後、その部分に厚い酸化膜を形成し
、その酸化膜をウェットエツチングし、Ｐ形シリコン基
板表面に段差をつけたものである。

［作用コ Ｐ形シリコン基板をウェットエツチングして形成された
領域にＰｃｈＴｒを作ることにより、ＰｃｈＴｒとＰ形
シリコン基板−ＥのｎｃｈＴｒの距離を保ち、かつ、Ｐ
形シリコン基板表面上の距離を抑え、ラッチアップを防
ぐ。

［実施例］ 以下、この発明の一実施例を図によって説明する。第１
図（ａ）〜（ｆ）は０ＭＯＳＩＣの製造工程を示す断面
図である。図において（１）〜（１６）は第２図の従来
例に示したものと同等であるので説明を省略する。（１
９）は熱酸化膜、（２０）は窒化膜、（２１）はレジス
ト、（２２）は酸化膜、（２３）は基板表面である。

まず第１図（ａ）に示すごとくＰ形シリコン基板（１）
に熱酸化膜（１９）を形成した後、窒化膜（２０）を気
相成長させ、レジスト（２１）を塗布しパターニングし
、窒化膜（２０）をエツチングする。ここでリンなとの
ｎ形不純物をイオン注入し、ｎウェル（２）を形成する
。

次に第Ｎ（ｂ）に示すごとくパターニングされた窒化膜
（２０）をマスクに、Ｐ形シリコン基板（１）を選択酸
化し、厚い酸化膜（２２）を形成する。

次に第１図（Ｃ）に示すごとく厚い酸化膜（２２）の形
成されたＰ形シリコン基板（１）をフッ酸などで、ウェ
ットエツチングし、ｎウェル（２）上の基板表面（２３
）をＰ形シリコン基板（１）の他の表面に比べ段差をつ
ける。

次いで第１図（ｄ）に示すごとく、素子分離酸化膜（７
）を選択的に形成する。

次に第１図（ｅ）に示すごとく、トランジスタ形成のた
めに、Ｐ形シリコン基板（１）　　ｎウェル（２）の表
面にゲート酸化膜（８）を形成し、ポリシリコンなどの
ゲート電極（９）　（１０）をデポジットしパターニン
グをする。次いで、ｎウェル（２）上にはボロンなどの
Ｐ形不純物をイオン注入し、Ｐ＋ソースドレイン（３）
、（４）を形成し、Ｐ形シリコン基板（１）上にはヒ素
又はリンなどのｎ形不純物をイオン注入し、ｎ＋リソー
スレイン（５）　、　（６）を形成する。ｎウェル（２
）上にはＰ”ソースドレイン（３）、（４）　、ゲート
電極（９）を含むＰｃｈＴｒ　（１５）ｎウェル（２）
に隣接するＰ形シリコン基板（１）上にはｎ＋リソース
レイン（６）　、　（５）　　ゲート電極（ｌＯ）を含
むｎｃｈＴｒ（１６）が形成されている。

次いで第１図（ｆ）に示すごとく層間絶縁膜（１１）を
デポジットし、結線のためにコンタクト（１２）を形成
する。その後アルミなどを配線（１３）　、　（１４）
として形成する。

Ｐｃｈ’「ｒ（１５）とｎｃｈＴｒ（１Ｂ）はインバー
タを構成するように相互に結線されておりＰｃｈＴｒ　
（１６）においてＰ＋ソースドレイン（３）には、電源
電圧端子Ｖｃｃが、ゲート電極（９）にはインバータの
入力端子が、Ｐ＋ソースドレイン（４）には、インバー
タの出力端子が、それぞれ接続されており、ｎｃｈＴｒ
　（Ｉ［ｉ）においてｎ”ソースドレイン（６）には接
地端子Ｖｓｓか、ゲート電極（１０）にはインバータの
入力端子か、Ｎ＋リソースレイン（５）には、出力端子
がそれぞれ接続されている。またｎウェル（２）は電源
電圧端子Ｖｃｃに、Ｐ形シリコン基板（１）は接地端子
Ｖｓｓに接続されている。

ここでも従来例と同様にＰ　ｎ　Ｐ型寄生バイポーラト
ランジスタ及びｎｐｎ型寄生バイポーラトランジスタが
形成されてしまう。したがって従来例と同様にラッチア
ップ発生の可能性はあるが、この発明では、ｎウェル（
２）をＰ形シリコン基板（１）をある深さエツチングし
た領域に形成したので隣接するＰｃｈＴｒ（１５）とｎ
ｃｈＴｒ　（１６）の距離は第１図（ｆ）に示す水平方
向ｄ１と垂直方向ｄ２の距離両方となり、従来例に比べ
隣接するＰｃｈＴｒ（１５）とｎｃｈＴｒ（１６）との
水平方向の距離を２０μｍ以下に詰めることができ０Ｍ
ＯＳＩＣの集積度を上げかつ、寄生バイポーラトランジ
スタのベース幅も十分にとれるので、バイポーラトラン
ジスタの電流増幅率を下げることができ、ラッチアップ
を防止することができる。

なお、上記実施例では、Ｐ形シリコン基板（１）とその
内部にｎウェル（２）を有する構造について説明しか、
これに限らず、ｎ形シリコン基板とその内部に形成され
たＰウェル構造を持つものであっても良い。

［発明の効果］ 以上のように、この発明によれば０ＭＯＳＩＣのラッチ
アップ現象を抑えかつ集積度を上げられる効果がある。

【図面の簡単な説明】

第１図（ａ）〜（ｆ）はこの発明の一実施例による（：
ＭＯＳＩＧの断面構造をその製造工程順に示した断面図
、第２図は従来の（：ＭＯＳＩＣの断面図である。 図において（１）はＰ形シリコン基板、（２）はｎフェ
ル、（３）　、　（４）はＰ９ソースドレイン、（５）
　、　（６）はｎ１ソースドレイン、（７）は素子分離
酸化膜、（８）　はゲート酸化膜、（９）、（１０）は
ゲート電極、（１１）は層間絶縁膜、（１３）　、　（
１４）は配線、（１５）はＰｃｈＴｒ　、　　（ｌｔｉ
）はｎｃｈＴｒ　、（１９）は熱酸化膜、（２０）は窒
化膜、（２１）はレジスト、（２２）は酸化膜、（２３
）は基板表面である。 なお、図中、同一符号は同一・、又は相当部分を示す。 代理人　　大　　岩　　増　　雄 ／１ コシ２クド

Claims (1)

【特許請求の範囲】
1. 　第１導電形の半導体領域と、この半導体領域表面に形
   成された上記半導体領域とは、逆導電形の第２導電形の
   ウェル領域と、このウェル領域に形成され、該ウェル領
   域とは、反対導電型のチャネル形を持つ第１のＭＯＳ形
   電界効果トランジスタと、上記ウェル領域に隣接する上
   記第１導電形の半導体領域表面部分に形成され、上記第
   １導電形の半導体領域とは、反対導電形のチャネル形を
   持つ第２のＭＯＳ形電界効果トランジスタを備えた半導
   体集積回路装置において、半導体基板に選択的に厚い酸
   化膜を形成し、その酸化膜をウェットエッチングし、半
   導体基板表面の位置を選択的に主面直角方向に相対的に
   ずれて形成し、第１のＭＯＳ形電界効果トランジスタと
   第２のＭＯＳ形電界効果トランジスタの少なくとも一方
   を、上記凹部に形成することを特徴とする半導体集積回
   路装置。