JPS62130558A - 集積回路装置の製法 - Google Patents
集積回路装置の製法Info
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- JPS62130558A JPS62130558A JP60270325A JP27032585A JPS62130558A JP S62130558 A JPS62130558 A JP S62130558A JP 60270325 A JP60270325 A JP 60270325A JP 27032585 A JP27032585 A JP 27032585A JP S62130558 A JPS62130558 A JP S62130558A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
- H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンプリメンタリＭＯ８型集権回路装［（
ＣＭＯ８型Ｏ８）の製法に関し、特にウェル領域及び寄
生チャンネル阻止饋城乞形成する方法の改良に関するも
のであるう 〔発明の概要〕 コ（１）発明１ｒｉ、ウェル領域内にこのｉＡＭとセル
フアライメントの関係になるように寄生チャンネル阻止
領域を形成したことにより高集積化及びコスト低減７図
ったものであるう 〔従来の技術〕 従来、ＣＭＯ８型Ｏ８におけるウェル領域及び寄生チャ
ンネル阻市饋域の形成法としては、第１０図及び第１１
図に示したようなものが知られている。
ＣＭＯ８型Ｏ８）の製法に関し、特にウェル領域及び寄
生チャンネル阻止饋城乞形成する方法の改良に関するも
のであるう 〔発明の概要〕 コ（１）発明１ｒｉ、ウェル領域内にこのｉＡＭとセル
フアライメントの関係になるように寄生チャンネル阻止
領域を形成したことにより高集積化及びコスト低減７図
ったものであるう 〔従来の技術〕 従来、ＣＭＯ８型Ｏ８におけるウェル領域及び寄生チャ
ンネル阻市饋域の形成法としては、第１０図及び第１１
図に示したようなものが知られている。
この従来広を説明すると、まず第１０図に示すようにＮ
型シリコン基板１０′）表面にＰ型ウェル唄域２Ｚ形成
した後、このウェル唄域２馨おおうように基板上面に博
いシリコンオキ丈イド模３乞介してシリコンナイトライ
ド膜４乞堆積形成するつそして、シリコンナイトライド
膜４の上に所望の寄生チャンイル阻止パターンに対応す
る開ロ部ヶ有−するホトレジスト層５を形成した後、こ
のホトレジスト層５乞マスクとしてシリコンナイトライ
ドＭｌ’選択的にエッチして寄生チャンネル阻止パター
ンに対応する孔４ａ乞設ける。この後、ホトレジスト層
５及びシリコンナイトライド模４ンマスクとし且つシリ
コンオキサイド膜３χ介して基板表面にポロン乞培択的
にイオン注入する。
型シリコン基板１０′）表面にＰ型ウェル唄域２Ｚ形成
した後、このウェル唄域２馨おおうように基板上面に博
いシリコンオキ丈イド模３乞介してシリコンナイトライ
ド膜４乞堆積形成するつそして、シリコンナイトライド
膜４の上に所望の寄生チャンイル阻止パターンに対応す
る開ロ部ヶ有−するホトレジスト層５を形成した後、こ
のホトレジスト層５乞マスクとしてシリコンナイトライ
ドＭｌ’選択的にエッチして寄生チャンネル阻止パター
ンに対応する孔４ａ乞設ける。この後、ホトレジスト層
５及びシリコンナイトライド模４ンマスクとし且つシリ
コンオキサイド膜３χ介して基板表面にポロン乞培択的
にイオン注入する。
次に、第１１図に示すようにシリコンナイトライド膜４
にはホトリノグラフイ技術により選択酸化用の孔４Ａｖ
設けた後、シリコンナイトライド膜４をマスクとして選
択酸化処理？行なうことによりフィールドオキサイド膜
６を形成すると共にこのフィールドオキサイドＭ４６の
直下には先にイオン注入されたボロンを含むＰ＋型の寄
生チャンネル阻止領域７乞形成する。
にはホトリノグラフイ技術により選択酸化用の孔４Ａｖ
設けた後、シリコンナイトライド膜４をマスクとして選
択酸化処理？行なうことによりフィールドオキサイド膜
６を形成すると共にこのフィールドオキサイドＭ４６の
直下には先にイオン注入されたボロンを含むＰ＋型の寄
生チャンネル阻止領域７乞形成する。
上記した従来広によると、第１０図の工程ではＰ型ウェ
ル領域２に対してマスク合せして孔４ａ乞形成するので
、マスクせソずれのためにＰ型つニ床 ル領域２の端鋏から１＠Ｗだけ広がった部分にもボロン
がイオン注入されることがあり、この結果として第１］
図に示すようにＰ＋型奇生チャンネル阻止碩域７がＰ型
ウェル領域２の外方まで広がって形成されることがある
。このことに、集積度の低下ケ招くので好ましいことで
はない。
ル領域２に対してマスク合せして孔４ａ乞形成するので
、マスクせソずれのためにＰ型つニ床 ル領域２の端鋏から１＠Ｗだけ広がった部分にもボロン
がイオン注入されることがあり、この結果として第１］
図に示すようにＰ＋型奇生チャンネル阻止碩域７がＰ型
ウェル領域２の外方まで広がって形成されることがある
。このことに、集積度の低下ケ招くので好ましいことで
はない。
また、第１１図の工程では孔４Ａｙ形成するためにマス
ク合せ等乞含むホト１７ノグラフイエ程が必要であり、
第１】図の構造を得るのに必要なホ） Ｕノブラフイエ
程は、Ｐ型つェル鎖酸形成の際のもの７含めると合計３
工程となる。集積度χ向上し、コスト乞低減するために
汀、ホト１ノグラフイエ程数が少ない方が好ましく、こ
の観点からは、上記従来広は改善の余地が残されている
。
ク合せ等乞含むホト１７ノグラフイエ程が必要であり、
第１】図の構造を得るのに必要なホ） Ｕノブラフイエ
程は、Ｐ型つェル鎖酸形成の際のもの７含めると合計３
工程となる。集積度χ向上し、コスト乞低減するために
汀、ホト１ノグラフイエ程数が少ない方が好ましく、こ
の観点からは、上記従来広は改善の余地が残されている
。
この発明の目的は、０ＭＯ８型ＩＣにおけるウェル傾城
及び奇生チャンネル阻止傾城の形成法ケ改良し、集積度
の向上及びコスト低減を図ることにある。
及び奇生チャンネル阻止傾城の形成法ケ改良し、集積度
の向上及びコスト低減を図ることにある。
この発明による０ＭＯ８型ＩＣの！！１ｉ！法は、半導
体基板の表面に選択酸化用の第１のマスク材層を形成し
た後、この第１のマスク材層上にレジスト等の第Ｉのマ
スク層を配置して選択エッチングを行なうことにより断
電のウェル形成パターンに対応する不純物透過部χ形成
し、この不純物透過部及び第１のマスク材層をおおうよ
うに選択酸化用の第２のマスク材層を形成し、この第２
のマスク材層上にはウェル領域の内外のアクティブ領域
配置部にそれぞれ対応したレジスト等の第２及び第３の
マスク層？形成し、第１及び第２のマスク材層の積層部
と第２及び第３のマスク層乞マスクとし且つ第２のマス
ク材層ン介してウェル領域表面ＶＣ寄生チャンネル阻止
用の不純物乞選択的にイオン注入し、この後第２及び第
３のマスク層ケ用いて第１及び第２のマスク材層χ選折
曲にエッチ除去してから第１及び第２のマスク材層の残
存部分乞マスクとして選択酸化処理７行なうことにより
フィールド絶縁膜乞形成すると共にその直下には上記イ
オン江人烙れた不純物ケ含む寄生チャンネル阻止饋域χ
形成するようにしたものである。
体基板の表面に選択酸化用の第１のマスク材層を形成し
た後、この第１のマスク材層上にレジスト等の第Ｉのマ
スク層を配置して選択エッチングを行なうことにより断
電のウェル形成パターンに対応する不純物透過部χ形成
し、この不純物透過部及び第１のマスク材層をおおうよ
うに選択酸化用の第２のマスク材層を形成し、この第２
のマスク材層上にはウェル領域の内外のアクティブ領域
配置部にそれぞれ対応したレジスト等の第２及び第３の
マスク層？形成し、第１及び第２のマスク材層の積層部
と第２及び第３のマスク層乞マスクとし且つ第２のマス
ク材層ン介してウェル領域表面ＶＣ寄生チャンネル阻止
用の不純物乞選択的にイオン注入し、この後第２及び第
３のマスク層ケ用いて第１及び第２のマスク材層χ選折
曲にエッチ除去してから第１及び第２のマスク材層の残
存部分乞マスクとして選択酸化処理７行なうことにより
フィールド絶縁膜乞形成すると共にその直下には上記イ
オン江人烙れた不純物ケ含む寄生チャンネル阻止饋域χ
形成するようにしたものである。
この発明の方法は、上記第１のマスク材層？用いて例え
ばＰ型つェル領域？形成した後、第１のマスク材層ン用
いてＰ型ウェル領域の表面乞選択酸化してオキサイド層
を形成し、このオキサイド層乞マスクの一部に用い且つ
第１のマスク材層の一部欠介して基板表面にＮ型決定不
純ｖＩＪ？選択的にイオン注入してＮ型つェル鎖酸ン形
成し、このイオン注入の後オキサイド層乞薄くし又は除
去してから上記第２のマスク材層の形成以降のステップ
乞準用するよりにして実施してもよい。
ばＰ型つェル領域？形成した後、第１のマスク材層ン用
いてＰ型ウェル領域の表面乞選択酸化してオキサイド層
を形成し、このオキサイド層乞マスクの一部に用い且つ
第１のマスク材層の一部欠介して基板表面にＮ型決定不
純ｖＩＪ？選択的にイオン注入してＮ型つェル鎖酸ン形
成し、このイオン注入の後オキサイド層乞薄くし又は除
去してから上記第２のマスク材層の形成以降のステップ
乞準用するよりにして実施してもよい。
上記したこの発明の製法によれば、第１のマスク材層Ｚ
用いてウェル饋域馨形成した後、同じ第１のマスク材層
乞マスクの一部に用いて寄生チャンネル阻止用不純物の
選択的イオン注入７行なうので、寄生チャンイル阻止鎖
酸はウェル領域に対してセルファラインされた形で形成
される。そして、第２及び第３のマスク層は、寄生チャ
ンネル阻止用不純物の選択的イオン注入の際にマスクの
一部として使用されると共に第１及び第２のマスク材層
乞選択的にエッチして選択酸化用のマスクを形成する際
にもマスクとして使用されるので、寄生チャンネル阻止
領域はフィールド絶縁膜に対してもセルファラインされ
た形で形成嘔れる。
用いてウェル饋域馨形成した後、同じ第１のマスク材層
乞マスクの一部に用いて寄生チャンネル阻止用不純物の
選択的イオン注入７行なうので、寄生チャンイル阻止鎖
酸はウェル領域に対してセルファラインされた形で形成
される。そして、第２及び第３のマスク層は、寄生チャ
ンネル阻止用不純物の選択的イオン注入の際にマスクの
一部として使用されると共に第１及び第２のマスク材層
乞選択的にエッチして選択酸化用のマスクを形成する際
にもマスクとして使用されるので、寄生チャンネル阻止
領域はフィールド絶縁膜に対してもセルファラインされ
た形で形成嘔れる。
このように寄生チャンネル阻止領域がウェル領域及びフ
ィールド絶縁膜の双方とセルフアライメントの関係乞な
すように形成されると、マスク合せ余裕が不要な分だけ
集檀度乞向上させることができる。
ィールド絶縁膜の双方とセルフアライメントの関係乞な
すように形成されると、マスク合せ余裕が不要な分だけ
集檀度乞向上させることができる。
また、ホトリングラフィ工程は、第１のマスク材層？エ
ッチして不純物透過部ア設ける際と、第２及び第３のマ
スクＴ′ｆ！１′（！−影形成る際との２回で済むよう
になる。従って、従来法に比べて１工程少なくなり、歩
留りの向上及びコスト低減のために有益である。
ッチして不純物透過部ア設ける際と、第２及び第３のマ
スクＴ′ｆ！１′（！−影形成る際との２回で済むよう
になる。従って、従来法に比べて１工程少なくなり、歩
留りの向上及びコスト低減のために有益である。
七の上、上記したようにＰ型及びＮ型のウェル領域を形
成する場合にこの発明ケ適用すると、寄生チャンネル阻
止領域がＮ型ウェル領域に対してもセルファラインされ
る利点があるう 〔第１の実施例〕 第１図乃至第４図は、この発明の第１の実施例による０
ＭＯ８型ＩＣの製造過程ン示すものであり、各々の図番
に対応する工程（１１〜（４）を順次に説明する。
成する場合にこの発明ケ適用すると、寄生チャンネル阻
止領域がＮ型ウェル領域に対してもセルファラインされ
る利点があるう 〔第１の実施例〕 第１図乃至第４図は、この発明の第１の実施例による０
ＭＯ８型ＩＣの製造過程ン示すものであり、各々の図番
に対応する工程（１１〜（４）を順次に説明する。
（１）’１ず、Ｎ型シリコンからなる半導体基板１００
表面に熱酸化法により薄いシリコンオキサイドからなる
表面保護膜１２を形成した後、この表面保護膜上にＣＶ
Ｄ （ケミカルｅイーパーーデノジション）法によりシ
リコンナイトライドを堆積して選択酸化用のマスク材ｊ
Ｍ１４を形成する。そして、所望のウェル形成パターン
に対応した開口部を有するホトレジスト等のマスク層１
６ヲ用いてマスク材層１４を選択的にエッチしてウェル
形成パターンに対応した不純物透過部１５ヲ設ける。こ
の後、マスク材層１４及びマスク層１６をマスクとし１
つ不純物透過部１５及び表面保護膜１２を介して基板表
面にポロンを選択的にイオン注入する。
表面に熱酸化法により薄いシリコンオキサイドからなる
表面保護膜１２を形成した後、この表面保護膜上にＣＶ
Ｄ （ケミカルｅイーパーーデノジション）法によりシ
リコンナイトライドを堆積して選択酸化用のマスク材ｊ
Ｍ１４を形成する。そして、所望のウェル形成パターン
に対応した開口部を有するホトレジスト等のマスク層１
６ヲ用いてマスク材層１４を選択的にエッチしてウェル
形成パターンに対応した不純物透過部１５ヲ設ける。こ
の後、マスク材層１４及びマスク層１６をマスクとし１
つ不純物透過部１５及び表面保護膜１２を介して基板表
面にポロンを選択的にイオン注入する。
（２）次に、マスク層１６を除去した後、イオン注入で
れたボロン？ドライブインするための熱処理７行なって
Ｐ型ウェル領域１８ン形成するウセして、不純物透過部
１５及びマスク材層１４ヲおおうようにＣＶＤ法により
シリコンナイトライド乞堆槓して選択酸化用のマスク材
層２ｃｌ乞形成する。この後、マスク材層加重には、ウ
ェル領域１８外のアクティブ領域配置部に対応するホト
レジスト等のマスクｍ２２Ａと、ウェル領域１８内のア
クティブ領域配置部に対応するホトレジスト等のマスク
層２２Ｂと７形成する。この場＠−、マスク層２２Ａ及
び２２Ｂについてはホトレジストの塗布、露光、現像等
の処理？共通に行なうので、マスク層２２Ａ及び２２Ｂ
は同時に形成されるう この後、マスク材層１４及び加の積層部と、マスク層ρ
Ａ及び２２Ｂとをマスクとし且つマスク材層（５）及び
表面保護膜１２ｉ介してウェル領域１８の表面にポロン
を選択的にイオン注入する。
れたボロン？ドライブインするための熱処理７行なって
Ｐ型ウェル領域１８ン形成するウセして、不純物透過部
１５及びマスク材層１４ヲおおうようにＣＶＤ法により
シリコンナイトライド乞堆槓して選択酸化用のマスク材
層２ｃｌ乞形成する。この後、マスク材層加重には、ウ
ェル領域１８外のアクティブ領域配置部に対応するホト
レジスト等のマスクｍ２２Ａと、ウェル領域１８内のア
クティブ領域配置部に対応するホトレジスト等のマスク
層２２Ｂと７形成する。この場＠−、マスク層２２Ａ及
び２２Ｂについてはホトレジストの塗布、露光、現像等
の処理？共通に行なうので、マスク層２２Ａ及び２２Ｂ
は同時に形成されるう この後、マスク材層１４及び加の積層部と、マスク層ρ
Ａ及び２２Ｂとをマスクとし且つマスク材層（５）及び
表面保護膜１２ｉ介してウェル領域１８の表面にポロン
を選択的にイオン注入する。
（３）次に、マスク層２２Ａ及び２２Ｂχマスクとして
マスク材ｊｆ４１４及び２０馨遇択的にエッチ除去して
マスク層２２Ａ及び２２Ｂに対応する部分２０Ａ％２０
Ｂ。
マスク材ｊｆ４１４及び２０馨遇択的にエッチ除去して
マスク層２２Ａ及び２２Ｂに対応する部分２０Ａ％２０
Ｂ。
１４ Ａ ケ残存させるつそして、マスク層２２Ａ及び
ηＢを除去する。
ηＢを除去する。
（４）この後、マスク材層１４及び加の残存部分１４Ａ
１２０Ａ、２０８乞マスクとして基板表面を選択的に酸
化することにより厚いシリコンオキサイドからなるフィ
ールド絶縁膜２４ヲ形成すると共に、ウェル領域１８内
でフィールド絶縁脱調の直下には第２図の工程でイオン
注入場れたゼロン馨含むＰ＋型の寄生チャンネル阻止領
域２６χ形成する。
１２０Ａ、２０８乞マスクとして基板表面を選択的に酸
化することにより厚いシリコンオキサイドからなるフィ
ールド絶縁膜２４ヲ形成すると共に、ウェル領域１８内
でフィールド絶縁脱調の直下には第２図の工程でイオン
注入場れたゼロン馨含むＰ＋型の寄生チャンネル阻止領
域２６χ形成する。
五
上記し宍一連の工程により、寄生チャンネル阻止領域２
６はウェル領域１８とフィールド絶縁膜Ｕとにセルファ
ラインされた形で形成される。
６はウェル領域１８とフィールド絶縁膜Ｕとにセルファ
ラインされた形で形成される。
〔第２の実施例〕
第５図乃至第９図は、この発明の第２の実施例による０
ＭＯ８型ＩＣの製造過程を示すもので、第１図乃至第４
図におけると同様の部分には同様の符号乞付して示す。
ＭＯ８型ＩＣの製造過程を示すもので、第１図乃至第４
図におけると同様の部分には同様の符号乞付して示す。
まず、第５図の工程では、第１図について前述したと同
様にＮ型シリコンからなる基板１００表向にシリコンオ
キサイドからなる表面保護膜１２、シリコンナイトライ
ドからなる選択酸化用のマスク材層１４及びホトレジス
ト等のマスク層１６ヲ１頓次に形成した後、不純物透過
部１５乞設け、この不純物透過部１５に対応する基板表
面部分に選択的にポロンをイオン注入する。セして、マ
スク層１６乞除去する。
様にＮ型シリコンからなる基板１００表向にシリコンオ
キサイドからなる表面保護膜１２、シリコンナイトライ
ドからなる選択酸化用のマスク材層１４及びホトレジス
ト等のマスク層１６ヲ１頓次に形成した後、不純物透過
部１５乞設け、この不純物透過部１５に対応する基板表
面部分に選択的にポロンをイオン注入する。セして、マ
スク層１６乞除去する。
次に、第６図の工程では、＠運したと同様なドライブイ
ン処理に二りＰｆＭウェル領域１８’ｌＺ’形成した後
、マスク材層１４馨用いてウェル領域１８の表面乞選択
的に酸化して比較的厚いオキサイド層１７’４形成する
。オキサイド層１７は、Ｐ型ウェル領域１８の形成時酸
化性雰囲気で実施し同時に形成しても良い。そして、所
望のＮ型ウェル形成パターンに従ってオキサイド層１７
馨マスクとし且つマスク材層１４及び表面保護膜１２乞
介して基板表面にリンを選択的にイオン注入する。
ン処理に二りＰｆＭウェル領域１８’ｌＺ’形成した後
、マスク材層１４馨用いてウェル領域１８の表面乞選択
的に酸化して比較的厚いオキサイド層１７’４形成する
。オキサイド層１７は、Ｐ型ウェル領域１８の形成時酸
化性雰囲気で実施し同時に形成しても良い。そして、所
望のＮ型ウェル形成パターンに従ってオキサイド層１７
馨マスクとし且つマスク材層１４及び表面保護膜１２乞
介して基板表面にリンを選択的にイオン注入する。
次に、第７図の工程では、マスク材層１４をマスクとし
てオキサイド層１７乞その厚さ方向にエッチして例えば
表面保護膜１２と同程度まで薄くしだ後（薄くなったオ
キサイド膜を１７Ａとする）、先にイオン注入されたリ
ン？ドライブインするための熱処理を行なうことにより
Ｎ型ウェル領域２】を形成するつこの場合、オキサイド
層１７のエツチングは、ドライブインのための熱処理の
後に行なってもよい。また、オキサイド層１７はすべて
エッチ除去してしまい、その除去面に薄いシリコンオキ
サイドを熱生成させてもよい。
てオキサイド層１７乞その厚さ方向にエッチして例えば
表面保護膜１２と同程度まで薄くしだ後（薄くなったオ
キサイド膜を１７Ａとする）、先にイオン注入されたリ
ン？ドライブインするための熱処理を行なうことにより
Ｎ型ウェル領域２】を形成するつこの場合、オキサイド
層１７のエツチングは、ドライブインのための熱処理の
後に行なってもよい。また、オキサイド層１７はすべて
エッチ除去してしまい、その除去面に薄いシリコンオキ
サイドを熱生成させてもよい。
この後、マスク材層１４及び薄いオキサイド層１７Ａ（
不純物透過部１５に対応）乞おおつてシリコンナイトラ
イド乞気相堆積して選択酸化用のマスク材層２０を形成
する。
不純物透過部１５に対応）乞おおつてシリコンナイトラ
イド乞気相堆積して選択酸化用のマスク材層２０を形成
する。
次に、第８図の工程では、第２図について前述したと同
様にＮ型ウェル領域２］内のアクティブ填域配置部に対
応するホトレジスト等のマスク層酋Ａと、Ｐ型ウェル領
域１８内のアクティブ領域配置部に対応するホトレジス
ト等のマスク層２２Ｂと乞マスク材層加重に形成する。
様にＮ型ウェル領域２］内のアクティブ填域配置部に対
応するホトレジスト等のマスク層酋Ａと、Ｐ型ウェル領
域１８内のアクティブ領域配置部に対応するホトレジス
ト等のマスク層２２Ｂと乞マスク材層加重に形成する。
そして、マスク材層１４及び加の積層部と、マスク層２
２Ａ及びρＢと？マスクとし且つマスク材層加及び博い
オキサイド層１７ Ａ ４介してＰ型ウェル領域１８０
表面にボロン乞選択的にイオン注入する。
２Ａ及びρＢと？マスクとし且つマスク材層加及び博い
オキサイド層１７ Ａ ４介してＰ型ウェル領域１８０
表面にボロン乞選択的にイオン注入する。
この後、第３図について前述したと同様にマスク層ηＮ
及びηＢＹ用いてマスク材層１４及び加を選択的にエッ
チ除去し、ちらにマスク層２２Ａ及びηＢ？除去してか
ら、第９図に示すようにマスク材層１４及びかの残存部
分１４Ａ％２ＯＡ％２０ Ｂ ｉマスクとして選択酸化
処理乞行なう。この結果、厚いシリコンオキサイドから
なるフィールド絶縁膜２４が形成嘔れると共に、Ｐ型ウ
ェル領域１８内でフィールド絶縁膜かの息下には第８図
の工程でイオン注入さｆたゼロン乞含むＰ＋型の寄生チ
ャンネル阻止領域がか形成される。
及びηＢＹ用いてマスク材層１４及び加を選択的にエッ
チ除去し、ちらにマスク層２２Ａ及びηＢ？除去してか
ら、第９図に示すようにマスク材層１４及びかの残存部
分１４Ａ％２ＯＡ％２０ Ｂ ｉマスクとして選択酸化
処理乞行なう。この結果、厚いシリコンオキサイドから
なるフィールド絶縁膜２４が形成嘔れると共に、Ｐ型ウ
ェル領域１８内でフィールド絶縁膜かの息下には第８図
の工程でイオン注入さｆたゼロン乞含むＰ＋型の寄生チ
ャンネル阻止領域がか形成される。
上記した一連の工程により、Ｎ型ウェル領域２１はＰ型
つェル禎域１８に対してセルファラインてれると共に寄
生チャンネル阻止領域がはＮ型及びＰ型のウェル頭載２
】及び１８とフィールド絶縁膜冴とに対してセルファラ
インされるようになる。
つェル禎域１８に対してセルファラインてれると共に寄
生チャンネル阻止領域がはＮ型及びＰ型のウェル頭載２
】及び１８とフィールド絶縁膜冴とに対してセルファラ
インされるようになる。
第４図の工程の優又は第９図の工程の後は、通常の０Ｍ
Ｏ８型ＩＣの製造プロセス７用いてＰチャンネル及びＮ
チャンネルのＭＯ８型トランジスタを含む回路をＩＣ化
することができるう〔発明の効果〕 以上のように、この発明によれば、寄生チャンネル阻止
領域ンウエル碩域及びフィールド絶縁膜の双方とセルフ
アライメントの関係乞なすように形成できるので、高集
積度の０ＭＯ８型ＩＣを実現することができる。また、
セルフアライメントプロセスを採用したので、ホトリソ
グラフィ工程数も減らすことができ、歩留り向上並びに
コスト低減を達成しうる効果もある。
Ｏ８型ＩＣの製造プロセス７用いてＰチャンネル及びＮ
チャンネルのＭＯ８型トランジスタを含む回路をＩＣ化
することができるう〔発明の効果〕 以上のように、この発明によれば、寄生チャンネル阻止
領域ンウエル碩域及びフィールド絶縁膜の双方とセルフ
アライメントの関係乞なすように形成できるので、高集
積度の０ＭＯ８型ＩＣを実現することができる。また、
セルフアライメントプロセスを採用したので、ホトリソ
グラフィ工程数も減らすことができ、歩留り向上並びに
コスト低減を達成しうる効果もある。
第１図乃至第４図は、この発明の第１の実施例による０
ＭＯ８型ＩＣの製造過程乞示す基板断面図、 第５図乃至第９図は、この発明の第２の実施例による０
ＭＯ８型ＩＣの製造過程ン示す基板断面図、 第１０図及び第１】図は、従来のＣＭＯ３型Ｏ３の製造
過程を示す基板断面図である。 １０・・・半導体基板、１２・・・表面保護膜、ｉ＜
、 ２０・・・選択酸化用マスク材層、１５・・・不純
物透過部、１６゜ηＡ、２２Ｂ・・・マスク層、１７・
・・オキサイド層、１８・・・Ｐ型ウェル領域、２】・
・・Ｎ型ウェル領域、調・・・フィールド絶縁膜、２６
・・・Ｐ＋型寄生チャンイル阻止領域つ
ＭＯ８型ＩＣの製造過程乞示す基板断面図、 第５図乃至第９図は、この発明の第２の実施例による０
ＭＯ８型ＩＣの製造過程ン示す基板断面図、 第１０図及び第１】図は、従来のＣＭＯ３型Ｏ３の製造
過程を示す基板断面図である。 １０・・・半導体基板、１２・・・表面保護膜、ｉ＜
、 ２０・・・選択酸化用マスク材層、１５・・・不純
物透過部、１６゜ηＡ、２２Ｂ・・・マスク層、１７・
・・オキサイド層、１８・・・Ｐ型ウェル領域、２】・
・・Ｎ型ウェル領域、調・・・フィールド絶縁膜、２６
・・・Ｐ＋型寄生チャンイル阻止領域つ
Claims (1)
- 【特許請求の範囲】 １、（ａ）半導体基板の表面に選択酸化用の第１のマス
ク材層を形成する工程と、 （ｂ）前記第１のマスク材層上に第１のマスク層を配置
して選択エッチングを行なうことにより所望のウェル形
成パターンに対応した不純物透過部を形成する工程と、 （ｃ）前記不純物透過部を介して前記半導体基板の表面
に所望の導電型決定不純物を選択的にドープすることに
より該導電型決定不純物により決定される導電型を有す
るウェル領域を形成する工程と、 （ｄ）前記不純物透過部及び前記第１のマスク材層をお
おうように選択酸化用の第２のマスク材層を形成する工
程と、 （ｅ）前記ウェル領域内のアクティブ領域配置部に対応
する第２のマスク層及び前記ウェル領域外のアクティブ
領域配置部に対応する第３のマスク層を前記第２のマス
ク材層上に形成する工程と、 （ｆ）前記第１及び第２のマスク材層の積層部と前記第
２及び第３のマスク層とをマスクとし且つ前記第２のマ
スク材層を介して前部ウェル領域の表面に前記導電型と
同一導電型を決定する不純物を選択的にイオン注入する
工程と、 （ｇ）前記第２及び第３のマスク層をマスクとして前記
第１及び第２のマスク材層を選択的にエッチ除去して該
第２及び第３のマスク層に対応する部分を残存させる工
程と、 （ｈ）前記第１及び第２のマスク材層の残存部分をマス
クとして前記半導体基板の表面を選択的に酸化してフィ
ールド絶縁膜を形成すると共に、前記ウェル領域内で該
フィールド絶縁膜の直下には前記イオン注入された不純
物を含む寄生チヤンネル阻止領域を形成する工程と を含む集積回路装置の製法。 ２、（ａ）半導体基板の表面に選択酸化用の第１のマス
ク材層を形成する工程と、 （ｂ）前記第１のマスク材層上に第１のマスク層を配置
して選択エッチングを行なうことにより第１のウェル形
成パターンに対応した不純物透過部を形成する工程と、 （ｃ）前記不純物透過部を介して前記半導体基板の表面
に所望の導電型決定不純物を選択的にドープすることに
より該導電型決定不純物により決定される第１の導電型
を有する第１のウェル領域を形成する工程と、 （ｄ）前記第１のマスク材層をマスクとして前記第１の
ウェル領域の表面を選択的に酸化することにより前記不
純物透過部に対応したオキサイド層を形成する工程と、 （ｅ）第２のウェル形成パターンに従つて前記オキサイ
ド層をマスクとし且つ前記第１のマスク材層を介して前
記半導体基板の表面に前記第１の導電型とは反対の第２
の導電型を決定する不純物を選択的にイオン注入するこ
とにより該第２の導電型を有する第２のウェル領域を形
成する工程と、 （ｆ）前記第１のマスク材層をマスクとして前記オキサ
イド層をその厚さ方向にエッチして該オキサイド層を薄
くし又は除去する工程と、 （ｇ）前記不純物透過部及び前記第１のマスク材層をお
おうように選択酸化用の第２のマスク材層を形成する工
程と、 （ｈ）前記第１のウェル領域内のアクティブ領城配置部
に対応する第２のマスク層及び前記第２のウェル領域内
のアクティブ領域配置部に対応する第３のマスク層を前
記第２のマスク材層上に形成する工程と、 （ｉ）前記第１及び第２のマスク材層の積層部と前記第
２及び第３のマスク層とをマスクとし且つ前記第２のマ
スク材層を介して前記第１のウェル領域の表面に前記第
１の導電型を決定する不純物を選択的にイオン注入する
工程と、 （ｊ）前記第２及び第３のマスク層をマスクとして前記
第１及び第２のマスク材層を選択的にエッチ除去して該
第２及び第３のマスク層に対応する部分を残存させる工
程と、 （ｋ）前記第１及び第２のマスク材層の残存部分をマス
クとして前記半導体基板の表面を選択的に酸化してフィ
ールド絶縁膜を形成すると共に、前記第１のウェル領域
内で該フィールド絶縁膜の直下には前記イオン注入され
た第１導電型決定不純物を含む寄生チャンネル阻止領域
を形成する工程と を含む集積回路装置の製法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270325A JPH0648716B2 (ja) | 1985-11-30 | 1985-11-30 | 集積回路装置の製法 |
| US06/938,010 US4710265A (en) | 1985-11-30 | 1986-12-04 | Method of producing semiconductor integrated circuit having parasitic channel stopper region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60270325A JPH0648716B2 (ja) | 1985-11-30 | 1985-11-30 | 集積回路装置の製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62130558A true JPS62130558A (ja) | 1987-06-12 |
| JPH0648716B2 JPH0648716B2 (ja) | 1994-06-22 |
Family
ID=17484691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60270325A Expired - Lifetime JPH0648716B2 (ja) | 1985-11-30 | 1985-11-30 | 集積回路装置の製法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4710265A (ja) |
| JP (1) | JPH0648716B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272757A (ja) * | 1989-04-14 | 1990-11-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2615667B2 (ja) * | 1987-09-28 | 1997-06-04 | 日産自動車株式会社 | Ｍｏｓ電界効果トランジスタの製造方法 |
| US5310690A (en) * | 1988-10-31 | 1994-05-10 | Texas Instruments Incorporated | Method for forming integrated circuits having buried doped regions |
| US5597765A (en) * | 1995-01-10 | 1997-01-28 | Siliconix Incorporated | Method for making termination structure for power MOSFET |
| KR100232197B1 (ko) * | 1996-12-26 | 1999-12-01 | 김영환 | 반도체 소자의 제조 방법 |
| US6165849A (en) * | 1998-12-04 | 2000-12-26 | Advanced Micro Devices, Inc. | Method of manufacturing mosfet with differential gate oxide thickness on the same IC chip |
| EP1009022A1 (en) * | 1998-12-09 | 2000-06-14 | STMicroelectronics S.r.l. | Manufacturing process of a high integration density power MOS device |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| US9882044B2 (en) | 2014-08-19 | 2018-01-30 | Vishay-Siliconix | Edge termination for super-junction MOSFETs |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL186662C (nl) * | 1980-04-29 | 1992-03-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4435896A (en) * | 1981-12-07 | 1984-03-13 | Bell Telephone Laboratories, Incorporated | Method for fabricating complementary field effect transistor devices |
| US4567640A (en) * | 1984-05-22 | 1986-02-04 | Data General Corporation | Method of fabricating high density CMOS devices |
| US4577391A (en) * | 1984-07-27 | 1986-03-25 | Monolithic Memories, Inc. | Method of manufacturing CMOS devices |
| US4558508A (en) * | 1984-10-15 | 1985-12-17 | International Business Machines Corporation | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
-
1985
- 1985-11-30 JP JP60270325A patent/JPH0648716B2/ja not_active Expired - Lifetime
-
1986
- 1986-12-04 US US06/938,010 patent/US4710265A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02272757A (ja) * | 1989-04-14 | 1990-11-07 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0648716B2 (ja) | 1994-06-22 |
| US4710265A (en) | 1987-12-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |