JPH0319212A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0319212A JPH0319212A JP15431689A JP15431689A JPH0319212A JP H0319212 A JPH0319212 A JP H0319212A JP 15431689 A JP15431689 A JP 15431689A JP 15431689 A JP15431689 A JP 15431689A JP H0319212 A JPH0319212 A JP H0319212A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にＭＯＳ形
電界効果トランジスタの製造方法に関する。
電界効果トランジスタの製造方法に関する。
従来、ＭＯＳ形電界効果トランジスタ（以下、ＭＯＳＦ
ＥＴと略記する）の製造方法では、多結晶シリコン（以
下、ポリシリコンと記す）、あるいはポリシリコンと高
融点金属シリサイドの積層構造（以下、ポリサイドと記
す）からなるゲート電極によるセルファライン法でソー
ス・ドレインを形成するため、ゲートの厚さを約０．４
μｍ以上として、ソース・ドレイン領域形成用の不純物
がゲート直下に入らないようにしていた。
ＥＴと略記する）の製造方法では、多結晶シリコン（以
下、ポリシリコンと記す）、あるいはポリシリコンと高
融点金属シリサイドの積層構造（以下、ポリサイドと記
す）からなるゲート電極によるセルファライン法でソー
ス・ドレインを形成するため、ゲートの厚さを約０．４
μｍ以上として、ソース・ドレイン領域形成用の不純物
がゲート直下に入らないようにしていた。
ゲート電極材料としてポリシリコンを用いる場合につい
て第３図を用いて説明する。第３図（ａ）のようにＰ型
基板１の上にゲート酸化膜２を形成する。次に第３図（
ｂ）のようにＬＰＣＶＤ法によってポリシリコンを約０
．４μｍ或長させ、不純物拡散、たとえばリン拡散して
Ｎ＋ポリシリコン３とする。次に、ゲート電極形成領域
のＮ＋ポリシリコンを残すように、フォトレジスト（図
示せず）を形成した後、第３図（Ｃ）のようにドライエ
ッチングを行なう。次にフォトレジストを除去し、ゲー
ト電極ポリシリコン３をマスクにして、第３図（ｄ）に
示すように、ヒ素（Ａｓ）をイオン注入し、第３図（ｅ
）のセルファライン法を用いたｎ−ｃｈＭＯｓＦ’ＥＴ
が完或される。
て第３図を用いて説明する。第３図（ａ）のようにＰ型
基板１の上にゲート酸化膜２を形成する。次に第３図（
ｂ）のようにＬＰＣＶＤ法によってポリシリコンを約０
．４μｍ或長させ、不純物拡散、たとえばリン拡散して
Ｎ＋ポリシリコン３とする。次に、ゲート電極形成領域
のＮ＋ポリシリコンを残すように、フォトレジスト（図
示せず）を形成した後、第３図（Ｃ）のようにドライエ
ッチングを行なう。次にフォトレジストを除去し、ゲー
ト電極ポリシリコン３をマスクにして、第３図（ｄ）に
示すように、ヒ素（Ａｓ）をイオン注入し、第３図（ｅ
）のセルファライン法を用いたｎ−ｃｈＭＯｓＦ’ＥＴ
が完或される。
ｐ−ｃｈＭＯｓＦＥＴの場合には、Ｐ型基板ｌをｎ型ウ
ェルまたはｎ型基板に置き変え、Ａｓイオン注入の代わ
りにホウ素（Ｂ）を注入することにより、同様の製逗方
法で完或される。
ェルまたはｎ型基板に置き変え、Ａｓイオン注入の代わ
りにホウ素（Ｂ）を注入することにより、同様の製逗方
法で完或される。
さらに、ゲート抵抗を小さくするため、ゲート電極材料
としてポリシリコンと高融点金属シリサイドの積層構造
によるポリサイドを用いる場合を第４図に示す。ここで
は、第３図で示した膜厚０．４μｍ ｆ） Ｎ＋ポリシ
リコン３の代わりに、膜厚０．２μｍのＮ＋ポリシリコ
ン３の上に膜厚０．２μｍのチタンシリサイド４をスパ
ッタした２層構造を有している。ここで得られる構造を
第４図′．ｆ）に示す。
としてポリシリコンと高融点金属シリサイドの積層構造
によるポリサイドを用いる場合を第４図に示す。ここで
は、第３図で示した膜厚０．４μｍ ｆ） Ｎ＋ポリシ
リコン３の代わりに、膜厚０．２μｍのＮ＋ポリシリコ
ン３の上に膜厚０．２μｍのチタンシリサイド４をスパ
ッタした２層構造を有している。ここで得られる構造を
第４図′．ｆ）に示す。
上述した従来のゲート電極構造は、ゲート電極によるセ
ルファライン法を用いるため、十分なマスクとしての機
能を確保するために約０．４μｍ以上の膜厚を必要とす
る。しかし、０．４μｍの膜厚を実現するとゲート電極
段差が大きく上層の配線のカバレッジが悪くなる問題が
ある。これに対処する方法として平坦化技術たとえば、
層間絶級膜として、塗布絶縁膜等を用いて平坦化する技
術等が用いられるが工程が長くなる欠点がある。
ルファライン法を用いるため、十分なマスクとしての機
能を確保するために約０．４μｍ以上の膜厚を必要とす
る。しかし、０．４μｍの膜厚を実現するとゲート電極
段差が大きく上層の配線のカバレッジが悪くなる問題が
ある。これに対処する方法として平坦化技術たとえば、
層間絶級膜として、塗布絶縁膜等を用いて平坦化する技
術等が用いられるが工程が長くなる欠点がある。
また、一般的にＭＯＳ構造トランジスタに電子線，α線
等の電離性放射線が照射されると、ゲート酸化膜中で電
子一正孔対が発生し、その結果シリコン基板とゲート酸
化膜間のＳｉ−ＳｉＯｚ界面近くに固定正電荷が発生し
、Ｓｉ−Ｓｉ０２界面に界面準位が発生するが、 ■ Ｓｉ−ＳｉＯ２界面に加わる応力（ポリシリコンゲ
ート電極の場合は引張応力、ポリサイドゲート電極の場
合は圧縮応力） ■ ゲート酸化膜への不純物（リン）の導入量において
、■が引張応力、■が不十分な場合には、固定正電荷，
界面準位の発生が多くなり、これらがしきい値等の特性
を変動させていた。つまり、第３図の構造では■と■の
両方に起因して、また第４図の構造では■によって放射
線照射後の特性変動が大きくなっていた。
等の電離性放射線が照射されると、ゲート酸化膜中で電
子一正孔対が発生し、その結果シリコン基板とゲート酸
化膜間のＳｉ−ＳｉＯｚ界面近くに固定正電荷が発生し
、Ｓｉ−Ｓｉ０２界面に界面準位が発生するが、 ■ Ｓｉ−ＳｉＯ２界面に加わる応力（ポリシリコンゲ
ート電極の場合は引張応力、ポリサイドゲート電極の場
合は圧縮応力） ■ ゲート酸化膜への不純物（リン）の導入量において
、■が引張応力、■が不十分な場合には、固定正電荷，
界面準位の発生が多くなり、これらがしきい値等の特性
を変動させていた。つまり、第３図の構造では■と■の
両方に起因して、また第４図の構造では■によって放射
線照射後の特性変動が大きくなっていた。
本発明の目的は、ゲート電極部における段差を軽減する
と共に耐放射線性を向上させた半導体集積回路の製造方
法を提供するものである。
と共に耐放射線性を向上させた半導体集積回路の製造方
法を提供するものである。
本発明の半導体装置の製造方法は、一導電型の半導体基
板またはウェル表面にゲート絶縁膜を形戒する工程と、
該ゲート絶縁膜上に多結晶シリコン層を形成する工程と
、該多結晶シリコン層を介して前記ゲート絶縁膜に不純
物を導入する工程と、該多結晶シリコン層上に高融点金
属シリサイド層およびマスク層を順次積層する工程と、
前記多結晶シリコン層，高融点金属シリサイド層および
マスク層を所望の形状にパターニングする工程と、該３
層をマスクとし、前記半導体基板またはウェルの所定の
領域に逆導電型の不純物をイオン注入する工程と、前記
マスク層を除去する工程とを有している。このような製
造方法により、多結晶シリコン層および金属シリサイド
層からなるゲート電極層を薄く形成できると共にゲート
絶縁膜への不純物の導入が容易かつ、確実に行なわれる
。
板またはウェル表面にゲート絶縁膜を形戒する工程と、
該ゲート絶縁膜上に多結晶シリコン層を形成する工程と
、該多結晶シリコン層を介して前記ゲート絶縁膜に不純
物を導入する工程と、該多結晶シリコン層上に高融点金
属シリサイド層およびマスク層を順次積層する工程と、
前記多結晶シリコン層，高融点金属シリサイド層および
マスク層を所望の形状にパターニングする工程と、該３
層をマスクとし、前記半導体基板またはウェルの所定の
領域に逆導電型の不純物をイオン注入する工程と、前記
マスク層を除去する工程とを有している。このような製
造方法により、多結晶シリコン層および金属シリサイド
層からなるゲート電極層を薄く形成できると共にゲート
絶縁膜への不純物の導入が容易かつ、確実に行なわれる
。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の製造方法である。
第１図（ａ）のようにＰ型基板上にゲート酸化膜２を形
成する。次に第１図（ｂ）に示すようにＬＰＣＶＤ法等
によってポリシリコンを約０．１５μｍ成長させ、例え
ば９２０℃，３０分程度のリン拡散を行ないＮ＋ポリシ
リコン３を形成する。このリン拡散はポリシリコンの厚
さが約０．４μｍの場合と同条件にする。これはＮ４ボ
リシリコン３からゲート酸化膜２中にリンを導入するた
めである。
成する。次に第１図（ｂ）に示すようにＬＰＣＶＤ法等
によってポリシリコンを約０．１５μｍ成長させ、例え
ば９２０℃，３０分程度のリン拡散を行ないＮ＋ポリシ
リコン３を形成する。このリン拡散はポリシリコンの厚
さが約０．４μｍの場合と同条件にする。これはＮ４ボ
リシリコン３からゲート酸化膜２中にリンを導入するた
めである。
これにより酸化膜２に入ったリンが電子トラップとして
働くと共に放射線によって生じる電子一正孔対な消失さ
せる効果があるので、放射線照射により発生する固定電
荷，界面準位を減らすことができ、耐放射線性を強化で
きる。
働くと共に放射線によって生じる電子一正孔対な消失さ
せる効果があるので、放射線照射により発生する固定電
荷，界面準位を減らすことができ、耐放射線性を強化で
きる。
次に、第ｌ図（ｃ）に示すように高融点金属シリサイド
としてチタンシリサイド４を約０．１μｍの厚さでスパ
ッタし、さらにＬＰＣＶＤ法等で第ｌ図（ｄ）のように
ポリシリコン５を約０．１５μｍ堆積する。次にドライ
エッチングにより第１図（ｅ）のようにゲート部分だけ
Ｎ＋ポリシリコン３，チタンシリサイド４およびポリシ
リコン５を残す。
としてチタンシリサイド４を約０．１μｍの厚さでスパ
ッタし、さらにＬＰＣＶＤ法等で第ｌ図（ｄ）のように
ポリシリコン５を約０．１５μｍ堆積する。次にドライ
エッチングにより第１図（ｅ）のようにゲート部分だけ
Ｎ＋ポリシリコン３，チタンシリサイド４およびポリシ
リコン５を残す。
このゲート部をマスクにして第１図（ｆ）のようにＡｓ
をイオン注入し、ｎ＋拡散層６を形成する。
をイオン注入し、ｎ＋拡散層６を形成する。
その後、ポリシリコン５をエッチング除去する．このよ
うにして製造されるゲート電極構造は、第１図（ｇ）に
示されるとおり０．１５μｍ厚のＮ＋ポリシリコン３と
０．１μｍ厚のチタンシリサイド４の積層構造である。
うにして製造されるゲート電極構造は、第１図（ｇ）に
示されるとおり０．１５μｍ厚のＮ＋ポリシリコン３と
０．１μｍ厚のチタンシリサイド４の積層構造である。
この構造ではＮ＋ポリシリコン３の厚さが薄いので、そ
の上のチタンシリサイド４によりＳｔ−Ｓｉｎｓ界面に
圧縮応力が働き、これによっても耐放射線性が強化され
る。また、従来のゲート電極の厚さに比べて薄くなって
いるので、ゲート部に形威される段差は小さくなる。さ
らに従来のポリサイドよりポリシリコン３，チタンシリ
サイド４共に薄く形威されているが、ゲート抵抗には大
きく影響しない．ここでチタンシリサイド４は他の高融
点金属シリサイドのタングステンシリサイド，モリブデ
ンシリサイドでもかまわない。ポリシリコン５は、適当
なマスク材でも良い。
の上のチタンシリサイド４によりＳｔ−Ｓｉｎｓ界面に
圧縮応力が働き、これによっても耐放射線性が強化され
る。また、従来のゲート電極の厚さに比べて薄くなって
いるので、ゲート部に形威される段差は小さくなる。さ
らに従来のポリサイドよりポリシリコン３，チタンシリ
サイド４共に薄く形威されているが、ゲート抵抗には大
きく影響しない．ここでチタンシリサイド４は他の高融
点金属シリサイドのタングステンシリサイド，モリブデ
ンシリサイドでもかまわない。ポリシリコン５は、適当
なマスク材でも良い。
また、ここではｎ−ｃｈＭＯｓＦＥＴを想定しているが
、ｐ−ｃｈＭＯｓＦＥＴを製造するには、Ｐ型基板に代
わり、ｎ型ウェルまたはｎ型基板を用い、Ａｓ注入の代
わりにＢを注入すれば良い。
、ｐ−ｃｈＭＯｓＦＥＴを製造するには、Ｐ型基板に代
わり、ｎ型ウェルまたはｎ型基板を用い、Ａｓ注入の代
わりにＢを注入すれば良い。
第２図は本発明の実施例２０図面である。第１図は、通
常のＭＯＳＦＥＴであったが、第２図はリンとヒ素によ
る二重導入ソース・ドレイン構造を持つＬｉｇｈｔｌｙ
−Ｄｏｐｅｄ−Ｄｒａｉｎ （ＬＤＤ）型のＭＯＳＦＥ
Ｔである。
常のＭＯＳＦＥＴであったが、第２図はリンとヒ素によ
る二重導入ソース・ドレイン構造を持つＬｉｇｈｔｌｙ
−Ｄｏｐｅｄ−Ｄｒａｉｎ （ＬＤＤ）型のＭＯＳＦＥ
Ｔである。
第２図（ａ）〜Ｃｆ）までは第１の実施・例の製造方法
と変わらない。ただし最上層にはＣＶＤ法によるシリコ
ン酸化膜（以下、Ｃ ＶＤ Ｓ ｉ Ｏｘと略記する
）７を使用している。また、リン（Ｐ）に注入によりｎ
一拡散層８が形威されている。この後、ＬＤＤ構造にす
るため、ＣＶＤ Ｓ ｉ Ｏ２９を第２図（ｇ）に示
すように全面に成長させ、Ｃ■Ｄ ＳｉＯｚ７が露出
するまでエッチング（エッチバック）して、ｎ＋拡散層
を形戒する部分を露出させ、第２図（ｈ）に示すように
Ａｓを注入する．その後、エッチングによってＣＶＤ
Ｓ ｉ Ｏｔ ７を除去するようにエッチングを行う
。このとき、ゲート部側面部のＣＶＤ Ｓ ｉ Ｏｘ
９の一部も除去される。このようにして、第２図（ｉ
）に示すようにＬＤＤ型ＭＯ Ｓ Ｆ Ｅ Ｔが完威さ
れる。ＬＤＤ型ｐ−ｃｈＭＯｓＦＥＴを作るには、Ｐ型
基板に代わり、ｎ型ウェルまたはｎ型基板を用い ｐ，
Ａｓ注入の代わりにＢＦ．，Ｂ注入する。
と変わらない。ただし最上層にはＣＶＤ法によるシリコ
ン酸化膜（以下、Ｃ ＶＤ Ｓ ｉ Ｏｘと略記する
）７を使用している。また、リン（Ｐ）に注入によりｎ
一拡散層８が形威されている。この後、ＬＤＤ構造にす
るため、ＣＶＤ Ｓ ｉ Ｏ２９を第２図（ｇ）に示
すように全面に成長させ、Ｃ■Ｄ ＳｉＯｚ７が露出
するまでエッチング（エッチバック）して、ｎ＋拡散層
を形戒する部分を露出させ、第２図（ｈ）に示すように
Ａｓを注入する．その後、エッチングによってＣＶＤ
Ｓ ｉ Ｏｔ ７を除去するようにエッチングを行う
。このとき、ゲート部側面部のＣＶＤ Ｓ ｉ Ｏｘ
９の一部も除去される。このようにして、第２図（ｉ
）に示すようにＬＤＤ型ＭＯ Ｓ Ｆ Ｅ Ｔが完威さ
れる。ＬＤＤ型ｐ−ｃｈＭＯｓＦＥＴを作るには、Ｐ型
基板に代わり、ｎ型ウェルまたはｎ型基板を用い ｐ，
Ａｓ注入の代わりにＢＦ．，Ｂ注入する。
また、チタンシリサイド４は他の高融点金属シリサイド
でもかまわない。さらにＣＶＤ Ｓ ｉ Ｏ２７も適
当なマスク材で良い。
でもかまわない。さらにＣＶＤ Ｓ ｉ Ｏ２７も適
当なマスク材で良い。
以上説明したように本発明は、ポリサイドの上にマスク
材を積層した状態でンース・ドレインのイオン注入を行
ない、その後このマスク材を除くことにより、ゲート電
極段差を少なくすることができると共に、ゲート電極部
のＮ＋ポリシリコンの厚さを薄くしているので、界面に
加わる応力により耐放射線性をも強化できる。
材を積層した状態でンース・ドレインのイオン注入を行
ない、その後このマスク材を除くことにより、ゲート電
極段差を少なくすることができると共に、ゲート電極部
のＮ＋ポリシリコンの厚さを薄くしているので、界面に
加わる応力により耐放射線性をも強化できる。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を示すＭ
ＯＳＦＥＴの工程断面図、第２図（ａ）〜（ｉ）は本発
明の第２の実施例であるＬＤＤ型ＭＯＳＦＥＴの工程断
面図、第３図（ａ）〜（ｅ）は、従来のポリシリコンゲ
ート型のＭＯＳＦＥＴの工程断面図、第４図（ａ）〜（
ｆ）は従来のポリサイドゲート型のＭＯＳＦＥＴの工程
断面図である。 １・・・・・・Ｐ型基板、２・・・・・・ゲート酸化膜
、３・・・・・・Ｎ＋ポリシリコン、４・・・・・・チ
タンシリサイド、５・・・・・・ポリシリコン、６・・
・・・・ｎ＋拡散層、７，９・”−ＣＶＤ Ｓ ｉ
Ｏｘ、 ８・・・・・・ｎ一拡散層．
ＯＳＦＥＴの工程断面図、第２図（ａ）〜（ｉ）は本発
明の第２の実施例であるＬＤＤ型ＭＯＳＦＥＴの工程断
面図、第３図（ａ）〜（ｅ）は、従来のポリシリコンゲ
ート型のＭＯＳＦＥＴの工程断面図、第４図（ａ）〜（
ｆ）は従来のポリサイドゲート型のＭＯＳＦＥＴの工程
断面図である。 １・・・・・・Ｐ型基板、２・・・・・・ゲート酸化膜
、３・・・・・・Ｎ＋ポリシリコン、４・・・・・・チ
タンシリサイド、５・・・・・・ポリシリコン、６・・
・・・・ｎ＋拡散層、７，９・”−ＣＶＤ Ｓ ｉ
Ｏｘ、 ８・・・・・・ｎ一拡散層．
Claims (1)
- 一導電型の半導体基板またはウェル表面にゲート絶縁膜
を形成する工程と、該ゲート絶縁膜上に多結晶シリコン
層を形成する工程と、該多結晶シリコン層を介して前記
ゲート絶縁膜に不純物を導入する工程と、該多結晶シリ
コン層上に高融点金属シリサイド層およびマスク層を順
次積層する工程と、前記多結晶シリコン層、高融点金属
シリサイド層およびマスク層を所望の形状にパターニン
グする工程と、該３層をマスクとし、前記半導体基板ま
たはウェルの所定の領域に逆導電型の不純物をイオン注
入する工程と、前記マスク層を除去する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154316A JP2569809B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154316A JP2569809B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319212A true JPH0319212A (ja) | 1991-01-28 |
| JP2569809B2 JP2569809B2 (ja) | 1997-01-08 |
Family
ID=15581459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154316A Expired - Lifetime JP2569809B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569809B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007122667A1 (ja) * | 2006-03-29 | 2007-11-01 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2020066625A1 (ja) * | 2018-09-28 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177559A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6439064A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Semiconductor device |
-
1989
- 1989-06-15 JP JP1154316A patent/JP2569809B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177559A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPS6439064A (en) * | 1987-08-04 | 1989-02-09 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007122667A1 (ja) * | 2006-03-29 | 2007-11-01 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2020066625A1 (ja) * | 2018-09-28 | 2020-04-02 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569809B2 (ja) | 1997-01-08 |
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