JP2569809B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特にMOS形
電界効果トランジスタの製造方法に関する。
電界効果トランジスタの製造方法に関する。
〔従来の技術〕 従来、MOS形電界効果トランジスタ（以下、MOSFETと
略記する）の製造方法では、多結晶シリコン（以下、ポ
リシリコンと記す）、あるいはポリシリコンと高融点金
属シリサイドの積層構造（以下、ポリサイドと記す）か
らなるゲート電極によるセルフアライン法でソース・ド
レインを形成するため、ゲートの厚さを約0.4μｍ以上
として、ソース・ドレイン領域形成用の不純物がゲート
直下に入らないようにしていた。
略記する）の製造方法では、多結晶シリコン（以下、ポ
リシリコンと記す）、あるいはポリシリコンと高融点金
属シリサイドの積層構造（以下、ポリサイドと記す）か
らなるゲート電極によるセルフアライン法でソース・ド
レインを形成するため、ゲートの厚さを約0.4μｍ以上
として、ソース・ドレイン領域形成用の不純物がゲート
直下に入らないようにしていた。
ゲート電極材料としてポリシリコンを用いる場合につ
いて第３図を用いて説明する。第３図（ａ）のようにＰ
型基板１の上にゲート酸化膜２を形成する。次に第３図
（ｂ）のようにLPCVD法によってポリシリコンを約0.4μ
ｍ成長させ、不純物拡散、たとえばリン拡散してN+ポリ
シリコン３とする。次に、ゲート電極形成領域のN+ポリ
シリコンを残すように、フォトレジスト（図示せず）を
形成した後、第３図（ｃ）のようにドライエッチングを
行なう。次にフォトレジストを除去し、ゲート電極ポリ
シリコン３をマスクにして、第３図（ｄ）に示すよう
に、ヒ素（As）をイオン注入し、第３図（ｅ）のセルフ
アライン法を用いたｎ−chMOSFETが完成される。
いて第３図を用いて説明する。第３図（ａ）のようにＰ
型基板１の上にゲート酸化膜２を形成する。次に第３図
（ｂ）のようにLPCVD法によってポリシリコンを約0.4μ
ｍ成長させ、不純物拡散、たとえばリン拡散してN+ポリ
シリコン３とする。次に、ゲート電極形成領域のN+ポリ
シリコンを残すように、フォトレジスト（図示せず）を
形成した後、第３図（ｃ）のようにドライエッチングを
行なう。次にフォトレジストを除去し、ゲート電極ポリ
シリコン３をマスクにして、第３図（ｄ）に示すよう
に、ヒ素（As）をイオン注入し、第３図（ｅ）のセルフ
アライン法を用いたｎ−chMOSFETが完成される。
ｐ−chMOSFETの場合には、Ｐ型基板１をｎ型ウェルま
たはｎ型基板に置き変え、Asイオン注入の代わりにホウ
素（Ｂ）を注入することにより、同様の製造方法で完成
される。
たはｎ型基板に置き変え、Asイオン注入の代わりにホウ
素（Ｂ）を注入することにより、同様の製造方法で完成
される。
さらに、ゲート抵抗を小さくするため、ゲート電極材
料としてポリシリコンと高融点金属シリサイドの積層構
造によるポリサイドを用いる場合を第４図に示す。ここ
では、第３図で示した膜厚0.4μｍのN+ポリシリコン３
の代わりに、膜厚0.2μｍのN+ポリシリコン３の上に膜
厚0.2μｍのチタンシリサイド４をスパッタした２層構
造を有している。ここで得られる構造を第４図（ｆ）に
示す。
料としてポリシリコンと高融点金属シリサイドの積層構
造によるポリサイドを用いる場合を第４図に示す。ここ
では、第３図で示した膜厚0.4μｍのN+ポリシリコン３
の代わりに、膜厚0.2μｍのN+ポリシリコン３の上に膜
厚0.2μｍのチタンシリサイド４をスパッタした２層構
造を有している。ここで得られる構造を第４図（ｆ）に
示す。
上述した従来のゲート電極構造は、ゲート電極による
セルフアライン法を用いるため、十分なマスクとしての
機能を確保するために約0.4μｍ以上の膜厚を必要とす
る。しかし、0.4μｍの膜厚を実現するとゲート電極段
差が大きく上層の配線のカバレッジが悪くなる問題があ
る。これに対処する方法として平坦化技術たとえば、層
間絶縁膜として、塗布絶縁膜等を用いて平坦化する技術
等が用いられるが工程が長くなる欠点がある。
セルフアライン法を用いるため、十分なマスクとしての
機能を確保するために約0.4μｍ以上の膜厚を必要とす
る。しかし、0.4μｍの膜厚を実現するとゲート電極段
差が大きく上層の配線のカバレッジが悪くなる問題があ
る。これに対処する方法として平坦化技術たとえば、層
間絶縁膜として、塗布絶縁膜等を用いて平坦化する技術
等が用いられるが工程が長くなる欠点がある。
また、一般的にMOS構造トランジスタに電子線，α線
等の電離性放射線が照射されると、ゲート酸化膜中で電
子−正孔対が発生し、その結果シリコン基板とゲート酸
化膜間のSi−SiO2界面近くに固定正電荷が発生し、Si−
SiO2界面に界面準位が発生するが、 Si−SiO2界面に加わる応力（ポリシリコンゲート電
極の場合は引張応力、ポリサイドゲート電極の場合は圧
縮応力） ゲート酸化膜への不純物（リン）の導入量におい
て、が引張応力、が不十分な場合には、固定正電
荷，界面準位の発生が多くなり、これらがしきい値等の
特性を変動させていた。つまり、第３図の構造ではと
の両方に起因して、また第４図の構造ではによって
放射線照射後の特性変動が大きくなっていた。
等の電離性放射線が照射されると、ゲート酸化膜中で電
子−正孔対が発生し、その結果シリコン基板とゲート酸
化膜間のSi−SiO2界面近くに固定正電荷が発生し、Si−
SiO2界面に界面準位が発生するが、 Si−SiO2界面に加わる応力（ポリシリコンゲート電
極の場合は引張応力、ポリサイドゲート電極の場合は圧
縮応力） ゲート酸化膜への不純物（リン）の導入量におい
て、が引張応力、が不十分な場合には、固定正電
荷，界面準位の発生が多くなり、これらがしきい値等の
特性を変動させていた。つまり、第３図の構造ではと
の両方に起因して、また第４図の構造ではによって
放射線照射後の特性変動が大きくなっていた。
本発明の目的は、ゲート電極部における段差を軽減す
ると共に耐放射線性を向上させた半導体集積回路の製造
方法を提供するものである。
ると共に耐放射線性を向上させた半導体集積回路の製造
方法を提供するものである。
本発明の半導体装置の製造方法は、半導体基板または
ウェル表面にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上に多結晶シリコン層を形成する工程と、該多結
晶シリコン上に高融点金属シリサイド層およびマスク層
を順次積層する工程と、前記多結晶シリコン層、高融点
金属層およびマスク層をゲート電極の形状にパターンニ
ングする工程と、該ゲート電極をマスクとして前記半導
体基板またはウェルに不純物をイオン注入する工程と、
前記マスク層を除去するものである。このような製造方
法により、多結晶シリコン層および金属シリサイド層か
らなるゲート電極層を薄く形成できると共にゲート絶縁
膜への不純物の導入が容易かつ、確実に行なわれる。
ウェル表面にゲート絶縁膜を形成する工程と、該ゲート
絶縁膜上に多結晶シリコン層を形成する工程と、該多結
晶シリコン上に高融点金属シリサイド層およびマスク層
を順次積層する工程と、前記多結晶シリコン層、高融点
金属層およびマスク層をゲート電極の形状にパターンニ
ングする工程と、該ゲート電極をマスクとして前記半導
体基板またはウェルに不純物をイオン注入する工程と、
前記マスク層を除去するものである。このような製造方
法により、多結晶シリコン層および金属シリサイド層か
らなるゲート電極層を薄く形成できると共にゲート絶縁
膜への不純物の導入が容易かつ、確実に行なわれる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の製造方法である。第１図
（ａ）のようにＰ型基板上にゲート酸化膜２を形成す
る。次に第１図（ｂ）に示すようにLPCVD法等によって
ポリシリコンを約0.15μｍ成長させ、例えば920℃,30分
程度のリン拡散を行ないN+ポリシリコン３を形成する。
このリン拡散はポリシリコンの厚さが約0.4μｍの場合
と同条件にする。これはN+ポリシリコン３からゲート酸
化膜２中にリンを導入するためである。これにより酸化
膜２に入ったリンが電子トラップとして働くと共に放射
線によって生じる電子−正孔対を消失させる効果がある
ので、放射線照射により発生する固定電荷，界面準位を
減らすことができ、耐放射線性を強化できる。
（ａ）のようにＰ型基板上にゲート酸化膜２を形成す
る。次に第１図（ｂ）に示すようにLPCVD法等によって
ポリシリコンを約0.15μｍ成長させ、例えば920℃,30分
程度のリン拡散を行ないN+ポリシリコン３を形成する。
このリン拡散はポリシリコンの厚さが約0.4μｍの場合
と同条件にする。これはN+ポリシリコン３からゲート酸
化膜２中にリンを導入するためである。これにより酸化
膜２に入ったリンが電子トラップとして働くと共に放射
線によって生じる電子−正孔対を消失させる効果がある
ので、放射線照射により発生する固定電荷，界面準位を
減らすことができ、耐放射線性を強化できる。
次に、第１図（ｃ）に示すように高融点金属シリサイ
ドとしてチタンシリサイド４を約0.1μｍの厚さでスパ
ッタし、さらにLPCVD法等で第１図（ｄ）のようにポリ
シリコン５を約0.15μｍ堆積する。次にドライエッチン
グにより第１図（ｅ）のようにゲート部分だけN+ポリシ
リコン3,チタンシリサイド４およびポリシリコン５を残
す。このゲート部をマスクにして第１図（ｆ）のように
Asをイオン注入し、n+拡散層６を形成する。その後、ポ
リシリコン５をエッチング除去する。
ドとしてチタンシリサイド４を約0.1μｍの厚さでスパ
ッタし、さらにLPCVD法等で第１図（ｄ）のようにポリ
シリコン５を約0.15μｍ堆積する。次にドライエッチン
グにより第１図（ｅ）のようにゲート部分だけN+ポリシ
リコン3,チタンシリサイド４およびポリシリコン５を残
す。このゲート部をマスクにして第１図（ｆ）のように
Asをイオン注入し、n+拡散層６を形成する。その後、ポ
リシリコン５をエッチング除去する。
このようにして製造されるゲート電極構造は、第１図
（ｇ）に示されるとおり0.15μｍ厚のN+ポリシリコン３
と0.1μｍ厚のチタンシリサイド４の積層構造である。
この構造ではN+ポリシリコン３の厚さが薄いので、その
上のチタンシリサイド４によりSi−SiO2界面に圧縮応力
が働き、これによっても耐放射線性が強化される。ま
た、従来のゲート電極の厚さに比べて薄くなっているの
で、ゲート部に形成される段差は小さくなる。さらに従
来のポリサイドよりポリシリコン3,チタンシリサイド４
共に薄く形成されているが、ゲート抵抗には大きく影響
しない。
（ｇ）に示されるとおり0.15μｍ厚のN+ポリシリコン３
と0.1μｍ厚のチタンシリサイド４の積層構造である。
この構造ではN+ポリシリコン３の厚さが薄いので、その
上のチタンシリサイド４によりSi−SiO2界面に圧縮応力
が働き、これによっても耐放射線性が強化される。ま
た、従来のゲート電極の厚さに比べて薄くなっているの
で、ゲート部に形成される段差は小さくなる。さらに従
来のポリサイドよりポリシリコン3,チタンシリサイド４
共に薄く形成されているが、ゲート抵抗には大きく影響
しない。
ここでチタンシリサイド４は他の高融点金属シリサイ
ドのタングステンシリサイド，モリブデンシリサイドで
もかまわない。ポリシリコン５は、適当なマスク材でも
良い。
ドのタングステンシリサイド，モリブデンシリサイドで
もかまわない。ポリシリコン５は、適当なマスク材でも
良い。
また、ここではｎ−chMOSFETを想定しているが、ｐ−
chMOSFETを製造するには、Ｐ型基板に代わり、ｎ型ウェ
ルまたはｎ型基板を用い、As注入の代わりにＢを注入す
れば良い。
chMOSFETを製造するには、Ｐ型基板に代わり、ｎ型ウェ
ルまたはｎ型基板を用い、As注入の代わりにＢを注入す
れば良い。
第２図は本発明の実施例２の図面である。第１図は、
通常のMOSFETであったが、第２図はリンとヒ素による二
重導入ソース・ドレイン構造を持つLightly−Doped−Dr
ain（LDD）型のMOSFETである。
通常のMOSFETであったが、第２図はリンとヒ素による二
重導入ソース・ドレイン構造を持つLightly−Doped−Dr
ain（LDD）型のMOSFETである。
第２図（ａ）〜（ｆ）までは第１の実施例の製造方法
と変わらない。ただし最上層にはCVD法によるシリコン
酸化膜（以下、CVD−SiO2と略記する）７を使用してい
る。また、リン（Ｐ）に注入によりn-拡散層８が形成さ
れている。この後、LDD構造にするため、CVD−SiO29を
第２図（ｇ）に示すように全面に成長させ、CVD−SiO27
が露出するまでエッチング（エッチバック）して、n+拡
散層を形成する部分を露出させ、第２図（ｈ）に示すよ
うにAsを注入する。その後、エッチングによってCVD−S
iO27を除去するようにエッチングを行う。このとき、ゲ
ート部側面部のCVD−SiO29の一部も除去される。このよ
うにして、第２図（ｉ）に示すようにLDD型MOSFETが完
成される。LDD型ｐ−chMOSFETを作るには、Ｐ型基板に
代わり、ｎ型ウェルまたはｎ型基板を用い、P,As注入の
代わりにBF2,B注入する。
と変わらない。ただし最上層にはCVD法によるシリコン
酸化膜（以下、CVD−SiO2と略記する）７を使用してい
る。また、リン（Ｐ）に注入によりn-拡散層８が形成さ
れている。この後、LDD構造にするため、CVD−SiO29を
第２図（ｇ）に示すように全面に成長させ、CVD−SiO27
が露出するまでエッチング（エッチバック）して、n+拡
散層を形成する部分を露出させ、第２図（ｈ）に示すよ
うにAsを注入する。その後、エッチングによってCVD−S
iO27を除去するようにエッチングを行う。このとき、ゲ
ート部側面部のCVD−SiO29の一部も除去される。このよ
うにして、第２図（ｉ）に示すようにLDD型MOSFETが完
成される。LDD型ｐ−chMOSFETを作るには、Ｐ型基板に
代わり、ｎ型ウェルまたはｎ型基板を用い、P,As注入の
代わりにBF2,B注入する。
また、チタンシリサイド４は他の高融点金属シリサイ
ドでもかまわない。さらにCVD−SiO27も適当なマスク材
で良い。
ドでもかまわない。さらにCVD−SiO27も適当なマスク材
で良い。
以上説明したように本発明は、ポリサイドの上にマス
ク材を積層した状態でソース・ドレインのイオン注入を
行ない、その後このマスク材を除くことにより、ゲート
電極段差を少なくすることができると共に、ゲート電極
部のN+ポリシリコンの厚さを薄くしているので、界面に
加わる応力により耐放射線性をもつ強化できる。
ク材を積層した状態でソース・ドレインのイオン注入を
行ない、その後このマスク材を除くことにより、ゲート
電極段差を少なくすることができると共に、ゲート電極
部のN+ポリシリコンの厚さを薄くしているので、界面に
加わる応力により耐放射線性をもつ強化できる。
第１図（ａ）〜（ｇ）は本発明の第１の実施例を示すMO
SFETの工程断面図、第２図（ａ）〜（ｉ）は本発明の第
２の実施例であるLDD型MOSFETの工程断面図、第３図
（ａ）〜（ｅ）は、従来のポリシリコンゲート型のMOSF
ETの工程断面図、第４図（ａ）〜（ｆ）は従来のポリサ
イドゲート型のMOSFETの工程断面図である。 １……Ｐ型基板、２……ゲート酸化膜、３……N+ポリシ
リコン、４……チタンシリサイド、５……ポリシリコ
ン、６……n+拡散層、7,9……CVD−SiO2,8……n-拡散
層。
SFETの工程断面図、第２図（ａ）〜（ｉ）は本発明の第
２の実施例であるLDD型MOSFETの工程断面図、第３図
（ａ）〜（ｅ）は、従来のポリシリコンゲート型のMOSF
ETの工程断面図、第４図（ａ）〜（ｆ）は従来のポリサ
イドゲート型のMOSFETの工程断面図である。 １……Ｐ型基板、２……ゲート酸化膜、３……N+ポリシ
リコン、４……チタンシリサイド、５……ポリシリコ
ン、６……n+拡散層、7,9……CVD−SiO2,8……n-拡散
層。
Claims (1)
- 【請求項１】半導体基板またはウェル表面にゲート絶縁
膜を形成する工程と、該ゲート絶縁膜上に多結晶シリコ
ン層を形成する工程と、該多結晶シリコン上に高融点金
属シリサイド層およびマスク層を順次積層する工程と、
前記多結晶シリコン層、高融点金属層およびマスク層を
ゲート電極の形状にパターンニングする工程と、該ゲー
ト電極をマスクとして前記半導体基板またはウェルに不
純物をイオン注入する工程と、前記マスク層を除去する
工程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154316A JP2569809B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154316A JP2569809B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0319212A JPH0319212A (ja) | 1991-01-28 |
| JP2569809B2 true JP2569809B2 (ja) | 1997-01-08 |
Family
ID=15581459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154316A Expired - Lifetime JP2569809B2 (ja) | 1989-06-15 | 1989-06-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569809B2 (ja) |
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|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177559A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JP2534269B2 (ja) * | 1987-08-04 | 1996-09-11 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-06-15 JP JP1154316A patent/JP2569809B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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