JPS63177559A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS63177559A JPS63177559A JP826787A JP826787A JPS63177559A JP S63177559 A JPS63177559 A JP S63177559A JP 826787 A JP826787 A JP 826787A JP 826787 A JP826787 A JP 826787A JP S63177559 A JPS63177559 A JP S63177559A
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Links
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Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体素子の製造方法に係り、特に、ＭＯＳ
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型半導体素子におけるゲート電極の形成方法に関
するものである。
（Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅｍ１ｃｏｎｄｕｃｔ
ｏｒ）型半導体素子におけるゲート電極の形成方法に関
するものである。
（従来の技術）
従来、ＭＯ３型半導体素子のゲート電極、配線材として
多結晶シリコンが使われてきたが、近年、半導体素子の
縮少化に伴い、多結晶シリコンより抵抗値が低く、電気
的特性も多結晶シリコンと同等の特性を持つ材料として
、多結晶シリコン上に高融点金属シリサイドを重ねたポ
リサイド構造が用いられるようになってきている。
多結晶シリコンが使われてきたが、近年、半導体素子の
縮少化に伴い、多結晶シリコンより抵抗値が低く、電気
的特性も多結晶シリコンと同等の特性を持つ材料として
、多結晶シリコン上に高融点金属シリサイドを重ねたポ
リサイド構造が用いられるようになってきている。
第３図は係るポリサイド構造を有する半導体素子の断面
図である。
図である。
図中、１は半導体基板、２はゲート酸化膜、３はフィー
ルド酸化膜、４は絶縁分離領域、５は多結晶シリコン、
６はソース及びドレイン領域、７は側面酸化膜、８は白
金シリサイド、９は酸化膜、１０は金属配線である。
ルド酸化膜、４は絶縁分離領域、５は多結晶シリコン、
６はソース及びドレイン領域、７は側面酸化膜、８は白
金シリサイド、９は酸化膜、１０は金属配線である。
なお、このような分野の技術として、例えば、特開昭５
８−１９７８８２号が挙げられる。
８−１９７８８２号が挙げられる。
（発明が解決しようとする問題点）
しかしながら、ポリサイド構造では、上層の低抵抗の高
融点シリサイド（以下、単にシリサイドと言う）層は、
回路設計上、必要な値から１１！［が決まり、下層の多
結晶シリコン層は、シリサイド層がトランジスタ特性に
影響を及ぼし、従来の多結晶シリコンのみを用いたトラ
ンジスタの特性値（例えば、闇値、ゲート耐圧等）と異
なるのを防ぐため、ある程度の厚さが必要となってきて
いる。
融点シリサイド（以下、単にシリサイドと言う）層は、
回路設計上、必要な値から１１！［が決まり、下層の多
結晶シリコン層は、シリサイド層がトランジスタ特性に
影響を及ぼし、従来の多結晶シリコンのみを用いたトラ
ンジスタの特性値（例えば、闇値、ゲート耐圧等）と異
なるのを防ぐため、ある程度の厚さが必要となってきて
いる。
このため、ポリサイドを用いたゲート電極は多結晶シリ
コンのみのゲート電極に比べ、膜厚が厚くなり、素子間
の断差が大きくなり、後工程での保護絶縁膜の被覆性に
問題があった。
コンのみのゲート電極に比べ、膜厚が厚くなり、素子間
の断差が大きくなり、後工程での保護絶縁膜の被覆性に
問題があった。
本発明は、上記問題点を除去し、ゲート電極部における
断差を低減させ、保護絶縁膜の被覆性の向上を図り得る
半導体素子の製造方法を提供することを目的とする。
断差を低減させ、保護絶縁膜の被覆性の向上を図り得る
半導体素子の製造方法を提供することを目的とする。
（問題点を解決するための手段）
本発明は、上記問題点を解決するために、半導体素子の
製造方法において、ゲート電極の下層の多結晶シリコン
上にスパッタ法によるシリサイド膜とＣＶＤ法によるシ
リサイド膜を重ねて堆積し、レジストパターンを形成後
、フッ素を含むプラズマによりドライエツチングを行う
ようにしたものである。
製造方法において、ゲート電極の下層の多結晶シリコン
上にスパッタ法によるシリサイド膜とＣＶＤ法によるシ
リサイド膜を重ねて堆積し、レジストパターンを形成後
、フッ素を含むプラズマによりドライエツチングを行う
ようにしたものである。
（作用）
本発明によれば、半導体装置のゲート電極のポリサイド
構造におけるシリサイド部分をＣＶＤ法によるものとス
パッタ法によるものの２層構造とし、パターン形成後、
フッ素を含むプラズマによる追加エツチングを施し、こ
のＣＶＤ法とスパッタ法により形成したシリサイド膜の
サイドエツチング量が異なることを利用して、テーパー
状の電極構造を得る。従って、その上に被覆される保護
絶縁膜の被覆性の向上を図ることができる。
構造におけるシリサイド部分をＣＶＤ法によるものとス
パッタ法によるものの２層構造とし、パターン形成後、
フッ素を含むプラズマによる追加エツチングを施し、こ
のＣＶＤ法とスパッタ法により形成したシリサイド膜の
サイドエツチング量が異なることを利用して、テーパー
状の電極構造を得る。従って、その上に被覆される保護
絶縁膜の被覆性の向上を図ることができる。
（実施例）
以下、本発明の実施例について図面を参照しながら詳細
に説明する。
に説明する。
第１図は本発明の実施例を示す半導体素子の製造工程断
面図、第２図は本発明によって製造される半導体素子の
断面図である。
面図、第２図は本発明によって製造される半導体素子の
断面図である。
以下、本発明の半導体素子の製造方法を第１図を参照し
ながら詳細に説明する。
ながら詳細に説明する。
まず、第１図（ａ）に示されるように、シリコン基板１
１上にゲート酸化膜１２を形成する。
１上にゲート酸化膜１２を形成する。
次に、第１図（ｂ）に示されるように、ゲート電極とし
て、多結晶シリコン膜１３を形成し、その後、スパッタ
法によりＷＳｉｘ（ｘ・２〜３）膜１４を１５００人形
成し、更に、ＣＶＤ法により、ＷＳｉ、 （ｘ□２〜３
）膜１５を１５００人堆積する。
て、多結晶シリコン膜１３を形成し、その後、スパッタ
法によりＷＳｉｘ（ｘ・２〜３）膜１４を１５００人形
成し、更に、ＣＶＤ法により、ＷＳｉ、 （ｘ□２〜３
）膜１５を１５００人堆積する。
次に、第１図（ｃ）に示されるように、その上にレジス
ト膜を塗布し、その後、通常のホトリソグラフィーによ
りレジスト膜のパターン１６を形成する。
ト膜を塗布し、その後、通常のホトリソグラフィーによ
りレジスト膜のパターン１６を形成する。
次に、第１図（ｄ）に示されるように、この多層膜をは
じめにＳＦ４，５０％、Ｃ２ＣｌＦ５．５０％、３０Ｐ
ａでシリサイド部分をエツチングし、次に、ＣＣｌ４１
００ｃｃ、Ｈｅ３５０ｃｃ 、 ７０Ｐａで多結晶シリ
コン部分をエツチングする。
じめにＳＦ４，５０％、Ｃ２ＣｌＦ５．５０％、３０Ｐ
ａでシリサイド部分をエツチングし、次に、ＣＣｌ４１
００ｃｃ、Ｈｅ３５０ｃｃ 、 ７０Ｐａで多結晶シリ
コン部分をエツチングする。
次いで、第１図（ｅ）に示されるように、ＣＦ＆ガスで
追加エッチを行うと、サイドエッチ量はＣｖＯＷＳｉｘ
＞スパッタＷＳｉｘ ＞多結晶シリコンの順であり、Ｃ
ＶＤ ＷＳｉｘは下層よりサイドエッチが大きいため、
なだらかなテーパー状の形状が得られる。
追加エッチを行うと、サイドエッチ量はＣｖＯＷＳｉｘ
＞スパッタＷＳｉｘ ＞多結晶シリコンの順であり、Ｃ
ＶＤ ＷＳｉｘは下層よりサイドエッチが大きいため、
なだらかなテーパー状の形状が得られる。
このテーパーの角度はＣＦ、の濃度及びエッチ時間で制
御することが可能である。
御することが可能である。
このようにして、構成されたポリサイド構造のゲート電
極を有する半導体素子は、第２図に示されるように、そ
のゲート電極上に保護絶縁膜２７を被覆する場合、なだ
らかなテーパー状の側面部に断差を生じることなく、保
護絶縁膜２７が形成されることになり、その被覆性が極
めて良好である。
極を有する半導体素子は、第２図に示されるように、そ
のゲート電極上に保護絶縁膜２７を被覆する場合、なだ
らかなテーパー状の側面部に断差を生じることなく、保
護絶縁膜２７が形成されることになり、その被覆性が極
めて良好である。
なお、第２図において、２１はシリコン基板、２２はゲ
ート酸化膜、２３は多結晶シリコン膜、２４はスパッタ
ＷＳｉｘ（ｘ＝２〜３）膜、２５はＣＶＤ ＷＳｉ、
（ｘ＝２〜３）膜、２６はソース・ドレイン、２８は
電極配線である。
ート酸化膜、２３は多結晶シリコン膜、２４はスパッタ
ＷＳｉｘ（ｘ＝２〜３）膜、２５はＣＶＤ ＷＳｉ、
（ｘ＝２〜３）膜、２６はソース・ドレイン、２８は
電極配線である。
なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。
（発明の効果）
以上、詳細に説明したように、本発明によれば、ポリサ
イド構造におけるシリサイド部分をＣＶＤ法によるもの
とスパッタ法によるものの２層構造とし、パターン形成
後、フッ素を含むプラズマによる追加エツチングを施す
ようにしているため、多結晶シリコンの安定性と、シリ
サイドの低抵抗を同時に満足するポリサイド構造のゲー
ト電極の側面形状をなだらかなテーパー形状にすること
ができる。従って、このポリサイド構造のゲート電極上
を被覆する絶縁保護膜の被覆性の向上を図り、信頼性の
高い半導体素子を得ることができる。
イド構造におけるシリサイド部分をＣＶＤ法によるもの
とスパッタ法によるものの２層構造とし、パターン形成
後、フッ素を含むプラズマによる追加エツチングを施す
ようにしているため、多結晶シリコンの安定性と、シリ
サイドの低抵抗を同時に満足するポリサイド構造のゲー
ト電極の側面形状をなだらかなテーパー形状にすること
ができる。従って、このポリサイド構造のゲート電極上
を被覆する絶縁保護膜の被覆性の向上を図り、信頼性の
高い半導体素子を得ることができる。
第１図は本発明の実施例を示す半導体素子の製造工程断
面図、第２図は本発明のその半導体素子の断面図、第３
図は従来のポリサイド構造を有する半導体素子の断面図
である。 １１、２１・・・シリコン基板、１２．２２・・・ゲー
ト酸化膜、１３、２３・・・多結晶シリコン膜、１４．
２４・・・スパッタＷＳｉｘ（ｘ−２〜３）膜、１５．
２５− ＣＶＤ ＷＳｉｘ（ｘ−２〜３）膜、１６・・
・レジスト膜パターン、２７・・・保護絶縁膜、２６・
・・ソース・ドレイン、２８・・・電極配線。
面図、第２図は本発明のその半導体素子の断面図、第３
図は従来のポリサイド構造を有する半導体素子の断面図
である。 １１、２１・・・シリコン基板、１２．２２・・・ゲー
ト酸化膜、１３、２３・・・多結晶シリコン膜、１４．
２４・・・スパッタＷＳｉｘ（ｘ−２〜３）膜、１５．
２５− ＣＶＤ ＷＳｉｘ（ｘ−２〜３）膜、１６・・
・レジスト膜パターン、２７・・・保護絶縁膜、２６・
・・ソース・ドレイン、２８・・・電極配線。
Claims (1)
- 【特許請求の範囲】 ポリサイド構造のゲート電極を有する半導体素子の製造
方法において、 （ａ）シリコン基板上にゲート酸化膜を形成する工程と
、 （ｂ）ゲート電極として多結晶シリコン膜、スパッタ法
により形成するシリサイド膜及びＣＶＤ法により形成す
る金属シリサイド膜を順に形成する工程と、 （ｃ）該金属シリサイド膜上にレジストを塗布後、パタ
ーンを形成する工程と、 （ｄ）少なくともフッ素を含むガスによりエッチングを
行う工程とを有することを特徴とする半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP826787A JPS63177559A (ja) | 1987-01-19 | 1987-01-19 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP826787A JPS63177559A (ja) | 1987-01-19 | 1987-01-19 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177559A true JPS63177559A (ja) | 1988-07-21 |
Family
ID=11688384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP826787A Pending JPS63177559A (ja) | 1987-01-19 | 1987-01-19 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319212A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
-
1987
- 1987-01-19 JP JP826787A patent/JPS63177559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319212A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
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