JPH04188770A

JPH04188770A - 薄膜トランジスタ

Info

Publication number: JPH04188770A
Application number: JP31577490A
Authority: JP
Inventors: Hideo Naito; 内藤　英雄
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1990-11-22
Filing date: 1990-11-22
Publication date: 1992-07-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は薄膜トランジスタに関するものである。

〔従来の技術〕

薄膜トランジスタは一般にガラス基板上に形成されてお
り、この薄膜トランジスタは、ゲート電極と、ゲート絶
縁膜と、半導体層と、ソース、ドレイン電極とを積層し
て構成されている。この薄膜トランジスタには、逆スタ
ガー型、逆スタガ−型、スタガー型、コブラナー型のも
のがある。

この薄膜トランジスタのゲート電極およびソース、ドレ
イン電極の材料としては、一般に、Ｃｒ（クロム）、Ｔ
ａ（タンタル）、Ｍｏ（モリブデン）等の硬質金属が用
いられているが、これらの硬質金属は、電気的な抵抗値
が高いるため、この種の硬質金属でゲート電極およびソ
ース、ドレイン電極を形成したのでは、これら電極での
電圧降下が大きくなって、薄膜トランジスタの動作特性
（特に応答特性）が低下してしまう。

このため、従来から、上記ゲート電極およびソース１　
ドレイン電極を、Ｃｒ、Ｔａ、Ｍｏ等の硬質金属膜と、
抵抗値の低いＡｌｌ　　（アルミニウム）膜との二層電
極とすることが考えられている。

第３図はゲート電極およびソース、ドレイン電極を硬質
金属膜と、ｌ膜との二層電極とした従来の薄膜トランジ
スタの断面図であり、ここでは、逆スタガー型の薄膜ト
ランジスタを示している。

第３図において、１はガラスからなる基板であり、薄膜
トランジスタはこの基板１上に形成されている。この薄
膜トランジスタは、基板１上に形成されたゲート電極２
およびゲート配線（図示せず）と、このゲート電極２お
よびゲート配線を覆って基板１上に形成されたＳｉ　Ｎ
　（窒化シリコン）からなるゲート絶縁膜３と、このゲ
ート絶縁膜３の上に前記ゲート電極２と対向させて形成
されたａ−Ｓｔ（アモルファス・シリコン）からなる半
導体層４と、この半導体層４の上に、ｎ”　−ａ−ｓｉ
　　（ｎ型不純物をドープしたアモルファスシリコン）
からなるオーミックコンタクト層（以下コンタクト層と
いう）５を介して形成されたソース電極６およびドレイ
ン電極７とからなっており、上記ソース電極６およびド
レイン電極７はそれぞれ、ゲート絶縁膜３の上に形成さ
れたソース配線６Ｌおよびドレイン配線７Ｌにつながっ
ている。

なお、８は上記半導体層４のチャンネル領域の上に設け
られたブロッキング絶縁膜であり、このブロッキング絶
縁膜８もゲート絶縁膜３と同じＳＩＮで形成されている
。

そして、この薄膜トランジスタの下部電極であるゲート
電極２とゲート配線は、Ａｌｌからなる下層膜２ａの上
にＣｒ等の硬質金属からなる上層膜２ｂを形成した二層
電極とされており、また上部電極であるソース、ドレイ
ン電極６．７はそれぞれ、その下層膜６ａ、７ａを上記
コンタクト層５とのオーミックコンタクト性がよいＣｒ
等の硬質金属で形成し、その上にＡＩからなる上層膜６
ｂ。

７ｂを形成した二層電極とされている。なお、ソース配
線６Ｌとドレイン配線７Ｌは、ソース、ドレイン電極６
，７の上層膜６ｂ、７ｂと同じＡｌｌで形成されており
、このソース、ドレイン６Ｌ。

７Ｌは、Ａ、９膜のみの単層膜とされている。

この薄膜トランジスタにおいて、その下部電極であるゲ
ート電極２を、下層膜２ａをＡ、Ｑ膜とし、上層膜２ｂ
をＣｒ等の硬質金属膜とした構造としているのは、この
ゲート電極２の上層膜をＡＩ膜とすると、このゲート電
極２を形成した後のゲート絶縁膜３の成膜時にゲート電
極２の表面（１膜の表面）にヒロックと呼ばれる突起が
発生して、ゲート絶縁膜３の絶縁破壊耐圧を低下させて
しまうためである。

すなわち、Ａｌｌ膜はこれを数百度で熱処理すると、そ
の表面が荒れてヒロックを発生するという問題をもって
いる。そして、薄膜トランジスタのゲート絶縁膜（Ｓｊ
　Ｎ膜）３は、一般にプラズマＣＶＤ装置によって約２
５０℃〜Ｂ５０”Ｃの成膜温度で成膜されるため、上記
ゲート電極２の表面にＡｌｌ膜が露出していると、ゲー
ト絶縁膜３の成膜時にＡｌｌ膜の表面にヒロックが発生
して、このヒロックの影響でゲート絶縁膜３の絶縁破壊
耐圧が低下し、ゲート電極２と半導体層４およびソース
、ドレイン電極６，７との間が短絡してしまう。

そこで、従来の薄膜トランジスタでは、その下部電極で
あるゲート電極２を、Ａｌｌ膜を下層膜２ａとし、その
上にＣｒ等の硬質金属からなる上層膜２ｂを形成した構
造としているのであり、このように１膜（下層膜）２ａ
の表面を硬質金属膜（上層膜）２ｂで覆っておけば、ゲ
ート絶縁膜３の成膜時にゲート電極２の表面にヒロック
が発生することはないから、ゲート絶縁膜３の絶縁破壊
耐圧を低下させてしまうことはない。

これは、第３図に示した逆スタガー型の薄膜トランジス
タに限らず、逆スタガ−型、スタガー型、コプラナー型
の薄膜トランジスタでも同様であり、これらの薄膜トラ
ンジスタにおいても、従来は、その下部電極（逆コブラ
ナー型薄膜トランジスタではゲート電極、スタガー型お
よびコブラナー型薄膜トランジスタではソース、ドレイ
ン電極）を、ＡＩ膜を下層膜２ａとし、その上にＣｒ等
の硬質金属からなる上層膜２ｂを形成した構造として、
ゲート絶縁膜の成膜時に下部電極の表面にヒロックか発
生する）を防止している。

〔発明が解決しようとする課題〕

しかし、上記従来の薄膜トランジスタでは、その下部電
極の形成時に、ＡＩからなる下層膜が大きくサイドエツ
チングされて、この下層膜の側面が上層膜（硬質金属膜
）の側縁より内側に凹入し、下部電極の側面の形状がオ
ーバーハング状態になってしまうという問題をもってい
た。

すなわち、第４図は、第３図に示した逆スタガー型薄膜
トランジスタの下部電極（ゲート電極）２の形成工程を
示しており、この下部電極２は、第４図（ａ）に示すよ
うに、基板１上に下部電極２の下層膜２ａであるＡｐ膜
と上層膜２ｂであるＣｒ等の硬質金属膜とをスパッタ装
置等によって順次成膜した後、その上に、下部電極２お
よびその配線（ゲート配線）の形状に対応するパターン
にフォトレジスト層９を形成し、この後、上記フォトレ
ジスト層９をエツチングマスクとするエツチングを行な
って上層膜２ｂと下層膜２ａとを第４図（ｂ）に示すよ
うにバターニングする方法で形成されている。

この場合、上層膜２ｂと下層膜２ａとのエツチングレー
トが同じであれば、上層膜２ｂと下層膜２ａとは同じ形
状にバターニングされるが、Ａｌｌからなる下層膜２ａ
は、Ｃｒ等の硬質金属からなる上層膜２ｂに比べてはる
かにエツチングされやすいため、バターニングされた下
層膜＜ＡＩ膜）２ａの側面が大きくサイドエツチングさ
れて上層膜（硬質金属膜）２ｂの側縁より内側に凹入し
、下部電極２の側面の形状か、第４図（ｂ）に示したよ
うなオーバーハング状態になってしまう。これは、上層
膜２ｂと下層膜２ａとを同じエツチング液により１工程
で連続エツチングした場合も、また上層膜２ｂのエツチ
ングと下層膜２ａのエツチングとをエツチング液を変え
て２工程で行なった場合も同じであり、２工程でエツチ
ングした場合も、上層膜２ｂのエツチング時に下層ＩＮ
！２ａの表面がある程度エツチングされ、バターニング
された上層膜２ｂの側縁部の下にもエツチング液か回り
込んで、この部分の下層膜２ａの表面もエツチングされ
るため、次の下層膜２ａのエツチングによりバターニン
グされた下層膜２ａが、その側面を大きくサイドエツチ
ングされた状態になる。

そして、このように下部電極２の側面の形状かオーバー
ハング状態になると、この下部電極２の形成後に成膜さ
れるゲート絶縁膜３と下部電極２の側面（下層膜２ａの
側面）との間に第３図に示すような空隙ａができ、その
ために、ゲート絶縁膜３に上記空隙ａからクラックが入
りやすくなって、薄膜トランジスタの信頼性が低下する
。

これは、逆コブラナー型、スタガー型、コプラナー型の
薄膜トランジスタでも同様であり、逆コブラナー型およ
びコブラナー型の薄膜トランジスタの場合は、下部電極
（逆コブラナー型薄膜トランジスタではゲート電極、コ
ブラナー型薄膜トランジスタではソース、ドレイン電極
）の形成後に成膜されるゲート絶縁膜と下部電極の側面
との間に空隙ができて上記ゲート絶縁膜にクラックが発
生し、スタガー型薄膜トランジスタの場合は、下部電極
（ソース、ドレイン電極）の形成後に成膜される半導体
層と下部電極の側面との間に空隙ができて上記半導体層
にクラックが発生する。

しかも、上記従来の薄膜トランジスタでは、その下部電
極の下層膜が、ガラス基板との密着性が悪いＡｆｉ膜で
あるため、下部電極か基板から剥離しやすいという問題
ももっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、下部電極を、硬質金
属膜と低抵抗の金属膜との二層電極としたものでありな
がら、上記下部電極の形成後に成膜されるゲート絶縁膜
または半導体層と下部電極の側面との間に空隙ができる
のを防ぐとともに、薄膜トランジスタを形成するガラス
基板への下部電極の密着性も向上させ、しかも、下部電
極の形成後に成膜されるゲート絶縁膜の成膜時に上記下
部電極の表面にヒロックを発生させないようにして、こ
のヒロックによるゲート絶縁膜の絶縁破壊耐圧の低下を
防ぐことができる、薄膜トランジスタを提供することに
ある。

〔課題を解決するための手段〕

本発明の薄膜トランジスタは、ゲート電極とソース、ド
レイン電極とのうち下部の電極を、硬質金属からなる下
層膜とＴｉ　　（チタン）含有ＡＩからなる上層膜との
二層電極としたことを特徴とするものである。

〔作用〕

すなわち、本発明は、ゲート電極とソース、ドレイン電
極とのうち、ゲート絶縁膜の成膜前に形成す６下部電極
を、硬質金属からなる下層膜の上に、ＡｌｌにＴ１を含
有させたＴｆ含有ＡＩからなる上層膜を形成した二層電
極としたものであり、上記Ｔ１含有Ａｌｌの膜は、純Ａ
１！よりは僅かながら抵抗値が高いが、Ｃｒ、Ｔａ、Ｍ
ｏ等の硬質金属に比べればはるかに抵抗値が低い。

そして、本発明では、上記下部電極の下層膜を硬質金属
膜とし、上層膜をＴ１含有ＡＩ膜としているため、この
下部電極の形成時に大きくサイドエツチングされるのは
上層膜（Ｔｉ含有Ａｌｌ膜）であり、したがって下部電
極の側面形状は上層膜の側面が下層膜の側縁より内側に
入り込んだ形状となるから、この下部電極の形成後に成
膜されるゲート絶縁膜または半導体層と下部電極の側面
との間に空隙ができることはない。また、上記下部電極
の下層膜を、ガラス基板に対する密着性がよい硬質金属
膜としているため、薄膜トランジスタを形成するガラス
基板へのＹ部電極の密着性も向上する。しかも、上記下
部電極の上層膜であるＴｉ含有Ａ１１膜は、Ｔｉを含ん
でいるため、純ＡＩｌ膜に比べて熱処理時の膜表面の荒
れが小さく、したがって、下部電極の上層膜か低抵抗の
金属膜（Ｔｉ含有／ｌ膜）であっても、ゲート絶縁膜の
成膜時に下部電極の表面にヒロックか発生することはな
い。

〔実施例〕

以下、本発明の一実施例を第１図および第２図を参照し
て説明する。

第１図は薄膜トランジスタの断面図であり、ここでは逆
スタガー型の薄膜トランジスタを示している。

第１図において、１１はガラスからなる基板であり、薄
膜トランジスタはこの基板１１上に形成されている。こ
の薄膜トランジスタは、基板１１上に形成されたゲート
電極１２およびゲート配線（図示せず）と、このゲート
電極１２およびゲート配線を覆って基板１１上に形成さ
れたＳｊＮからなるゲート絶縁膜１３と、このゲート絶
縁膜１３の上に前記ゲート電極１２と対向させて形成さ
れたａ−Ｓｔからなる半導体層１４と、この半導体層１
４の上に、ｎ“−ａ−５ｉからなるオーミックコンタク
ト層（以下コンタクト層という）１５を介して形成され
たソース電極１６およびドレイン電極１７とからなって
おり、上記ソース電極１６およびドレイン電極１７はそ
れぞれ、ゲート絶縁膜１３の上に形成されたソース配線
１６Ｌおよびドレイン配線１７Ｌにつながっている。

１８は上記半導体層１４のチャンネル領域の上に設けら
れたブロッキング絶縁膜であり、このブロッキング絶縁
膜１８もゲート絶縁膜１３と同じＳｉＮで形成されてい
る。

そして、この薄膜トランジスタのゲート電極１２および
ゲート配線と、ソース、ドレイン電極１６．１７とは、
それぞれ、硬質金属膜と低抵抗金属膜との二層電極とさ
れており、この実施例では、下部電極であるゲート電極
１２の下層膜１２ａをＣｒで形成し、上層膜１２ｂを、
ＡｌｌにＴｉを含有させたＴｉ含有Ａｎ）で形成してい
る。

なお、このＴｉ含有ＡＭのＴｉ含有量は、ゲート絶縁膜
１３の成膜温度に応じて決められている。

また、上部電極であるソース、ドレイン電極１６゜１７
の下層膜１６ａ、１７ａは、上記コンタクト層１５との
オーミックコンタクト性がよい硬質金属、例えばＣ「で
形成されており、上層膜１６ｂ。

１７ｂはＴｉ含有ＡＮで形成されている。なお、ソース
配線１６Ｌとドレイン配線１７Ｌは、ソース、ドレイン
電極１６．１７の上層膜１６ｂ。

１７ｂと同じＴ１含有Ａｆｉで形成されており、このソ
ース、ドレイン１６Ｌ、１７Ｌは、Ｔｉ含有Ａｉ）膜の
みの単層膜とされている。

第２図は、上記薄膜トランジスタの下部電極であるゲー
ト電極１２の形成工程を示しており、このゲート電極１
２は、第２図（ａ）に示すように、基板１１上にゲート
電極１２の下層膜１２ａであるＴｉ含有Ａｌｌ膜と上層
膜１２ｂであるＣｒ膜とをスパッタ装置等によって順次
成膜した後、その上に、ゲート電極１２およびゲート配
線の形状に対応するパターンにフォトレジスト層１９を
形成し、この後、上記フォトレジスト層１９を汗ツチン
グマスクとするエツチングを行なって上層膜１２ｂと下
層膜１．２　ａとを第２図（ｂ）に示すようにバターニ
ングする方法で形成する。なお、上記上層膜１２ｂと下
層膜１２ａのエツチングは、同じエツチング液により１
工程で行なってもよいし、また上層膜１２ｂのエツチン
グと下層膜１２ａのエツチングとをエツチング液を変え
て２工程で行なってもよい。

この場合、Ｔｉ金含有ｐからなる上層膜１２ｂは、硬質
金属であるＣｒで形成されている下層膜１２ａに比べて
はるかにエツチングされやすいため、上層膜（Ｔｉ含有
Ａｌｌ膜）１２ｂの側面が大きくサイドエツチングされ
るから、バターニングされたゲート電極］２は、第２図
（ｂ）に示したように、その上層膜１．２　ｂの側面が
下層膜（硬質金属膜）１２ａの側縁より内側に入り込ん
だ形状となる。

なお、上記薄膜トランジスタは、上記ゲート電極１２お
よびゲート配線を形成した基板１１上にＳｊＮｇからな
るゲート絶縁膜（Ｓｉ　Ｎ膜）１３をプラズマＣＶＤ装
置により成膜し、その上に、半導体層（ａ−５１１４と
、ブロッキング絶縁膜（Ｓｉ　Ｎ膜）］８とを順次プラ
ズマＣＶＤ装置により成膜して、このブロッキング絶縁
膜］８をバターニングした後、コンタクト層（ｎ”−ａ
−５ｊ層）］５をプラズマＣＶＤ装置により成膜すると
ともに、その上にソース、ドレイン電極１６゜１７の下
層膜１６ａ、１．７ａとなるＣｒ膜をスパッタ装置等に
より成膜して、この硬質金属膜と上記コンタクト層１５
と半導体層］４とをトランジスタ素子形状にバターニン
グし、この後、ソース。

ドレイン電極１６．１７の上層膜１６ｂ、１７ｂおよび
ソース、トレイン配線１６Ｌ、１．７ＬとなるＴｉ含有
Ａρ膜をスパッタ装置等により成膜してこのＴｉ含有Ａ
Ｉ膜をバターニングするとともに、この後上記硬質金属
膜とコンタクト層１５のソース、ドレイン電極１６．１
７間の部分をエツチング除去して製造される。

すなわち、上記薄膜トランジスタは、ゲート電極１２と
ソース、ドレイン電極１６．１７とのうち、ケート絶縁
膜１３の成膜前に形成する下部電極であるケート電極１
２とその配線（ゲート配線）を、Ｃｒからなる下層膜１
２ａの上に、ＡρにＴ】を含有させたＴｉ金含有、Ｑか
らなる上層膜を形成した二層電極としたものであり、上
記Ｔｉ金含有、＆の膜は、純ＡＩよりは僅かながら抵抗
値が高いが、（ｒ、Ｔａ、Ｍｏ等の硬質金属に比べれば
はるかに抵抗値が低いから、ゲート電極１２とゲート配
線の抵抗値を小さくすることができる。

これは、上部電極であるソース、ドレイン電極１．６．
１７においても同様であり、このソース１ドレイン電極
１６．１７も、Ｃｒからなる下層膜１．６ａ、１７ａの
上にＴｉ金含有ｐからなる上層膜１６ｂ、］、７ｂを形
成したものであるから、その抵抗値は小さいし、またソ
ース、トレイン配線１．６Ｌ、１７ＬもＴｉ含有１て形
成しているため、このソース、ドレイン配線１６Ｌ、１
７Ｌの抵抗値も小さい。したがって、この薄膜トランジ
スタにおいても、ゲート電極１２とゲート配線での電圧
降下および、ソース、ドレイン電極］６゜１７とソース
、ドレイン配線１６Ｌ、１７Ｌでの電圧降下を小さくし
て、薄膜トランジスタの動作特性（特に応答特性）を向
上させることができる。

そして、上記薄膜トランジスタでは、下部電極であるゲ
ート電極１２の下層膜１２ａを硬質金属膜（Ｃｒ膜）と
し、上層膜１２ｂをＴｉ含含有Ａ１模膜しているため、
この下部電極１２の形成時に大きくサイドエツチングさ
れるのは上層膜（Ｔｆ含有八へ膜）１２ｂであり、した
かってゲート電極］２の側面形状は、上層膜１２ｂの側
面が下層膜１２ａの側縁より内側に入り込んだ形状とな
るから、このケート電極１２の形成後に成膜されるゲー
ト絶縁膜１３は、第１図に示したようにゲート電極］２
の側面にもその全域にわたって密着する。したかって、
この薄膜トランジスタによれば、第３図に示した従来の
薄膜トランジスタのようにゲート電極の側面とケート絶
縁膜との間に空隙ができることはないから、上記空隙か
らゲート絶縁膜にクラックが入るという従来の薄膜トラ
ンジスタの欠点を解消することができる。

また、この薄膜トランジスタでは、ガラス基板１１上に
形成されるゲート電極１２およびゲート配線の下層膜１
２ａを、ガラス基板１１に対する密着性がよい硬質金属
膜（Ｃｒ膜）としているため、ガラス基板１１へのゲー
ト電極１２およびゲート配線の密着性も向上させて、こ
れらの剥離をなくすことかできる。

しかも、上記ゲート電極１２の上層膜１．２　ｂである
Ｔｉ金含Ａｎ）膜は、Ｔｉを含んでいるため、純ＡＩＭ
に比べて熱処理時の膜表面の荒れか小さく、したかって
、ゲート電極１２の上層膜１２ｂか低抵抗の金属膜（Ｔ
Ｉ含有ＡＩｌ膜）であっても、ゲート絶縁膜１３の成膜
時にゲート電極］２の表面、つまりＴｉ含有１膜の表面
にヒロックが発生することはない。

このゲート電極１２の上層膜１２ｂであるＴｉ含有１）
膜のＴｉ含有量は、ゲート電極１２の形成後にプラズマ
ＣＶＤ装置により成膜されるゲート絶縁膜（Ｓｉ　Ｎ膜
）１３の成膜温度に応じて選んでおけばよく、例えばゲ
ート絶縁膜１３を２５０’〜２７０°の成膜温度で成膜
する場合は、Ｔｉ含有Ａｇ膜のＴｉ含有量を２．２ｗｔ
％（重量％）以上とし、ゲート絶縁膜１３を３５０〜３
７０℃の成膜温度で成膜する場合は、Ｔｉ含有Ａｇ膜の
Ｔｉ含有量を４．’；）ｗｔ％以上とすれば、ゲート絶
縁膜ユ３の成膜時に、ゲート電極１２およびゲート配線
の表面にヒロックか発生することはない。なお、半導体
層（ａ−３層層）１４およびコンタクト層（ｎ”　−ａ
−Ｓ１層）１５の成膜温度は約２５０℃であり、またブ
ロッキング絶縁膜（Ｓｉ　Ｎ膜）］８の成膜温度はゲー
ト絶縁膜１３の成膜温度と同してよいから、上記Ｔｉ含
有Ａｌ膜のＴ１含有量は、ゲート絶縁膜１３の成膜温度
に基ついて決定すればよい。

また、ソース、ドレイン電極１６．１７の上層膜１６ｂ
、１７ｂおよびソース、ドレイン配線１．６Ｌ、１．７
ＬであるＴｉ含有Ａｇ膜のＴ】含有量は任意でよく、二
のＴｉ含有Ａｇ膜のＴ１含有量を少なくすれば、その抵
抗値をより小さくすることができるか、ソース、ドレイ
ン電極１６゜］７およびその配線１．６Ｌ、１．７Ｌの
上にＳｉＮ膜等の保護絶縁膜を成膜する場合は、この保
護絶縁膜の成膜時にソース、ドレイン電極１６．１７お
よびソース、ドレイン配線１６Ｌ、１’７Ｌの表面にヒ
ロックを発生させないようにするため、このＴｉ含有Ａ
ｇ膜のＴｉ含有量を、保護絶縁膜の成膜温度に応じて決
めるのが望ましい。

なお、上記実施例では、上部電極であるソース。

ドレイン電極１６．１７の上層膜１６ｂ、１７ｂおよび
ソース、ドレイン配線１６Ｌ、１７ＬもＴｉ金含Ａ、Ｑ
膜としているか、ソース、ドレイン電極１６．１７およ
びその配線１６Ｌ、１７Ｌの上に上記保護絶縁膜を形成
しない場合、あるいはこの保護絶縁膜の絶縁破壊耐圧を
問題としない場合は、ソース、ドレイン電極１６．１７
の上層膜１６ｂ、１７ｂおよびその配線１６Ｌ、１７Ｌ
は、純Ａ、９等の低抵抗金属で形成してもよい。

また、上記実施例では、ゲート電極１２の下層＆！　１
２　ａ　＋　Ｃｒで形成しているか、この下層膜１２ａ
は、Ｃｒ以外の硬質金属、例えばＴａ。

Ｍｏ等で形成してもよい。これはソース、ドレイン電極
１６．１７の下層膜１６ａ、１７ａにおいても同様であ
る。

さらに、上記実施例の薄膜トランジスタは、逆スタガー
型のものであるか、本発明は、逆コブラナー型、スタガ
ー型、コプラナー型の薄膜トランジスタにも適用できる
。なお、逆コブラナー型およびコブラナー型の薄膜トラ
ンジスタの場合は、その下部電極（逆コブラナー型薄膜
トランジスタではケート電極、コプラナー型薄膜トラン
ジスタではソース、ドレイン電極）の形成後に成膜され
るのはケート絶縁膜であり、またスタガー型薄膜トラン
ジスタの場合は、下部電極（ソース、ドレイン電極）の
形成後に成膜されるのか半導体層であるいずれの場合も
、そのう下部電極を、Ｃｒ。

Ｔａ、Ｍｏ等硬質金属からなる下層膜とＴｉ金含Ａ、Ｑ
からなる上層膜との二層電極とすれば、下部電極の形成
後に成膜されるケート絶縁膜または半導体層と下部電極
の側面との間に空隙ができるのを防ぐことかできるし、
また薄膜トランジスタを形成するガラス基板への下部電
極の密着性も向上させ、しかも下部電極の形成後に成膜
されるゲート絶縁膜の成膜時に上記下部電極の表面にヒ
ロックか発生するもの防ぐことができる。

〔発明の効果〕

本発明の薄膜トランジスタは、ゲート電極とソース、ド
レイン電極とのうち下部の電極を、硬質金属からなる下
層膜とＴｉ　　（チタン）含有Ａｌｌからなる上層膜と
の二層電極としたことを特徴とするものであるから、下
部電極を、硬質金属膜と低抵抗の金属膜との二層電極と
したものでありなから、上記下部電極の形成後に成膜さ
れるゲート絶縁膜または半導体層と下部電極の側面との
間に空隙ができるのを防ぐとともに、薄膜トランジスタ
を形成するガラス基板への下部電極の密着性も向上させ
、しかも、下部電極の形成後に成膜されるゲート絶縁膜
の成膜時に上記下部電極の表面にヒロックを発生させな
いようにして、このヒロックによるゲート絶縁膜の絶縁
破壊耐圧の低下を防くことができる。

【図面の簡単な説明】

第１図および第２図は本発明の一実施例を示す薄膜トラ
ンジスタの断面図およびその下部電極の形成工程図、第
３図および第４図は従来の薄膜トランジスタの断面図お
よびその下部電極の形成工程図である。１１・・・ガラス基板、１２・・・ゲート電極（下部電
極）、１２ａ・・・下層膜（硬質金属膜）、１２ｂ・・
・上層膜（Ｔｉ金含ＡＩ！膜）、１３・・・ゲート絶縁
膜、］４・・・半導体層、１５・・・コンタクト層、１
６・・・ソース電極、１７・・・ドレイン電極、１６ａ
、１７ａ・・・下層膜（硬質金属膜）　、１６ｂ、１７
ｂ・・・上層膜（Ｔｉ金含Ａｐ膜）、１．６Ｌ・・・ソ
ース配線、１７Ｌ・・ドレイン配線、１８・・・ブロッ
キング絶縁膜。出願人　゛カシオ計算機株式会社一

Claims

【特許請求の範囲】

ガラス基板上に形成される薄膜トランジスタにおいて、
ゲート電極と、ゲート絶縁膜と、半導体層と、ソース、
ドレイン電極とを積層してなり、かつ前記ゲート電極と
前記ソース、ドレイン電極とのうち下部の電極を、硬質
金属からなる下層膜とＴｉ含有Ａｌからなる上層膜との
二層電極としたことを特徴とする薄膜トランジスタ。