JPH03274732A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH03274732A
JPH03274732A JP7331290A JP7331290A JPH03274732A JP H03274732 A JPH03274732 A JP H03274732A JP 7331290 A JP7331290 A JP 7331290A JP 7331290 A JP7331290 A JP 7331290A JP H03274732 A JPH03274732 A JP H03274732A
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JP
Japan
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layer
wiring
metal layer
semiconductor integrated
crane
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Pending
Application number
JP7331290A
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English (en)
Inventor
Tetsuya Saito
哲也 斉藤
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体技術さらには半導体集積回路における
配線構造に適用して特に有効な技術に関し、例えば配線
幅がサブミクロン以下のLSIに利用して有効な技術に
関する。
[従来の技術] 半導体集積回路装置においては、加工技術の微細化が進
むにつれて配線幅が狭くなり、電子の流れによって使用
中に配線が切断に至るエレクトロマイグレーションが問
題になってきている。
そこで、アルミニウムをベースとする配線層にCrやH
f、Cu等の金属間化合物層を設けることにより配線抵
抗を増加させることなくエレクトロマイグレーション耐
性を向上させる技術が提案されている(昭和51年9月
29日、IBM社出願、特開昭52−52585号)。
[発明が解決しようとする課題] 上記従来技術は、配線幅が2μm程度の現行プロセスに
おいてエレクトロマイグレーション耐性を向上させるに
は有効である。しかし、近年実用化されると予想される
1μm以下の微細配線プロセスにおいては、上記従来技
術ではエレクトロマイグレーションに充分に対応できな
いことが分かってきた。一方、発明者らは微細配線(0
,8μm)を使ったLSIの評価試験において、長時間
の高温放置でアルミ配線が断線(ストレスマイグレーシ
ョン)したりシリコンの析出不良が発生するという問題
点があることを見出した。
この発明の目的は、エレクトロマイグレーション耐性及
びストレスマイグレーション耐性を同時に向上させ得る
ような超LSIに適した配線形成技術を提供することに
ある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
[課題を解決するための手段] 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
すなわち、エレクトロマイグレーション耐性およびスト
レスマイグレーション耐性は配線を構成する金属のクレ
ーンサイズ(結晶粒の大きさ)に依存し、クレーンサイ
ズが大きいほどエレクトロマイグレーション耐性は高く
、クレーンサイズが小さいほどストレスマイグレーショ
ン耐性が高いことに着目し、クレーンサイズの異なる2
以上の金属層を積層させて配線構造とすることを提案す
るものである。
上記金属層のクレーンサイズは、基板温度や蒸着時のチ
ャンバ内圧力等蒸着条件を変化させることで調節するこ
とができる。
[作用コ 上記した手段によれば、クレーンサイズの大きな層がエ
レクトロマイグレーション耐性の向上に寄与し、クレー
ンサイズの小さな層がストレスマイグレーション耐性の
向上に寄与するため、配線幅が狭くなっても断線を生じ
に<<シ、デバイスの信頼性を向上させることができる
[実施例] 第1図には本発明をMO3LSIに適用した場合の一実
施例が示されている。
シリコン単結晶のような半導体基板1の表面にはMOS
 F ETのソース、ドレイン領域となる拡散領域2と
、絶縁膜3を介してゲート電極4が形成されている。そ
して、このゲート電極4の上には層間絶縁膜5を介して
配線6が形成され、配線6の上方はパッシベーション膜
7で被覆されている。
この実施例では、上記配線6が3層構造とされている。
すなわちシリコン基板1に接触する最下層6aはW(タ
ングステン)、Mo(モリブデン)、TiN (窒化チ
タン)あるはTiW(チタンタングステン)等の高融点
金属層からなり、かつクレーンサイズの小さな金属層と
され、この最下層6aの上に、AQ−Cu等のAQ系金
属からなりかつ比較的クレーンサイズの大きな中間層6
bが、またその中間層6bの上に最下層6aと同様クレ
ーンサイズの小さな高融点金属層からなる最上層6Cが
積層された構造とされている。
上記の場合、各層のクレーンサイズの大きさは、蒸着時
の基板温度や装置のチャンバ内不活性ガスの圧力等の蒸
着条件を変えることで調節することができる。
具体的には基板温度を低くし、ガス圧力を高くすること
でクレーンサイズの小さな高融点金属層(6a、6c)
を形成することができ、逆に基板温度を高くし、ガス圧
力を低くすることでクレーンサイズの大きな中間層6b
を形成することができる。
また、各層間の合金化を抑えるため、低温スパッタ蒸着
法を使用し、かつ基板を蒸着装置のチャンバ内から持ち
出すことなく、真空中で連続して各層6a、6b、6c
を次々と蒸着し2て積層構造とするとよい。
さらに、上記実施例の配線構造では電流は主として中間
層6bを流れるようになるので中間層6bの厚みは線幅
との関係で電流密度が1 x 10’A/−以下となる
ように決定してやるのが望ましい。
なお、上記実施例では、異なる材料を積層して3層構造
の配線6を形成しているが、配線材料は同一(例えばA
Q−Cu)とし、クレーンサイズのみ異なる層を交互に
積層して配線6を形成するようにしてもよい。その場合
、蒸着条件を急に変えず、徐々に変化させることで、ク
レーンサイズも最初(下層)は小さいが次第に大きくな
り、そして最後に再び小さくなるように形成して、クレ
ーンサイズが連続的に変化するような配線構造としても
よい。また、積層数は3層に限定されず2層あるいは4
層以上であってもよい。
第2図には、本発明の第2の実施例の配線構造を示す。
この実施例は、クレーンサイズの小さい層と大きい層を
交互に積んで5層構造としたものである。
同図において、6a、6c、6eはクレーンサイズの小
さな金属層、6b、6dはクレーンサイズの大きな金属
層である。
第1の実施例も第2の実施例も最下層と最上層にクレー
ンサイズの小さな金属層が積層され、その中間にクレー
ンサイズの大きな金属層が形成されているため、ストレ
スマイグレーション耐性の高い層でストレスマイグレー
ション耐性の低い(ただしエレクトロマイグレーション
耐性は高い)層を挾み込んだ構造となり、逆の場合に比
べて配線全体としてのストレスマイグレーション耐性は
高くなる。
次に、配線を2層構造で実現する場合のプロセスの一例
を第3図(a)〜(d)を用いて説明する。
この実施例では、基板上lに比較的厚いシリコン酸化膜
のような層間絶縁膜15を被着した後、レジスト11を
マスクとしてエツチングにより配線部に溝12を形成す
る(第3図(a))。
次にマスクとなったレジスト11を除去してからクレー
ンサイズの小さな高融点金属層16aを基板全面にスパ
ッタ蒸着する(第3図(b))。
しかる後、基板温度や圧力を変えてからバイアス・スパ
ッタ蒸着で上記金属層16aよりもクレーンサイズの大
きなAQ系全金金属層16b基板全 次に、AQ系合金金属層16bエツチバツク、さらに続
けてその下の高融点金属層16aをエツチングする。す
ると、第3図(d)に示すように、絶縁膜5に形成した
溝12内に高融点金属層16aとAQ系金属層]、 6
 bとからなる2層構造の配線16が形成される。
この実施例では、絶縁膜15の溝12の中に配線16が
形成され、しかも上層のAQ系合金金属層16b 高い高融点金属層16aが形成されているため、上方に
クレーンサイズの小さな金属層を形成しなくてもある程
度ストレスマイグレーション耐性を高めることができる
ただし、更にストレスマイグレーション耐性を高めるた
め、第4図のように、上記AQ系合金金属層bの上にク
レーンサイズの小さな金属層16Cを形成するようにし
てもよい。
また、第2の実施例において、レジスト11を除去して
から高融点金属層16aを形成する代わりに、レジスト
11を残しておいたまま高融点金属層を蒸着して、リフ
トオフ法でレジスト11とその上の高融点金属層を除去
して、溝12内にのみ高融点金属層16aが残るように
してもよい。
さらに、溝12を形成しないで絶縁膜5上にクレーンサ
イズの小さな高融点金属層16aとクレーンサイズの大
きな金属層16bを積層した後、それらの周囲を覆うよ
うにクレーンサイズの小さな金属層16cを形成した構
造(第5図)としてもよい。
以上説明したように上記実施例は、クレーンサイズの異
なる2以上の金属層を積層させて配線としたので、クレ
ーンサイズの大きな層がエレクトロマイグレーション耐
性の向上に寄与し、クレーンサイズの小さな層がストレ
スマイグレーション耐性の向」二に寄与するため、配線
幅が狭くなっても断線が生じにくくなり、デバイスの信
頼性が向上されるという効果がある。
また、上記実施例では、配線の最下層に高融点金属層を
用いているため、基板のシリコンがAQQQ中に拡散し
て接触抵抗を増加させてしまうという不具合や金属配線
層の結合部にシリコンが析出する不良を回避することが
できる。
さらに、クレーンサイズの大きな金属層をクレーンサイ
ズの小さな金属層で挾み込むか、包囲するような配線構
造とすることにより、構造的にもストレスマイグレーシ
ョン耐性を向上させることができる。
以上本発明者によってなされた発明を実施−例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば上記実施例では
クレーンサイズの小さな金属層をクレーンサイズの大き
な金属層の上下または周囲に形成しているが、クレーン
サイズの大きな金属層をクレーンサイズの小さな金属層
の上下または周囲に形成するようにしてもよい。また、
実施例で使用した配線材料および配線の形成方法は一例
であって同一の性質を持つ他の材料や方法を用いてもよ
いことはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である半導体集積回路にお
ける配線構造に適用した場合について説明したが、この
発明はそれに限定されるものでなく、プリント基板その
他の配線構造にも利用することができる。
[発明の効果] 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
すなわち、配線層のエレクトロマイグレーション耐性及
びストレスマイグレーション耐性を同時に向上させ、配
線幅が狭くなっても断線を生じに<<シて、デバイスの
信頼性を向上させることができる。
【図面の簡単な説明】
第1図は本発明をMO3LSIに適用した場合の一実施
例を示す断面図、 第2図は本発明の第2の実施例を示す半導体集積回路装
置の断面図、 第3図(a)〜(d)は本発明の第3の実施例を製造工
程順に示す半導体集積回路装置の断面図、第4図は本発
明の第4の実施例を示す半導体集積回路装置の断面図、 第5図は本発明の第5の実施例を示す半導体集積回路装
置の断面図である。 l・・・・半導体基板、5・・・・層間絶縁膜、6,1
6・・・・配線、6a、6c、16a、16cmクレー
ンサイズの小さな金属層(高融点金属層)6b、6d、
16b・・・・クレーンサイズの大きな金属層(AQ系
金属層)。 第  1  図 第  2 図 第 3 図 第 図

Claims (1)

  1. 【特許請求の範囲】 1、クレーンサイズの異なる金属層が積層されてなる配
    線を有することを特徴とする半導体集積回路装置。 2、上記配線の最下層は、高融点金属層で形成されてい
    ることを特徴とする請求項1記載の半導体集積回路装置
    。 3、上記配線の最下層および最上層は、クレーンサイズ
    の小さな金属層からなり、その中間にクレーンサイズの
    大きな金属層が形成されていることを特徴とする請求項
    1または2記載の半導体集積回路装置。
JP7331290A 1990-03-26 1990-03-26 半導体集積回路装置 Pending JPH03274732A (ja)

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JP7331290A JPH03274732A (ja) 1990-03-26 1990-03-26 半導体集積回路装置

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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1993016487A1 (en) * 1992-02-10 1993-08-19 Tadahiro Ohmi Semiconductor device and its manufacture
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US5818109A (en) * 1994-12-27 1998-10-06 Nec Corporation Semiconductor integrated circuit device having wiring structure effective against migration and mask mis-alignment and process of fabrication thereof
DE102004036142A1 (de) * 2004-07-26 2006-03-23 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Halbleiterbauelement mit einer Metallisierung sowie Verfahren zu dessen Herstellung
JP2009296014A (ja) * 2009-09-18 2009-12-17 Fujitsu Ltd 半導体装置の製造方法

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