JPH07307385A - 半導体素子の多層金属配線の形成方法 - Google Patents
半導体素子の多層金属配線の形成方法Info
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Abstract
(57)【要約】
【目的】 Damascene構造の上部金属配線層と
して単一金属膜でない多重の金属膜を使用することによ
り、コンタクトオープン現象を防止するとともに半導体
素子の処理速度を改善できる半導体素子の多層金属配線
の形成方法を提供する。 【構成】 半導体基板に設けた第1中間絶縁層上に下部
金属配線層を形成するステップと、下部金属配線層が形
成された第1中間絶縁層上に第2中間絶縁層を形成する
ステップと、下部金属配線層の上部の第2中間絶縁層を
エッチングしてコンタクトホールを形成するステップ
と、コンタクトホールを含む基板上に第1及び第2上部
金属を順次堆積させるステップと、前記第1上部金属が
露出するまで第2上部金属をエッチングするステップ
と、前記第2中間絶縁層が露出するまで前記第1上部金
属をエッチングして二重の金属からなる上部配線層を形
成するステップと、を含む。
して単一金属膜でない多重の金属膜を使用することによ
り、コンタクトオープン現象を防止するとともに半導体
素子の処理速度を改善できる半導体素子の多層金属配線
の形成方法を提供する。 【構成】 半導体基板に設けた第1中間絶縁層上に下部
金属配線層を形成するステップと、下部金属配線層が形
成された第1中間絶縁層上に第2中間絶縁層を形成する
ステップと、下部金属配線層の上部の第2中間絶縁層を
エッチングしてコンタクトホールを形成するステップ
と、コンタクトホールを含む基板上に第1及び第2上部
金属を順次堆積させるステップと、前記第1上部金属が
露出するまで第2上部金属をエッチングするステップ
と、前記第2中間絶縁層が露出するまで前記第1上部金
属をエッチングして二重の金属からなる上部配線層を形
成するステップと、を含む。
Description
【0001】
【産業上の利用分野】本発明は半導体素子の多層金属配
線の形成方法に係り、特にアルミニウムAlとタングス
テンWを用いたDamascene構造に適する多層金
属配線の形成方法に関する。
線の形成方法に係り、特にアルミニウムAlとタングス
テンWを用いたDamascene構造に適する多層金
属配線の形成方法に関する。
【0002】
【従来の技術】図1(a)〜(d)は従来の半導体素子
の多層金属配線の形成方法を示す。図1(a)を参照す
ると、半導体基板11上に第1中間絶縁層(inter
−dielectric layer)12を堆積さ
せ、中間絶縁層12上に下部金属を基板の全面上に堆積
させパターニングして下部金属配線層13を形成する。
の多層金属配線の形成方法を示す。図1(a)を参照す
ると、半導体基板11上に第1中間絶縁層(inter
−dielectric layer)12を堆積さ
せ、中間絶縁層12上に下部金属を基板の全面上に堆積
させパターニングして下部金属配線層13を形成する。
【0003】図1(b)を参照すると、下部金属配線層
13が形成された第1中間絶縁層12上に第2中間絶縁
層14を厚く堆積させる。第2中間絶縁層14の下部金
属配線層13に対応する部分をホトエッチング工程によ
り区画し、第1ホトマスクを用いて下部金属配線層13
に対応する部分の第2中間絶縁層14を一定の厚さだけ
エッチングする。次に、下部金属配線層13と後続工程
で形成される上部金属配線層が接触されるべき部分をホ
トエッチング工程により決め、第2ホトマスクを用いて
下部金属配線層と上部金属配線層が接触されるべき部分
の第2中間絶縁層14を除去してコンタクトホール15
を形成する。これにより、下部金属配線層13が露出
し、Damascene構造の上部金属層の形成ライン
が設定される。
13が形成された第1中間絶縁層12上に第2中間絶縁
層14を厚く堆積させる。第2中間絶縁層14の下部金
属配線層13に対応する部分をホトエッチング工程によ
り区画し、第1ホトマスクを用いて下部金属配線層13
に対応する部分の第2中間絶縁層14を一定の厚さだけ
エッチングする。次に、下部金属配線層13と後続工程
で形成される上部金属配線層が接触されるべき部分をホ
トエッチング工程により決め、第2ホトマスクを用いて
下部金属配線層と上部金属配線層が接触されるべき部分
の第2中間絶縁層14を除去してコンタクトホール15
を形成する。これにより、下部金属配線層13が露出
し、Damascene構造の上部金属層の形成ライン
が設定される。
【0004】図1(c)を参照すると、前記コンタクト
ホール15を含む基板の全表面にわたって上部金属16
を堆積させる。上部金属16としてアルミニウムをスパ
ッタリング法により堆積させるか、又はタングステンを
化学蒸着法CVDにより堆積させる。
ホール15を含む基板の全表面にわたって上部金属16
を堆積させる。上部金属16としてアルミニウムをスパ
ッタリング法により堆積させるか、又はタングステンを
化学蒸着法CVDにより堆積させる。
【0005】図1(d)を参照すると、前記金属16を
前記第2中間絶縁層14が露出するまでエッチバック工
程を行うか、又はCMP(Chmical Mecha
nical Polishing)工程を行って上部金
属配線層17を形成する。これにより、従来の半導体素
子の多層金属配線層が形成される。
前記第2中間絶縁層14が露出するまでエッチバック工
程を行うか、又はCMP(Chmical Mecha
nical Polishing)工程を行って上部金
属配線層17を形成する。これにより、従来の半導体素
子の多層金属配線層が形成される。
【0006】
【発明が解決しようとする課題】前記従来の半導体素子
の多層金属配線の形成方法は、Damascene構造
の上部金属配線層がアルミニウム又はタングステンのよ
うな単一の金属膜で形成されている。従って、アルミニ
ウムでDamascene構造の上部金属配線層を形成
する場合には、コンタクトオープン(contact
open)現象が発生する。コンタクトオープンとはア
ルミニウムがコンタクト領域でない不要な部分に残留す
る現象をいい、これは短絡の原因になる。なお、タング
ステンでDamascene構造の上部金属配線層を形
成する場合には、金属の抵抗が大きくなって(アルミニ
ウムの4倍)半導体素子の処理速度が遅れるという問題
点があった。
の多層金属配線の形成方法は、Damascene構造
の上部金属配線層がアルミニウム又はタングステンのよ
うな単一の金属膜で形成されている。従って、アルミニ
ウムでDamascene構造の上部金属配線層を形成
する場合には、コンタクトオープン(contact
open)現象が発生する。コンタクトオープンとはア
ルミニウムがコンタクト領域でない不要な部分に残留す
る現象をいい、これは短絡の原因になる。なお、タング
ステンでDamascene構造の上部金属配線層を形
成する場合には、金属の抵抗が大きくなって(アルミニ
ウムの4倍)半導体素子の処理速度が遅れるという問題
点があった。
【0007】本発明の目的はDamascene構造の
上部金属配線層として単一金属膜でない多重の金属膜を
使用することにより、コンタクトオープン現象を防ぐと
ともに半導体素子の処理速度を改善できる半導体素子の
多層金属配線の形成方法を提供することにある。
上部金属配線層として単一金属膜でない多重の金属膜を
使用することにより、コンタクトオープン現象を防ぐと
ともに半導体素子の処理速度を改善できる半導体素子の
多層金属配線の形成方法を提供することにある。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、本発明の多層金属配線の形成方法は半導体基板の全
面上に第1中間絶縁層を形成するステップと、第1中間
絶縁層上に下部金属配線層を形成するステップと、下部
金属配線層が形成された第1中間絶縁層上に第2中間絶
縁層を形成するステップと、下部金属配線層の上部の第
2中間絶縁層をエッチングしてコンタクトホールを形成
するステップと、コンタクトホールを含む基板上に第1
及び第2上部金属を順次堆積させるステップと、前記第
1上部金属が露出するまで第2上部金属をエッチングす
るステップと、前記第2中間絶縁層が露出するまで前記
第1上部金属をエッチングして二重の金属からなる上部
配線層を形成するステップと、を含むことを特徴とす
る。
に、本発明の多層金属配線の形成方法は半導体基板の全
面上に第1中間絶縁層を形成するステップと、第1中間
絶縁層上に下部金属配線層を形成するステップと、下部
金属配線層が形成された第1中間絶縁層上に第2中間絶
縁層を形成するステップと、下部金属配線層の上部の第
2中間絶縁層をエッチングしてコンタクトホールを形成
するステップと、コンタクトホールを含む基板上に第1
及び第2上部金属を順次堆積させるステップと、前記第
1上部金属が露出するまで第2上部金属をエッチングす
るステップと、前記第2中間絶縁層が露出するまで前記
第1上部金属をエッチングして二重の金属からなる上部
配線層を形成するステップと、を含むことを特徴とす
る。
【0009】
【実施例】図2(a)〜(e)は本発明の第1実施例に
よるDamascene構造を有する半導体素子の多層
金属配線の形成工程図である。図2(a)〜(b)を参
照すると、半導体基板21上に第1中間絶縁層22を堆
積させ、中間絶縁層22上に下部金属を基板の全面上に
堆積させパターニングして下部金属配線層23を形成す
る。下部金属配線層23が形成された第1中間絶縁層2
2上に第2中間絶縁層24を厚く堆積させ、第2中間絶
縁層24のうち下部金属配線層に対応する部分をホトエ
ッチング工程により区画する。第1ホトマスクを用いて
下部金属配線層23に対応する部分の第2中間絶縁層2
4を一定の厚さだけエッチングする。次に、下部金属配
線層23と後続工程で形成される上部金属配線層が接触
されるべき部分をホトエッチング工程により区画し、第
2ホトマスクを用いて下部金属配線層と上部金属配線層
が接触されるべき部分の第2中間絶縁層24を選択的に
除去してコンタクトホールを形成する。
よるDamascene構造を有する半導体素子の多層
金属配線の形成工程図である。図2(a)〜(b)を参
照すると、半導体基板21上に第1中間絶縁層22を堆
積させ、中間絶縁層22上に下部金属を基板の全面上に
堆積させパターニングして下部金属配線層23を形成す
る。下部金属配線層23が形成された第1中間絶縁層2
2上に第2中間絶縁層24を厚く堆積させ、第2中間絶
縁層24のうち下部金属配線層に対応する部分をホトエ
ッチング工程により区画する。第1ホトマスクを用いて
下部金属配線層23に対応する部分の第2中間絶縁層2
4を一定の厚さだけエッチングする。次に、下部金属配
線層23と後続工程で形成される上部金属配線層が接触
されるべき部分をホトエッチング工程により区画し、第
2ホトマスクを用いて下部金属配線層と上部金属配線層
が接触されるべき部分の第2中間絶縁層24を選択的に
除去してコンタクトホールを形成する。
【0010】図2(c)を参照すると、前記コンタクト
ホール25を含んだ基板の全表面にわたって薄膜の第1
上部金属26を堆積させ、第1上部金属26上に第2上
部金属27を厚く堆積させる。第1上部金属26として
アルミニウムをスパッタリング法により堆積させ、第2
上部金属27としてタングステンを化学蒸着法により堆
積させる。この際、第1上部金属26は500〜200
0Å厚に堆積させ、第2上部金属27は500〜500
0Å厚に各々堆積させる。
ホール25を含んだ基板の全表面にわたって薄膜の第1
上部金属26を堆積させ、第1上部金属26上に第2上
部金属27を厚く堆積させる。第1上部金属26として
アルミニウムをスパッタリング法により堆積させ、第2
上部金属27としてタングステンを化学蒸着法により堆
積させる。この際、第1上部金属26は500〜200
0Å厚に堆積させ、第2上部金属27は500〜500
0Å厚に各々堆積させる。
【0011】図2(d)〜(e)を参照すると、第1上
部金属26が露出するまで第2上部金属27をエッチバ
ックし、次にCMP工程を行って第2中間絶縁層24が
露出するまで第1上部金属26をエッチングする。これ
によりコンタクトホール25を介して下部金属と連結さ
れる、アルミニウムとタングステンで構成されたDam
ascene構造を有する上部金属配線層28が形成さ
れる。これにより、第1実施例による半導体素子の多層
金属配線層が形成される。上部金属配線層の形成時、第
2上部金属をCMP工程を行ってエッチングし、第1上
部金属をエッチバック工程によりエッチングすることも
できる。そして、第1及び第2上部金属を全てCMP工
程もしくはエッチバック工程によりエッチングすること
もできる。
部金属26が露出するまで第2上部金属27をエッチバ
ックし、次にCMP工程を行って第2中間絶縁層24が
露出するまで第1上部金属26をエッチングする。これ
によりコンタクトホール25を介して下部金属と連結さ
れる、アルミニウムとタングステンで構成されたDam
ascene構造を有する上部金属配線層28が形成さ
れる。これにより、第1実施例による半導体素子の多層
金属配線層が形成される。上部金属配線層の形成時、第
2上部金属をCMP工程を行ってエッチングし、第1上
部金属をエッチバック工程によりエッチングすることも
できる。そして、第1及び第2上部金属を全てCMP工
程もしくはエッチバック工程によりエッチングすること
もできる。
【0012】図3(a)〜(e)は本発明の第2実施例
によるDamascene構造を有する半導体素子の多
層金属配線の形成工程図である。第2実施例による半導
体素子の多層配線の形成方法は、図2に示された第1実
施例による半導体素子の多層配線の形成方法と同一の工
程により行われる。但し、図3(c)に示すように、第
1上部金属36としてタングステンを化学蒸着法により
500〜2000Å厚に堆積させ、第2上部金属として
アルミニウムをスパッタリング法により500〜500
0Å厚に堆積させることだけが異なる。
によるDamascene構造を有する半導体素子の多
層金属配線の形成工程図である。第2実施例による半導
体素子の多層配線の形成方法は、図2に示された第1実
施例による半導体素子の多層配線の形成方法と同一の工
程により行われる。但し、図3(c)に示すように、第
1上部金属36としてタングステンを化学蒸着法により
500〜2000Å厚に堆積させ、第2上部金属として
アルミニウムをスパッタリング法により500〜500
0Å厚に堆積させることだけが異なる。
【0013】図4(a)〜(e)は本発明の第3実施例
によるDamascene構造を有する半導体素子の多
層金属配線の形成工程図である。第3実施例による半導
体素子の多層配線の形成方法は図2及び図3の第1及び
第2実施例による半導体素子の多層配線の形成方法と同
一の工程により行われる。但し、第1及び第2実施例で
は上部金属配線層が2層からなる反面、第3実施例では
上部金属配線層が3層からなることが異なる。
によるDamascene構造を有する半導体素子の多
層金属配線の形成工程図である。第3実施例による半導
体素子の多層配線の形成方法は図2及び図3の第1及び
第2実施例による半導体素子の多層配線の形成方法と同
一の工程により行われる。但し、第1及び第2実施例で
は上部金属配線層が2層からなる反面、第3実施例では
上部金属配線層が3層からなることが異なる。
【0014】即ち、図4(c)に示すように、第1上部
金属46としてタングステンを化学蒸着法により500
〜2000Å厚に堆積させ、第2上部金属47としてア
ルミニウムをスパッタリング法により500〜2000
Å厚に堆積させ、第3上部金属48としてタングステン
を化学蒸着法により500〜5000Å厚に堆積させ
る。
金属46としてタングステンを化学蒸着法により500
〜2000Å厚に堆積させ、第2上部金属47としてア
ルミニウムをスパッタリング法により500〜2000
Å厚に堆積させ、第3上部金属48としてタングステン
を化学蒸着法により500〜5000Å厚に堆積させ
る。
【0015】図4(d)〜(e)を参照すると、第1上
部金属46が露出するまで第2及び第3上部金属47、
48をエッチバックし、次にCMP工程を行って第2中
間絶縁層44が露出するまで第1上部金属46をエッチ
ングする。これにより、コンタクトホール25を介して
下部金属と連結される、タングステン/アルミニウム/
タングステンで構成されたDamascene構造を有
する上部金属配線層49が形成される。上部金属配線層
の形成時、第2及び第3上部金属をCMP工程によりエ
ッチングし、第1上部金属をエッチバック工程によりエ
ッチングすることもできる。そして、第1乃至第3上部
金属をエッチバック工程もしくはCMP工程によりエッ
チングすることもできる。
部金属46が露出するまで第2及び第3上部金属47、
48をエッチバックし、次にCMP工程を行って第2中
間絶縁層44が露出するまで第1上部金属46をエッチ
ングする。これにより、コンタクトホール25を介して
下部金属と連結される、タングステン/アルミニウム/
タングステンで構成されたDamascene構造を有
する上部金属配線層49が形成される。上部金属配線層
の形成時、第2及び第3上部金属をCMP工程によりエ
ッチングし、第1上部金属をエッチバック工程によりエ
ッチングすることもできる。そして、第1乃至第3上部
金属をエッチバック工程もしくはCMP工程によりエッ
チングすることもできる。
【0016】
【発明の効果】以上説明した本発明によれば、単一金属
層でないタングステンとアルミニウムで構成された二重
又は三重金属層からなるDamascene構造を有す
る上部金属層を多数回にわたるエッチング工程により形
成することにより、コンタクトオープン現象によるショ
ットを防ぎ、抵抗の減少による半導体素子の処理速度を
改善できるという利点がある。
層でないタングステンとアルミニウムで構成された二重
又は三重金属層からなるDamascene構造を有す
る上部金属層を多数回にわたるエッチング工程により形
成することにより、コンタクトオープン現象によるショ
ットを防ぎ、抵抗の減少による半導体素子の処理速度を
改善できるという利点がある。
【図1】 従来のDamascene構造を有する半導
体素子の多層金属配線の形成工程図である。
体素子の多層金属配線の形成工程図である。
【図2】 本発明の第1実施例によるDamascen
e構造を有する半導体素子の多層金属配線の形成工程図
である。
e構造を有する半導体素子の多層金属配線の形成工程図
である。
【図3】 本発明の第2実施例によるDamascen
e構造を有する半導体素子の多層金属配線の形成工程図
である。
e構造を有する半導体素子の多層金属配線の形成工程図
である。
【図4】 本発明の第3実施例によるDamascen
e構造を有する半導体素子の多層金属配線の形成工程図
である。
e構造を有する半導体素子の多層金属配線の形成工程図
である。
21…半導体基板、22…第1中間絶縁層、23…下部
金属配線層、24…第2中間絶縁層、25…コンタクト
ホール、26…第1上部金属、27…第2上部金属、2
8…上部金属配線層。
金属配線層、24…第2中間絶縁層、25…コンタクト
ホール、26…第1上部金属、27…第2上部金属、2
8…上部金属配線層。
Claims (16)
- 【請求項1】 半導体基板の全面上に第1中間絶縁層を
形成するステップと、 第1中間絶縁層上に下部金属配線層を形成するステップ
と、 下部金属配線層が形成された第1中間絶縁層上に第2中
間絶縁層を形成するステップと、 下部金属配線層の上部の第2中間絶縁層をエッチングし
てコンタクトホールを形成するステップと、 コンタクトホールを含む基板上に第1及び第2上部金属
を順次堆積させるステップと、 前記第1上部金属が露出するまで第2上部金属をエッチ
ングするステップと、 前記第2中間絶縁層が露出するまで前記第1上部金属を
エッチングして二重の金属からなる上部配線層を形成す
るステップと、を含むことを特徴とする半導体素子の多
層金属配線の形成方法。 - 【請求項2】 第1上部金属としてアルミニウムをスパ
ッタリング法により堆積させ、第2上部金属としてタン
グステンを化学蒸着法により堆積させることを特徴とす
る請求項1記載の半導体素子の多層金属配線の形成方
法。 - 【請求項3】 第1上部金属としてタングステンを化学
蒸着法により堆積し、第2上部金属としてアルミニウム
をスパッタリング法により堆積させることを特徴とする
請求項1記載の半導体素子の多層金属配線の形成方法。 - 【請求項4】 第1上部金属は500〜2000Å厚に
堆積させ、第2上部金属は500〜5000Å厚に堆積
させることを特徴とする請求項1記載の半導体素子の多
層金属配線の形成方法。 - 【請求項5】 前記コンタクトホールを形成する工程
は、第2中間絶縁層の下部金属配線層に対応する部分を
ホトエッチング工程により区画するステップと、 第1ホトマスクを用いて下部金属配線層に対応する部分
の第2中間絶縁層を一定の厚さだけエッチングするステ
ップと、 下部金属配線層と上部金属配線層が接触されるべき部分
をホトエッチング工程により区画するステップと、 第2ホトマスクを用いて下部金属配線層と上部金属配線
層が接触されるべき部分の第2中間絶縁層を除去してコ
ンタクトホールを形成するステップと、を含むことを特
徴とする請求項1記載の半導体素子の多層金属配線の形
成方法。 - 【請求項6】 上部金属配線層の形成時、第1上部金属
をCMP工程によりエッチングし、第2上部金属をエッ
チバック工程によりエッチングすることを特徴とする請
求項1記載の半導体素子の多層金属配線の形成方法。 - 【請求項7】 上部金属配線層の形成時、第1上部金属
をエッチバック工程によりエッチングし、第2上部金属
をCMP工程によりエッチングすることを特徴とする請
求項1記載の半導体素子の多層金属配線の形成方法。 - 【請求項8】 上部金属配線層の形成時、第1上部金属
と第2上部金属をCMP工程によりエッチングすること
を特徴とする請求項1記載の半導体素子の多層金属配線
の形成方法。 - 【請求項9】 上部金属配線層の形成時、第1上部金属
と第2上部金属をエッチバック工程によりエッチングす
ることを特徴とする請求項1記載の半導体素子の多層金
属配線の形成方法。 - 【請求項10】 半導体基板の全面上に第1中間絶縁層
を形成するステップと、 第1中間絶縁層上に下部金属配線層を形成するステップ
と、 下部金属配線層を形成する第1中間絶縁層上に第2中間
絶縁層を形成するステップと、 下部金属層の上部の第2中間絶縁層をエッチングしてコ
ンタクトホールを形成するステップと、 コンタクトホールを含む基板上に第1乃至第3上部金属
を順次堆積させるステップと、 前記第1上部金属が露出するまで第2上部金属をエッチ
ングするステップと、 前記第2中間絶縁層が露出するまで前記第1上部金属を
エッチングして、3重の金属からなる上部配線層を形成
するステップと、を含むことを特徴とする半導体素子の
多層金属配線の形成方法。 - 【請求項11】 第1上部金属としてタングステンを化
学蒸着法により堆積させ、第2上部金属としてアルミニ
ウムをスパッタリング法により堆積させ、第3上部金属
としてタングステンを化学蒸着法により堆積させること
を特徴とする請求項10記載の半導体素子の多層金属配
線の形成方法。 - 【請求項12】 第1上部金属は500〜2000Å厚
に堆積させ、第2上部金属は500〜2000Å厚に堆
積させ、第3上部金属は500〜5000Å厚に堆積さ
せることを特徴とする請求項10記載の半導体素子の多
層金属配線の形成方法。 - 【請求項13】 上部金属配線層の形成時、第1上部金
属をCMP工程によりエッチングし、第2及び第3上部
金属をエッチバック工程によりエッチングすることを特
徴とする請求項10記載の半導体素子の多層金属配線の
形成方法。 - 【請求項14】 上部金属配線層の形成時、第1上部金
属をエッチバック工程によりエッチングし、第2及び第
3上部金属をCMP工程によりエッチングすることを特
徴とする請求項10記載の半導体素子の多層金属配線の
形成方法。 - 【請求項15】 上部金属配線層の形成時、第1乃至第
3上部金属をCMP工程によりエッチングすることを特
徴とする請求項10記載の半導体素子の多層金属配線の
形成方法。 - 【請求項16】 上部金属配線層の形成時、第1乃至第
3上部金属をエッチバック工程によりエッチングするこ
とを特徴とする請求項10記載の半導体素子の多層金属
配線の形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940010217A KR0124644B1 (ko) | 1994-05-10 | 1994-05-10 | 반도체소자의 다층금속배선의 형성방법 |
KR10217/1994 | 1994-05-10 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07307385A true JPH07307385A (ja) | 1995-11-21 |
Family
ID=19382812
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7128838A Pending JPH07307385A (ja) | 1994-05-10 | 1995-05-01 | 半導体素子の多層金属配線の形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5663102A (ja) |
JP (1) | JPH07307385A (ja) |
KR (1) | KR0124644B1 (ja) |
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- 1995-05-01 JP JP7128838A patent/JPH07307385A/ja active Pending
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