KR100652358B1 - 듀얼 다마신 형성방법 - Google Patents

듀얼 다마신 형성방법 Download PDF

Info

Publication number
KR100652358B1
KR100652358B1 KR1020000044327A KR20000044327A KR100652358B1 KR 100652358 B1 KR100652358 B1 KR 100652358B1 KR 1020000044327 A KR1020000044327 A KR 1020000044327A KR 20000044327 A KR20000044327 A KR 20000044327A KR 100652358 B1 KR100652358 B1 KR 100652358B1
Authority
KR
South Korea
Prior art keywords
pattern
forming
interlayer insulating
photoresist pattern
insulating film
Prior art date
Application number
KR1020000044327A
Other languages
English (en)
Other versions
KR20020010832A (ko
Inventor
이수근
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020000044327A priority Critical patent/KR100652358B1/ko
Publication of KR20020010832A publication Critical patent/KR20020010832A/ko
Application granted granted Critical
Publication of KR100652358B1 publication Critical patent/KR100652358B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material

Abstract

본 발명은, 전기적인 활성영역이 매설된 기판상에 층간절연막을 형성하는 단계, 상기 층간절연막상에 상기 기판상의 전기적 활성영역 상부를 개구시키는 제 1포토 레지스트패턴을 형성하는 단계, 상기 제 1포토 레지스트패턴을 식각마스크로 층간절연막 일부를 식각하여 배선패턴을 형성하는 단계, 상기 제 1포토 레지스트패턴을 제거하는 단계, 상기 배선패턴이 형성된 결과물 전면에 걸쳐 반사방지막을 형성하는 단계, 상기 반사방지막상에 상기 배선패턴의 홈부 일부를 개구시키는 제 2포토 레지스트패턴을 형성하는 단계, 상기 제 2포토 레지스트패턴을 식각마스크로 상기 반사방지막 및 층간절연막을 식각하여 상기 전기적 활성영역에 이르는 비아패턴을 형성하는 단계, 상기 제 2포토 레지스트패턴을 제거하는 단계 및 상기 전 과정을 거쳐 형성된 배선패턴 및 비아패턴의 홈을 금속물질로 충진하는 단계를 포함하는 반도체 장치의 듀얼 다마신 형성방법을 제공한다. 본 발명에 따르면, 비아패턴의 형성을 위한 식각마스크로 사용되는 포토 레지스트의 두께를 감소시키는 것이 가능하고 두께로 인한 사진공정의 어려움을 해결할 수 있다.

Description

듀얼 다마신 형성방법{A method of forming dual damascene}
도 1a 내지 도 1c는 종래기술에 의한 듀얼 다마신 형성방법을 설명하기 위한 단면도들이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 듀얼 다마신 형성방법을 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예에 따라 PECVD 법으로 형성된 반사방지막의 단면을 촬영한 전자현미경 사진이다.
본 발명은 반도체 장치의 배선 형성방법에 관한 것으로, 상세하게는 구리를 배선물질로 하는 반도체 장치의 배선 형성방법에 관한 것이다.
디자인 룰이 작아짐에 따라 동작속도를 요하는 반도체 장치, 예컨대 마이크로 프로세서, 고속 SRAM 등의 소자의 경우 배선의 저항 및 커패시턴스의 증가에 의한 RC 지연효과가 커져서 소자의 동작속도의 저하를 초래하고 있다.
이를 해결하기 위해서는 보다 낮은 비저항을 갖는 배선물질 및 낮은 유전율을 갖는 층간절연막의 도입이 필요하게 된다.이러한 배선물질로서 구리는 종래의 알루미늄 합금에 비해 낮은 비저항(1.67×10-6 Ωcm)을 갖고 있고 전기적 원자이동도(electrical migration)가 작아 그 적용에 대한 연구가 활발히 진행되고 있다.
그러나, 구리 배선물질은 종래의 알루미늄 배선과는 달리 식각에 의한 패터닝이 어려워 다마신(Damascene) 공정과 화학기계적 연마(Chemical Mechanical Polishing)공정이 적용되는데, 이러한 다마신 공정의 일례로서 층간절연막 내에 배선 패턴과 비아(via)패턴을 함께 형성하고 금속을 증착하는 듀얼 다마신(dual Damascene) 공정이 공정의 단순화 및 비용절감 측면에서 활발히 연구되고 있다.
이러한 듀얼 다마신 공정에는 여러가지 방법이 제안되고 있는데 대표적인 것으로 식각정지막 내장형(buried etch stop approach), 밀집형(clustered approach), 부분비아 우선형성형(partial via first approach), 전비아 우선형성형(full via first approach), 배선우선형성형(line first approach) 등이 있다.
이상의 듀얼 다마신 공정 중 일례로서 배선우선형성형의 형성방법을 도 1a 내지 도 1c을 통해 설명한다.
도 1a을 참조하면, 전기적 활성영역(101)을 가진 반도체 기판(100) 상에 제 1 층간절연막(102) 및 제 2층간 절연막(103)을 순차 형성한다. 제 1 층간절연막(102)과 제 2층간절연막(103) 사이에는 식각정지막(미도시)이 형성될 수도 있다. 또한 제 1 층간절연막과 제 2 층간절연막은 하나의 층간절연막으로만 형성될 수도 있다. 다음에 도 1b와 같이 제 2층간절연막(103)상에 포토 레지스트 패턴(104)을 형성하고 제 2층간 절연막(103)을 식각하여 배선패턴을 형성한다. 도 1c 를 참조하면, 상기 배선패턴의 홈부 일부를 개구시키는 포토 레지스트패턴(105)을 형성한 뒤 상기 제 1층간 절연막(102)을 식각하여 비아패턴을 형성한다. 상기 포토 레지스트 패턴(105)을 제거하면 기판상의 전기적 활성영역과 연결되며 층간절연막 내에 단차를 가진 개구부를 형성할 수 있다. 이어서, 상기 개구부를 금속배선물질로 충진하여 듀얼 다마신 구조를 형성할 수 있다.
그러나, 상기 배선우선형성형 듀얼 다마신 공정은 비아패턴을 형성하기 위하여, 포토 레지스트패턴(105)을 포토 레지스트를 도포하고 사진공정을 진행하여 형성하게 되는데, 배선패턴의 깊이가 깊은 경우에 제 1층간절연막(102)상에 형성되는 포토 레지스트(105)의 두께가 두꺼워져서 패터닝이 어렵게 되는 문제점이 발생한다. 뿐만 아니라 비아패턴을 형성하는 식각과정에서 제 1층간절연막(102)의 식각이 완료될 때까지 포토 레지스트패턴이 식각마스크 역할을 할 수 있도록 그 두께를 충분히 두껍게 형성하여야 하므로, 사진공정을 더욱 어렵게 하는 요인이 될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 배선패턴을 비아패턴보다 먼저 형성하는 듀얼 다마신 형성방법에 있어서, 비아패턴의 형성을 위한 포토 레지스트패턴 형성을 용이하게 하는 듀얼 다마신 형성방법을 제공하는 것이다.
상기 기술적과제를 달성하기 위해 본 발명은, 전기적인 활성영역이 매설된 기판상에 층간절연막을 형성하는 단계, 상기 층간절연막상에 상기 기판상의 전기적 활성영역 상부를 개구시키는 제 1포토 레지스트패턴을 형성하는 단계, 상기 제 1포 토 레지스트패턴을 식각마스크로 층간절연막 일부를 식각하여 배선패턴을 형성하는 단계, 상기 제 1포토 레지스트패턴을 제거하는 단계, 상기 배선패턴이 형성된 결과물 전면에 걸쳐 반사방지막을 형성하는 단계, 상기 반사방지막상에 상기 배선패턴의 홈부 일부를 개구시키는 제 2포토 레지스트패턴을 형성하는 단계, 상기 제 2포토 레지스트패턴을 식각마스크로 상기 반사방지막 및 층간절연막을 식각하여 상기 전기적 활성영역에 이르는 비아패턴을 형성하는 단계, 상기 제 2포토 레지스트패턴을 제거하는 단계 및 상기 배선패턴 및 비아패턴의 홈을 금속물질로 충진하는 단계를 포함하는 반도체 장치의 듀얼 다마신 형성방법을 제공한다.
상기 반사방지막은 층간절연막에 비해 식각선택비가 낮은 물질일 것을 요한다. 상기 층간절연막이 산화물인 경우에 반사방지막은 탄화물 혹은 질화물인 것이 적당하다.
본 발명의 실시예에 따르면, 상기 층간절연막 형성단계는 층간절연막 내에 식각정지막을 개재하도록 식각정지막 형성단계를 포함할 수 있다. 이 경우, 층간절연막 형성단계는 제 1층간절연막 형성단계, 식각정지막 형성단계, 제 2층간절연막 형성단계를 순차적으로 포함한다. 필요에 따라서 상기 층간절연막은 저유전율을 가진 물질 예컨대, 유리질(glassy material)일 수 있다.
본 발명에 따르면, 상기 반사방지막은 층간절연막에 비해 식각선택비가 낮은 물질로 형성되는데 층간절연막을 식각하여 비아패턴을 형성하는 과정에서 상기 반사방지막이 식각마스크로도 작용하게 되므로 비아패턴 형성을 위한 포토 레지스트 패턴의 두께가 두꺼울 필요가 없게되어 포토 레지스트패턴 형성을 위한 사진공정을 용이하게 한다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 기술함으로써 본 발명을 상술한다.
도 2 내지 도 7은 본 발명의 듀얼 다마신 형성방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 전기적인 활성영역(201) 예컨대, 게이트 전극 또는 배선 등이 형성된 반도체 기판(200) 상에 산화물 혹은 유리질의 제 1층간절연막(202) 및 제 2층간절연막(204)를 통상의 방법으로 형성한다. 통상의 방법이라 함은, 예컨대 층간절연막이 산화물인 경우 화학기상증착법으로 유리질인 경우 스핀 온 글라스(spin on glass)법으로 형성할 수 있다는 의미이다.
상기 제 1 및 제 2층간절연막(202, 204)을 금속배선패턴 및 비아패턴 형성을 용이하게 하기 위해 사이에는 층간절연막들(202, 204)에 비해 식각선택비가 낮은 식각정지막(203) 예컨대, 질화규소 혹은 탄화규소막을 형성할 수 있다. 여기서, 식각정지막(203)은 PECVD(plama enhanced chemical vapor deposition) 혹은 스퍼터링법으로 형성할 수 있다. 식각정지막(203)을 형성하지 않는 경우에는 제 1 및 제 2층간절연막(202, 204)대신에 단일한 층간절연막을 형성할 수도 있다.
도 3을 참조하면, 통상의 사진식각공정으로 상기 제 2층간절연막(204)상에 전기적 활성영역(201) 상부를 개구시켜, 개구부(209)를 가지는 제 1포토 레지스트 패턴(205)을 형성한다. 이어서, 제 1포토 레지스트 패턴(205)을 식각마스크로 하여 제 2층간절연막(204)을 통상의 건식식각공정으로 식각하여 배선패턴을 형성한다. 식각정지막(203)을 사용한 경우에는 식각종료점이 자연히 식각정지막으로 될 것이지만, 하나의 층간절연막만 형성된 경우에는 형성될 배선의 두께에 해당하는 깊이만큼 식각되도록 식각시간을 조절하여 식각한다. 배선패턴을 형성한 후에는 상기 제 1포토레지스트 패턴(205)을 제거한다.
도 4를 참조하면, 상기 배선패턴이 형성된 반도체 기판의 전면에 걸쳐 반사방지막을 약 200 내지 1000 Å 두께로 형성한다. 반사방지막(206)은 이후 형성될 제 2포토 레지스트패턴(도 5의 207)과 함께 비아패턴형성을 위한 식각정지막으로의 역할을 하므로 제 1층간절연막(202)에 비해 식각선택비가 낮은 물질 예컨대, 탄화규소 또는 질화규소막으로 형성된다. 또한 반사방지막(206)은 식각정지막으로의 신뢰성을 확보하기 위해 배선패턴의 돌출부 상면에는 두껍게 형성될 필요가 있다. 따라서 식각정지막은 단차도포성이 나쁜 PECVD나 스퍼터링 등으로 형성되는 것이 바람직하다. 도 8은 본 실시예에서 배선패턴상에 PECVD법에 의해 형성된 탄화규소막의 단면을 촬영한 전자현미경사진이다. 위 사진으로부터 배선패턴의 굴곡을 따라 형성된 탄화규소막의 두께를 측정하면 배선패턴의 돌출부 상면에는 그 두께가 약 110 nm인데 비해 측면에는 약 25 nm, 홈부 저면에는 약 42 nm로 돌출부 상면의 두께가 훨씬 두껍게 증착됨을 알 수 있다.
도 5를 참조하면, 상기 반사방지막상에 사진공정으로 배선패턴의 홈부 일부를 개구시키는 제 2포토 레지스트패턴(207)을 형성한다. 제 2포토 레지스트패턴의 개구부(210)은 제 1포토 레지스트 패턴의 개구부(209)폭에 비해 좁다. 또한, 본 발명에서는 배선패턴상에 제 1층간절연막에 비해 식각선택비가 낮은 반사방지막(206) 을 형성하였기 때문에 제 2포토 레지스트패턴(207)의 두께를 얇게 하는 것이 가능하다. 따라서 제 2포토 레지스트패턴형성을 위한 사진공정이 용이하게 된다.
도 6을 참조하면, 상기 제 2포토 레지스트패턴(207)을 식각마스크로 하여 노출된 개구부(210)에 형성된 반사방지막(206)을 통상의 건식식각방법 예컨대, 반응성 이온식각법으로 제거한다. 층간절연막내에 식각정지막(203)이 형성되어 있는 경우에는 식각정지막도 식각하여 제거한다. 계속하여 제 1층간절연막(202)을 식각하여 기판상의 전기적 활성영역(201)을 노출시키고 비아패턴을 형성한다. 이 과정에서 식각정지막 및 제 1층간절연막은 동일한 조건에서 식각될 수도 있는데, 예컨대 반응성 이온식각법 중 불소 결핍(fluorine deficient) 플라즈마를 이용하면, 반도체 기판에 대해 실리콘 질화막 및 실리콘 산화막에 대한 식각선택비가 높으므로 식각정지막과 층간절연막을 동일한 조건에서 연속하여 식각할 수가 있다.
도 7을 참조하면, 제 2포토 레지스트패턴(207)을 제거하고, 상기의 과정을 거친 결과물의 전면에 구리 배선막을 형성한다. 이어서, 상기 구리 배선막을 화학기계적 연마공정을 통하여 평탄화하여, 제 2층간절연막(204)의 상면에 증착된 구리를 제거함으로써, 콘택플러그(212) 및 배선(213)을 가진 듀얼 다마신 구조를 형성할 수 있다.
본 발명에 따르면, 배선패턴의 굴곡을 따라 반사방지막을 형성하여, 비아패턴의 형성을 위한 식각공정에서 반사방지막을 식각정지막으로 이용함으로써, 비아패턴의 형성을 위한 식각마스크로 사용되는 포토 레지스트의 두께를 감소시키는 것 이 가능하고 두께로 인한 사진공정의 어려움을 해결할 수 있다. 특히 층간절연막 내에 형성되는 배선의 두께가 두꺼운 듀얼 다마신 구조에 있어서는 포토 레지스트막의 두께도 두꺼워지게 되므로 본 발명의 효과가 더욱 뛰어나다.

Claims (3)

  1. 전기적인 활성영역이 매설된 기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막상에 상기 기판상의 전기적 활성영역 상부를 개구시키는 제 1포토 레지스트패턴을 형성하는 단계;
    상기 제 1포토 레지스트패턴을 식각마스크로 상기 반사방지막 및 층간절연막 일부를 식각하여 배선패턴을 형성하는 단계;
    상기 제 1포토 레지스트패턴을 제거하는 단계;
    상기 배선패턴이 형성된 결과물 전면에 걸쳐 반사방지막을 형성하는 단계;
    상기 반사방지막상에 상기 배선패턴의 홈부 일부를 개구시키는제 2포토 레지스트패턴을 형성하는 단계;
    상기 제 2포토 레지스트패턴을 식각마스크로 층간절연막을 식각하여 전기적 활성영역에 이르는 비아패턴을 형성하는 단계;
    상기 제 2포토 레지스트패턴을 제거하는 단계; 및
    상기 전 과정을 거쳐 형성된 배선패턴 및 비아패턴의 홈을 금속물질로 충진하는 단계를 포함하는 반도체 장치의 듀얼 다마신 형성방법.
  2. 제1항에 있어서, 상기 반사방지막은 상기 층간절연막에 비해 식각선택비가 낮은 물질로 된 것을 특징으로 하는 반도체 장치의 듀얼 다마신 형성방법.
  3. 제1항에 있어서, 상기 반사방지막은 탄화규소 또는 질화규소인 것을 특징으로 하는 반도체 장치의 듀얼 다마신 형성방법.
KR1020000044327A 2000-07-31 2000-07-31 듀얼 다마신 형성방법 KR100652358B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000044327A KR100652358B1 (ko) 2000-07-31 2000-07-31 듀얼 다마신 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000044327A KR100652358B1 (ko) 2000-07-31 2000-07-31 듀얼 다마신 형성방법

Publications (2)

Publication Number Publication Date
KR20020010832A KR20020010832A (ko) 2002-02-06
KR100652358B1 true KR100652358B1 (ko) 2006-11-30

Family

ID=19681024

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000044327A KR100652358B1 (ko) 2000-07-31 2000-07-31 듀얼 다마신 형성방법

Country Status (1)

Country Link
KR (1) KR100652358B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100457044B1 (ko) * 2002-09-25 2004-11-10 삼성전자주식회사 반도체 소자의 제조 방법
KR100568864B1 (ko) * 2004-01-12 2006-04-10 삼성전자주식회사 반도체 소자 연결배선의 형성방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307385A (ja) * 1994-05-10 1995-11-21 Lg Semicon Co Ltd 半導体素子の多層金属配線の形成方法
JP2000077416A (ja) * 1998-09-02 2000-03-14 Nec Corp 埋め込み配線の形成方法
US6063711A (en) * 1998-04-28 2000-05-16 Taiwan Semiconductor Manufacturing Company High selectivity etching stop layer for damascene process
JP2000195951A (ja) * 1998-12-28 2000-07-14 United Microelectron Corp 多重レベル相互接続構造を持つ集積回路における二重ダマスク構造製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307385A (ja) * 1994-05-10 1995-11-21 Lg Semicon Co Ltd 半導体素子の多層金属配線の形成方法
US6063711A (en) * 1998-04-28 2000-05-16 Taiwan Semiconductor Manufacturing Company High selectivity etching stop layer for damascene process
JP2000077416A (ja) * 1998-09-02 2000-03-14 Nec Corp 埋め込み配線の形成方法
JP2000195951A (ja) * 1998-12-28 2000-07-14 United Microelectron Corp 多重レベル相互接続構造を持つ集積回路における二重ダマスク構造製造方法

Also Published As

Publication number Publication date
KR20020010832A (ko) 2002-02-06

Similar Documents

Publication Publication Date Title
US5055423A (en) Planarized selective tungsten metallization system
US6066569A (en) Dual damascene process for metal layers and organic intermetal layers
US5795823A (en) Self aligned via dual damascene
JPH0834772B2 (ja) 半導体素子の製造方法
EP0534631B1 (en) Method of forming vias structure obtained
US6329281B1 (en) Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer
JP3700460B2 (ja) 半導体装置およびその製造方法
US5384281A (en) Non-conformal and oxidizable etch stops for submicron features
US6027994A (en) Method to fabricate a dual metal-damascene structure in a substrate
US6939812B2 (en) Method of forming an etch stop layer in a semiconductor device
US8293638B2 (en) Method of fabricating damascene structures
KR100342639B1 (ko) 반도체 구조물의 제조 방법
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
EP1435656A2 (en) Method of manufacturing a dual damascene interconnect
US6894364B2 (en) Capacitor in an interconnect system and method of manufacturing thereof
KR100652358B1 (ko) 듀얼 다마신 형성방법
JP2000269325A (ja) 半導体装置およびその製造方法
KR100474605B1 (ko) 구리 금속 배선용 비아 퍼스트 듀얼 다마신 프로세스
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
KR100458594B1 (ko) 반도체 소자 제조 방법
KR100230733B1 (ko) 반도체 소자의 다층 금속 배선 형성 방법
KR100278995B1 (ko) 반도체장치의 비어홀 형성방법
JPH0917860A (ja) 半導体素子における配線構造とその製造方法
KR100421278B1 (ko) 반도체소자의 제조방법
KR100269662B1 (ko) 반도체 장치의 도전체 플러그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091113

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee