JP2000269325A - 半導体装置およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 良好な電気的特性を有する半導体装置および
その製造方法を提供する。 【解決手段】 半導体装置の製造方法は、第１の配線層
２０の上に形成された絶縁層５０において、第２の配線
層４４と、第１の配線層２０と第２の配線層４４とを接
続するためのコンタクト層３４とを同時に形成するもの
であって、以下の工程を含む。絶縁層５０の上に、第２
の配線層４４が形成されることになる配線溝４２の上方
において開口部６６を有する第１のマスク層６０を形成
する工程；絶縁層５０および第１のマスク層６０の上
に、コンタクト層３４が形成されることになるスルーホ
ール３２の上方において開口部６８を有する第２のマス
ク層６２を形成する工程；第２のマスク層６２をマスク
として、絶縁層５０をエッチングする工程；第１のマス
ク層６０をマスクとして、絶縁層５０をエッチングし、
配線溝４２とスルーホール３２とを形成する工程；配線
溝４２とスルーホール３２とに導電材を充填し、第２の
配線層４４とコンタクト層３４とを形成する工程。
その製造方法を提供する。 【解決手段】 半導体装置の製造方法は、第１の配線層
２０の上に形成された絶縁層５０において、第２の配線
層４４と、第１の配線層２０と第２の配線層４４とを接
続するためのコンタクト層３４とを同時に形成するもの
であって、以下の工程を含む。絶縁層５０の上に、第２
の配線層４４が形成されることになる配線溝４２の上方
において開口部６６を有する第１のマスク層６０を形成
する工程；絶縁層５０および第１のマスク層６０の上
に、コンタクト層３４が形成されることになるスルーホ
ール３２の上方において開口部６８を有する第２のマス
ク層６２を形成する工程；第２のマスク層６２をマスク
として、絶縁層５０をエッチングする工程；第１のマス
ク層６０をマスクとして、絶縁層５０をエッチングし、
配線溝４２とスルーホール３２とを形成する工程；配線
溝４２とスルーホール３２とに導電材を充填し、第２の
配線層４４とコンタクト層３４とを形成する工程。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、多層配線を有する半導体装
置およびその製造方法に関する。
その製造方法に関し、特に、多層配線を有する半導体装
置およびその製造方法に関する。
【０００２】
【背景技術】近年、半導体装置の微細化に伴い、配線層
が多層にわたって形成されるようになってきている。こ
のため、半導体装置の製造プロセスにおいて、配線層間
を電気的に接続するコンタクト層（以下「コンタクト
層」という）と、配線層とを形成するためのプロセス数
が、半導体装置の全製造プロセス数に占める割合が大き
くなってきている。したがって、現在、配線層およびコ
ンタクト層の形成方法は、半導体装置の製造プロセスに
おいて重要な位置を占めるようになっている。この配線
層およびコンタクト層を、簡易かつ同時に形成する技術
として、いわゆるデュアルダマシン法がある。以下、こ
のデュアルダマシン法の一例として、特開平８−１７９
１８号公報に開示された技術について説明していく。
が多層にわたって形成されるようになってきている。こ
のため、半導体装置の製造プロセスにおいて、配線層間
を電気的に接続するコンタクト層（以下「コンタクト
層」という）と、配線層とを形成するためのプロセス数
が、半導体装置の全製造プロセス数に占める割合が大き
くなってきている。したがって、現在、配線層およびコ
ンタクト層の形成方法は、半導体装置の製造プロセスに
おいて重要な位置を占めるようになっている。この配線
層およびコンタクト層を、簡易かつ同時に形成する技術
として、いわゆるデュアルダマシン法がある。以下、こ
のデュアルダマシン法の一例として、特開平８−１７９
１８号公報に開示された技術について説明していく。
【０００３】図１１〜図１３に、このデュアルダマシン
法を利用した配線層およびコンタクト層の製造工程を模
式的に示す。
法を利用した配線層およびコンタクト層の製造工程を模
式的に示す。
【０００４】まず、図１１を参照しながら説明する。拡
散層１１２が形成されているシリコン基板１１０上に第
１の絶縁膜１２０を形成する。次いで、第１の絶縁膜１
２０上に窒化シリコン膜１３０を形成する。窒化シリコ
ン膜１３０上にレジスト層Ｒ１を形成する。レジスト層
Ｒ１は、後述のコンタクトホール１５０を形成しようと
する領域の上方において開口部１７０を有する。次い
で、窒化シリコン膜１３０をエッチングする。
散層１１２が形成されているシリコン基板１１０上に第
１の絶縁膜１２０を形成する。次いで、第１の絶縁膜１
２０上に窒化シリコン膜１３０を形成する。窒化シリコ
ン膜１３０上にレジスト層Ｒ１を形成する。レジスト層
Ｒ１は、後述のコンタクトホール１５０を形成しようと
する領域の上方において開口部１７０を有する。次い
で、窒化シリコン膜１３０をエッチングする。
【０００５】次に、図１２を参照しながら説明する。レ
ジスト層Ｒ１を除去した後、窒化シリコン膜１３０およ
び第１の絶縁膜１２０の上に第２の絶縁膜１４０を形成
する。第２の絶縁膜１４０上にレジスト層Ｒ２を形成す
る。レジスト層Ｒ２は、後述の溝部１５２を形成しよと
する領域の上方において開口部１８０を有する。レジス
ト層Ｒ２をマスクとして第２の絶縁膜１４０をエッチン
グして溝部１５２を形成し、さらに窒化シリコン膜１３
０をマスクとして第１の絶縁膜１２０をエッチングして
コンタクトホール１５０を形成する。
ジスト層Ｒ１を除去した後、窒化シリコン膜１３０およ
び第１の絶縁膜１２０の上に第２の絶縁膜１４０を形成
する。第２の絶縁膜１４０上にレジスト層Ｒ２を形成す
る。レジスト層Ｒ２は、後述の溝部１５２を形成しよと
する領域の上方において開口部１８０を有する。レジス
ト層Ｒ２をマスクとして第２の絶縁膜１４０をエッチン
グして溝部１５２を形成し、さらに窒化シリコン膜１３
０をマスクとして第１の絶縁膜１２０をエッチングして
コンタクトホール１５０を形成する。
【０００６】次に、図１３を参照しながら説明する。レ
ジスト層Ｒ２を除去した後、導電物をコンタクトホール
１５０および溝部１５２を含む全面に堆積する。その
後、全面をＣＭＰ法により研磨し、埋め込み配線層１６
０を形成する。
ジスト層Ｒ２を除去した後、導電物をコンタクトホール
１５０および溝部１５２を含む全面に堆積する。その
後、全面をＣＭＰ法により研磨し、埋め込み配線層１６
０を形成する。
【０００７】しかし、上記の方法でコンタクトホール１
５０および溝部１５２を形成するには、第１の絶縁膜１
２０と第２の絶縁膜１４０との間に、第２の絶縁膜１４
０のエッチングにおいてマスク層として機能する窒化シ
リコン膜１３０を介在しなければならない。第１の絶縁
膜１２０と第２の絶縁膜１４０との間に、窒化シリコン
膜１３０が介在すると、窒化シリコン膜１３０は誘電率
が高いため、ＲＣ配線遅延、すなわち配線抵抗の増大と
配線容量の増大とによる信号伝達の遅延が生じる。ＲＣ
配線遅延が生じることにより、たとえば半導体装置の処
理能力（たとえばスピード）の低下、クロストークによ
る誤動作、消費電力増加に伴う発熱量の増大などの不都
合が生じる。
５０および溝部１５２を形成するには、第１の絶縁膜１
２０と第２の絶縁膜１４０との間に、第２の絶縁膜１４
０のエッチングにおいてマスク層として機能する窒化シ
リコン膜１３０を介在しなければならない。第１の絶縁
膜１２０と第２の絶縁膜１４０との間に、窒化シリコン
膜１３０が介在すると、窒化シリコン膜１３０は誘電率
が高いため、ＲＣ配線遅延、すなわち配線抵抗の増大と
配線容量の増大とによる信号伝達の遅延が生じる。ＲＣ
配線遅延が生じることにより、たとえば半導体装置の処
理能力（たとえばスピード）の低下、クロストークによ
る誤動作、消費電力増加に伴う発熱量の増大などの不都
合が生じる。
【０００８】
【発明が解決しようとする課題】本発明の目的は、良好
な電気的特性を有する半導体装置およびその製造方法を
提供することにある。
な電気的特性を有する半導体装置およびその製造方法を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、複数の配線層と、該配線層の相互間に存在す
る絶縁層とを含む半導体装置の製造方法であって、
（Ａ）第１の配線層の上に絶縁層を形成する工程、
（Ｂ）前記絶縁層の上部において、第２の配線層を形成
することになる領域に配線溝を形成し、かつ該絶縁層の
下部において、該第２の配線層と前記第１の配線層とを
電気的に接続するコンタクト層を形成することになる領
域にスルーホールを形成する工程、および（Ｃ）前記配
線溝および前記スルーホールに導電材を一体的に充填
し、前記配線溝において前記第２の配線層を形成し、前
記スルーホールにおいて前記コンタクト層を形成する工
程を含み、前記工程（Ｂ）は、以下の工程（ａ）〜
（ｄ）を含む。（ａ）前記絶縁層の上に、前記配線溝を
形成しようとする領域の上方において開口部を有する第
１のマスク層を形成する工程、（ｂ）前記第１のマスク
層および前記絶縁層の上に、前記スルーホールを形成し
ようとする領域の上方において開口部を有する第２のマ
スク層であって、前記第１のマスク層とエッチングレー
トが異なる第２のマスク層を形成する工程、（ｃ）前記
第２のマスク層をマスクとして、前記絶縁層をエッチン
グする工程、および（ｄ）前記第１のマスク層をマスク
として前記絶縁層をエッチングし、前記配線溝および前
記スルーホールを形成する工程。
造方法は、複数の配線層と、該配線層の相互間に存在す
る絶縁層とを含む半導体装置の製造方法であって、
（Ａ）第１の配線層の上に絶縁層を形成する工程、
（Ｂ）前記絶縁層の上部において、第２の配線層を形成
することになる領域に配線溝を形成し、かつ該絶縁層の
下部において、該第２の配線層と前記第１の配線層とを
電気的に接続するコンタクト層を形成することになる領
域にスルーホールを形成する工程、および（Ｃ）前記配
線溝および前記スルーホールに導電材を一体的に充填
し、前記配線溝において前記第２の配線層を形成し、前
記スルーホールにおいて前記コンタクト層を形成する工
程を含み、前記工程（Ｂ）は、以下の工程（ａ）〜
（ｄ）を含む。（ａ）前記絶縁層の上に、前記配線溝を
形成しようとする領域の上方において開口部を有する第
１のマスク層を形成する工程、（ｂ）前記第１のマスク
層および前記絶縁層の上に、前記スルーホールを形成し
ようとする領域の上方において開口部を有する第２のマ
スク層であって、前記第１のマスク層とエッチングレー
トが異なる第２のマスク層を形成する工程、（ｃ）前記
第２のマスク層をマスクとして、前記絶縁層をエッチン
グする工程、および（ｄ）前記第１のマスク層をマスク
として前記絶縁層をエッチングし、前記配線溝および前
記スルーホールを形成する工程。
【００１０】以上の半導体装置の製造方法によれば、絶
縁層中に窒化シリコン膜を介在させることなく、配線溝
とスルーホールとを形成することができる。つまり、第
２のマスク層をマスクとして絶縁層をエッチングするこ
とにより、絶縁層の上部において、スルーホールと同一
パターンを有する溝部を形成し、次いで、第１のマスク
層をマスクとして、溝部の形状を維持しながら絶縁層を
エッチングし、スルーホールと配線溝とを自己整合的に
形成している。このように、絶縁層中に窒化シリコン膜
を介在させることなく、配線溝とスルーホールとを形成
することができるため、窒化シリコン膜を形成する工程
を減らすことができる。
縁層中に窒化シリコン膜を介在させることなく、配線溝
とスルーホールとを形成することができる。つまり、第
２のマスク層をマスクとして絶縁層をエッチングするこ
とにより、絶縁層の上部において、スルーホールと同一
パターンを有する溝部を形成し、次いで、第１のマスク
層をマスクとして、溝部の形状を維持しながら絶縁層を
エッチングし、スルーホールと配線溝とを自己整合的に
形成している。このように、絶縁層中に窒化シリコン膜
を介在させることなく、配線溝とスルーホールとを形成
することができるため、窒化シリコン膜を形成する工程
を減らすことができる。
【００１１】また、こうして得られた半導体装置は、絶
縁層中に、窒化シリコン膜が介在していないため、第１
の配線層と第２の配線層との間の比誘電率を、これらの
配線層の間に存在する絶縁層に起因する分にのみに抑え
ることができる。その結果、ＲＣ配線遅延を最小限に抑
えることができる。
縁層中に、窒化シリコン膜が介在していないため、第１
の配線層と第２の配線層との間の比誘電率を、これらの
配線層の間に存在する絶縁層に起因する分にのみに抑え
ることができる。その結果、ＲＣ配線遅延を最小限に抑
えることができる。
【００１２】また、前記工程（Ｃ）は、前記配線溝およ
び前記スルーホールに導電材を一体的に充填した後、該
導電材をＣＭＰ法により研磨することができる。
び前記スルーホールに導電材を一体的に充填した後、該
導電材をＣＭＰ法により研磨することができる。
【００１３】第１のマスク層の構成材料は、特に限定さ
れないが、たとえば無機材料を挙げることができる。第
１のマスク層が無機材料よりなる場合には、無機材料
は、シリコン窒化物またはシリコン酸化物よりなること
が好ましい。無機材料がシリコン窒化物またはシリコン
酸化物よりなることで、導電材をＣＭＰ法で研磨する際
に、第１のマスク層をストッパとして用いることができ
る。
れないが、たとえば無機材料を挙げることができる。第
１のマスク層が無機材料よりなる場合には、無機材料
は、シリコン窒化物またはシリコン酸化物よりなること
が好ましい。無機材料がシリコン窒化物またはシリコン
酸化物よりなることで、導電材をＣＭＰ法で研磨する際
に、第１のマスク層をストッパとして用いることができ
る。
【００１４】前記工程（ｃ）と前記工程（ｄ）とは、連
続して行ってもよい。
続して行ってもよい。
【００１５】前記工程（ｃ）は、前記第２のマスク層
が、前記絶縁層のエッチングの際に同時に除去される工
程であることが好ましい。前記第２のマスク層が、前記
絶縁層のエッチングの際に同時に除去されることによ
り、第２のマスク層を除去する工程を減らすことができ
る。また、第２のマスク層と絶縁層との選択比，第２の
マスク層の形状（特に高さ）等を制御することのみで、
絶縁層におけるスルーホールと配線溝との深さの比を制
御することができる。第２のマスク層のエッチングレー
トは、得ようとするスルーホールと配線溝との深さの比
により異なるが、１０００〜８０００オングストローム
／分の範囲にあることが好ましく、２０００〜３０００
オングストローム／分の範囲にあることがさらに好まし
い。第２のマスク層の高さ（膜厚）としては、３０００
〜９０００オングストロームの範囲にあることが好まし
い。
が、前記絶縁層のエッチングの際に同時に除去される工
程であることが好ましい。前記第２のマスク層が、前記
絶縁層のエッチングの際に同時に除去されることによ
り、第２のマスク層を除去する工程を減らすことができ
る。また、第２のマスク層と絶縁層との選択比，第２の
マスク層の形状（特に高さ）等を制御することのみで、
絶縁層におけるスルーホールと配線溝との深さの比を制
御することができる。第２のマスク層のエッチングレー
トは、得ようとするスルーホールと配線溝との深さの比
により異なるが、１０００〜８０００オングストローム
／分の範囲にあることが好ましく、２０００〜３０００
オングストローム／分の範囲にあることがさらに好まし
い。第２のマスク層の高さ（膜厚）としては、３０００
〜９０００オングストロームの範囲にあることが好まし
い。
【００１６】前記第２のマスク層は、パターニングの容
易さからフォトレジストなどの有機材料からなることが
好ましい。前記第２のマスク層の構成材料が有機材料で
ある場合には、前記工程（ｃ）におけるエッチングのエ
ッチャントとしては、ＣＦ系のガスを含む混合ガスであ
ることが好ましい。このＣＦ系のガスとしては、Ｃ
Ｆ 4 ，ＣＨＦ3 ，Ｃ2 Ｆ6 ，Ｃ4 Ｆ8 およびＣ5 Ｆ8 か
ら選択される少なくとも１種であることが好ましい。ま
た、ＣＦ系のガスを含む混合ガスは、ＣＯ，Ａｒ，Ｏ2
およびＮ2 から選択される少なくとも１種を含むことが
好ましい。
易さからフォトレジストなどの有機材料からなることが
好ましい。前記第２のマスク層の構成材料が有機材料で
ある場合には、前記工程（ｃ）におけるエッチングのエ
ッチャントとしては、ＣＦ系のガスを含む混合ガスであ
ることが好ましい。このＣＦ系のガスとしては、Ｃ
Ｆ 4 ，ＣＨＦ3 ，Ｃ2 Ｆ6 ，Ｃ4 Ｆ8 およびＣ5 Ｆ8 か
ら選択される少なくとも１種であることが好ましい。ま
た、ＣＦ系のガスを含む混合ガスは、ＣＯ，Ａｒ，Ｏ2
およびＮ2 から選択される少なくとも１種を含むことが
好ましい。
【００１７】前記導電材は、少なくとも、アルミニウム
または銅のいずれか一方を含むことが好ましい。
または銅のいずれか一方を含むことが好ましい。
【００１８】こうして得られた半導体装置は、複数の配
線層と、該配線層の相互間に存在する絶縁層とを含む半
導体装置であって、前記絶縁層の少なくとも一つにおい
て、該絶縁層の上部において形成された配線溝と、該絶
縁層の下部において第１の配線層の表面の一部を露出す
るようにして形成されたスルーホールとからなり、かつ
段部を有する溝部と、前記溝部に導電材を充填すること
により、前記配線溝において形成された第２の配線層
と、前記スルーホールにおいて形成されたコンタクト層
と、を有する。
線層と、該配線層の相互間に存在する絶縁層とを含む半
導体装置であって、前記絶縁層の少なくとも一つにおい
て、該絶縁層の上部において形成された配線溝と、該絶
縁層の下部において第１の配線層の表面の一部を露出す
るようにして形成されたスルーホールとからなり、かつ
段部を有する溝部と、前記溝部に導電材を充填すること
により、前記配線溝において形成された第２の配線層
と、前記スルーホールにおいて形成されたコンタクト層
と、を有する。
【００１９】前記溝部の段部における、配線溝の底面と
スルーホールの側面とのなす角は、ほぼ直角である。
スルーホールの側面とのなす角は、ほぼ直角である。
【００２０】なお、本発明においては、第１の配線層
は、第１層目あるいは第２層目以上に形成された配線
層、または基板表面に形成されたゲート電極、拡散層な
どの半導体素子を構成する導電部なども含む。
は、第１層目あるいは第２層目以上に形成された配線
層、または基板表面に形成されたゲート電極、拡散層な
どの半導体素子を構成する導電部なども含む。
【００２１】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２２】（デバイスの構造）本実施の形態にかかる
半導体装置１００について説明する。図１は、本実施の
形態にかかる半導体装置１００を模式的に示す断面図で
ある。
半導体装置１００について説明する。図１は、本実施の
形態にかかる半導体装置１００を模式的に示す断面図で
ある。
【００２３】本実施の形態にかかる半導体装置１００の
基板１０の表面には、ＭＯＳＦＥＴなどの半導体素子、
配線層および素子分離領域（図示せず）が形成されてい
る。基板１０上には、第１の層間絶縁層１２が形成され
ている。第１の層間絶縁層１２には、基板１０の表面に
形成された半導体素子または配線層と第１の配線層２０
とを接続するコンタクト層（図示せず）が形成されてい
る。
基板１０の表面には、ＭＯＳＦＥＴなどの半導体素子、
配線層および素子分離領域（図示せず）が形成されてい
る。基板１０上には、第１の層間絶縁層１２が形成され
ている。第１の層間絶縁層１２には、基板１０の表面に
形成された半導体素子または配線層と第１の配線層２０
とを接続するコンタクト層（図示せず）が形成されてい
る。
【００２４】第１の層間絶縁層１２の上には、第１の配
線層２０および第１の配線絶縁層２２が形成されてい
る。第１の配線絶縁層２２は、第１の配線層２０の相互
間を分離するようにして形成されている。第１の配線層
２０の上面と第１の配線絶縁層２２の上面とは、ほぼ同
一面（同一の高さの面）を構成している。第１の配線層
２０と第１の配線絶縁層２２との上には、第２の層間絶
縁層３０が形成されている。第２の層間絶縁層３０に
は、所定の位置にスルーホール３２が形成されている。
第２の層間絶縁層３０の上には、第２の配線絶縁層４０
が形成されている。第２の配線絶縁層４０の所定の位置
に配線溝４２が形成されている。第２の層間絶縁層３０
と第２の配線絶縁層４０とは、一体的に形成されてい
る。スルーホール３２と配線溝４２とは、所定の位置で
連結され、階段状の溝部８０が形成されている。スルー
ホール３２と配線溝４２とには、一体的に導電材が充填
され、スルーホール３２にはコンタクト層３４が形成さ
れ、配線溝４２には第２の配線層４４が形成されてい
る。第２の配線層４４の上面と、第２の配線絶縁層４０
の上面とは、ほぼ同一面（同一の高さの面）を構成して
いる。
線層２０および第１の配線絶縁層２２が形成されてい
る。第１の配線絶縁層２２は、第１の配線層２０の相互
間を分離するようにして形成されている。第１の配線層
２０の上面と第１の配線絶縁層２２の上面とは、ほぼ同
一面（同一の高さの面）を構成している。第１の配線層
２０と第１の配線絶縁層２２との上には、第２の層間絶
縁層３０が形成されている。第２の層間絶縁層３０に
は、所定の位置にスルーホール３２が形成されている。
第２の層間絶縁層３０の上には、第２の配線絶縁層４０
が形成されている。第２の配線絶縁層４０の所定の位置
に配線溝４２が形成されている。第２の層間絶縁層３０
と第２の配線絶縁層４０とは、一体的に形成されてい
る。スルーホール３２と配線溝４２とは、所定の位置で
連結され、階段状の溝部８０が形成されている。スルー
ホール３２と配線溝４２とには、一体的に導電材が充填
され、スルーホール３２にはコンタクト層３４が形成さ
れ、配線溝４２には第２の配線層４４が形成されてい
る。第２の配線層４４の上面と、第２の配線絶縁層４０
の上面とは、ほぼ同一面（同一の高さの面）を構成して
いる。
【００２５】（製造プロセス）次に、本実施の形態にか
かる半導体装置１００の製造方法について説明する。図
２〜図１０は、本実施の形態にかかる半導体装置１００
の製造工程を模式的に示す断面図である。
かる半導体装置１００の製造方法について説明する。図
２〜図１０は、本実施の形態にかかる半導体装置１００
の製造工程を模式的に示す断面図である。
【００２６】まず、図２を参照して説明する。一般的な
方法により、基板１０の表面に、ＭＯＳＦＥＴなどの半
導体素子、配線層および素子分離領域（図示せず）を形
成する。第１の層間絶縁層１２にスルーホールおよびコ
ンタクト層（図示せず）を形成する。第１の配線絶縁層
２２および第１の配線層２０を形成し、必要に応じて第
１の配線絶縁層２２および第１の配線層２０をＣＭＰ法
により研磨し平坦化することによって、第１の配線絶縁
層２０の上面と第１の配線層２２の上面とが、基板を基
準としてほぼ同一の高さとなるようにする。
方法により、基板１０の表面に、ＭＯＳＦＥＴなどの半
導体素子、配線層および素子分離領域（図示せず）を形
成する。第１の層間絶縁層１２にスルーホールおよびコ
ンタクト層（図示せず）を形成する。第１の配線絶縁層
２２および第１の配線層２０を形成し、必要に応じて第
１の配線絶縁層２２および第１の配線層２０をＣＭＰ法
により研磨し平坦化することによって、第１の配線絶縁
層２０の上面と第１の配線層２２の上面とが、基板を基
準としてほぼ同一の高さとなるようにする。
【００２７】図２に示すように、第１の配線層２０およ
び第１の配線絶縁層２２上に、スルーホール３２が形成
されることになる第２の層間絶縁層３０と、配線溝４２
が形成されることになる第２の配線絶縁層４０（以下総
称して「絶縁層５０」という）を一体的に連続して形成
する。絶縁層５０の構成物質としては、酸化シリコン、
フッ素添加の酸化シリコン、比誘電率が３以下の無機ま
たは有機の低誘電率材料が好ましい。無機の低誘電率材
料としては、たとえばポーラスシリコンなどを挙げるこ
とができ、有機の低誘電率材料としては、たとえば有機
ポリマーなどを挙げることができる。絶縁層５０の形成
方法としては、たとえば高密度プラズマＣＶＤ法，熱Ｃ
ＶＤ法，プラズマＣＶＤ法，常圧ＣＶＤ法，スピンコー
ト法などの塗布法，スパッタ法，熱蒸着法などを挙げる
ことができる。堆積させる絶縁層５０の膜厚としては、
デバイスの設計によるが、たとえば２００〜２０００ｎ
ｍである。
び第１の配線絶縁層２２上に、スルーホール３２が形成
されることになる第２の層間絶縁層３０と、配線溝４２
が形成されることになる第２の配線絶縁層４０（以下総
称して「絶縁層５０」という）を一体的に連続して形成
する。絶縁層５０の構成物質としては、酸化シリコン、
フッ素添加の酸化シリコン、比誘電率が３以下の無機ま
たは有機の低誘電率材料が好ましい。無機の低誘電率材
料としては、たとえばポーラスシリコンなどを挙げるこ
とができ、有機の低誘電率材料としては、たとえば有機
ポリマーなどを挙げることができる。絶縁層５０の形成
方法としては、たとえば高密度プラズマＣＶＤ法，熱Ｃ
ＶＤ法，プラズマＣＶＤ法，常圧ＣＶＤ法，スピンコー
ト法などの塗布法，スパッタ法，熱蒸着法などを挙げる
ことができる。堆積させる絶縁層５０の膜厚としては、
デバイスの設計によるが、たとえば２００〜２０００ｎ
ｍである。
【００２８】次いで、図３に示すように、絶縁層５０上
に第１のマスク層６０を形成する。第１のマスク層６０
の構成物質としては、特に限定されないが、たとえば窒
化シリコン、酸化シリコン、窒化酸化シリコン、ポリシ
リコンなどの無機材料あるいは有機材料を挙げることが
できる。さらに、好ましい第１のマスク層６０の構成物
質としては、後述の導電層７０（図８参照）の研磨にお
いてストッパ層として機能し得る物質、たとえば窒化シ
リコン，酸化シリコン、窒化酸化シリコンなどを挙げる
ことができる。第１のマスク層６０の成膜方法として
は、たとえばＣＶＤ法などを挙げることができる。
に第１のマスク層６０を形成する。第１のマスク層６０
の構成物質としては、特に限定されないが、たとえば窒
化シリコン、酸化シリコン、窒化酸化シリコン、ポリシ
リコンなどの無機材料あるいは有機材料を挙げることが
できる。さらに、好ましい第１のマスク層６０の構成物
質としては、後述の導電層７０（図８参照）の研磨にお
いてストッパ層として機能し得る物質、たとえば窒化シ
リコン，酸化シリコン、窒化酸化シリコンなどを挙げる
ことができる。第１のマスク層６０の成膜方法として
は、たとえばＣＶＤ法などを挙げることができる。
【００２９】次いで、第１のマスク層６０の上に、フォ
トレジストを塗布し、フォトリソグラフィーによりフォ
トレジスト（図示せず）をパターニングする。このフォ
トレジストは、配線溝４２を形成したい領域の上方にお
いて開口されている。このフォトレジストをマスクとし
て、第１のマスク層６０をエッチングし、パターニング
をする。このエッチングにより、図３に示すように、第
１のマスク層６０は、配線溝４２を形成したい領域の上
方において開口部６６を有する。
トレジストを塗布し、フォトリソグラフィーによりフォ
トレジスト（図示せず）をパターニングする。このフォ
トレジストは、配線溝４２を形成したい領域の上方にお
いて開口されている。このフォトレジストをマスクとし
て、第１のマスク層６０をエッチングし、パターニング
をする。このエッチングにより、図３に示すように、第
１のマスク層６０は、配線溝４２を形成したい領域の上
方において開口部６６を有する。
【００３０】次いで、図４に示すように、第１のマスク
層６０および絶縁層５０上に、第２のマスク層６２を形
成する。第２のマスク層６２の構成物質としては、絶縁
層５０のエッチングの工程において、同時に徐々に除去
される物質であれば特に限定されない。第１のマスク層
６０が窒化シリコンからなる場合には、第２のマスク層
６２の構成物質としては、たとえばポジあるいはネガ型
のフォトレジストなどの有機材料がパターニングの容易
さから好ましい。
層６０および絶縁層５０上に、第２のマスク層６２を形
成する。第２のマスク層６２の構成物質としては、絶縁
層５０のエッチングの工程において、同時に徐々に除去
される物質であれば特に限定されない。第１のマスク層
６０が窒化シリコンからなる場合には、第２のマスク層
６２の構成物質としては、たとえばポジあるいはネガ型
のフォトレジストなどの有機材料がパターニングの容易
さから好ましい。
【００３１】次いで、第２のマスク層６２を形成する。
第２のマスク層６２は、スルーホール３２を形成したい
領域の上方において開口部６８を有する。第２のマスク
層６２が上記のフォトレジストからなる場合には、上記
のフォトレジストを塗布し、フォトリソグラフィにより
パターニングすることができる。また、第２のマスク層
６２が上記のフォトレジスト以外の物質からなる場合に
は、第２のマスク層６２上にフォトレジストを塗布し、
フォトリソグラフィによりレジストをパターニングし、
このレジストをマスクとして第２のマスク層６２をエッ
チングすることにより、第２のマスク層６２をパターニ
ングすることができる。
第２のマスク層６２は、スルーホール３２を形成したい
領域の上方において開口部６８を有する。第２のマスク
層６２が上記のフォトレジストからなる場合には、上記
のフォトレジストを塗布し、フォトリソグラフィにより
パターニングすることができる。また、第２のマスク層
６２が上記のフォトレジスト以外の物質からなる場合に
は、第２のマスク層６２上にフォトレジストを塗布し、
フォトリソグラフィによりレジストをパターニングし、
このレジストをマスクとして第２のマスク層６２をエッ
チングすることにより、第２のマスク層６２をパターニ
ングすることができる。
【００３２】次に、図５に示すように、第２のマスク層
６２を絶縁層５０のマスクとして機能させつつ、絶縁層
５０および第２のマスク層６２をエッチングする。この
エッチングにおいて、絶縁層５０の上部において溝部５
２が形成される。以下、第２のマスク層６２をマスクと
して行うエッチングを第１のエッチングという。第１の
エッチングのエッチング方法としては、ドライエッチン
グ法が好ましく、さらに好ましくは高密度プラズマエッ
チング法である。ドライエッチング法によれば、エッチ
ング条件（たとえばエッチャント，プラズマ密度，圧
力，温度）を調整することにより、絶縁層５０のエッチ
ングレートと第２のマスク層６２のエッチングレートと
を独立に変えることができ、また、第１のエッチングと
後述の第２のエッチングとを同一装置内で実施すること
ができる。また、このエッチングのエッチャントとして
は、絶縁層５０とレジスト層Ｒとを同時にエッチングす
ることができるものであれば特に限定されないが、第２
のマスク層６２がフォトレジストなどの有機材料からな
り、かつ絶縁層５０が酸化シリコンからなる場合には、
ＣＦ系のガスを含む混合ガスであることが好ましい。こ
のＣＦ系のガスとしては、ＣＦ4 ，ＣＨＦ3 ，Ｃ
2 Ｆ6 ，Ｃ4 Ｆ8 およびＣ5 Ｆ8 から選択される少なく
とも１種であることが好ましい。また、ＣＦ系のガスを
含む混合ガスは、ＣＯ，Ａｒ，Ｏ2 およびＮ2 から選択
される少なくとも１種を含むことが好ましい。第２のマ
スク層のエッチングレートは、得ようとするスルーホー
ル３２と配線溝４２との深さの比により異なるが、１０
００〜８０００オングストローム／分の範囲にあること
が好ましく、２０００〜３０００オングストローム／分
の範囲にあることがさらに好ましい。第２のマスク層の
高さ（膜厚）としては、３０００〜９０００オングスト
ロームの範囲にあることが好ましい。
６２を絶縁層５０のマスクとして機能させつつ、絶縁層
５０および第２のマスク層６２をエッチングする。この
エッチングにおいて、絶縁層５０の上部において溝部５
２が形成される。以下、第２のマスク層６２をマスクと
して行うエッチングを第１のエッチングという。第１の
エッチングのエッチング方法としては、ドライエッチン
グ法が好ましく、さらに好ましくは高密度プラズマエッ
チング法である。ドライエッチング法によれば、エッチ
ング条件（たとえばエッチャント，プラズマ密度，圧
力，温度）を調整することにより、絶縁層５０のエッチ
ングレートと第２のマスク層６２のエッチングレートと
を独立に変えることができ、また、第１のエッチングと
後述の第２のエッチングとを同一装置内で実施すること
ができる。また、このエッチングのエッチャントとして
は、絶縁層５０とレジスト層Ｒとを同時にエッチングす
ることができるものであれば特に限定されないが、第２
のマスク層６２がフォトレジストなどの有機材料からな
り、かつ絶縁層５０が酸化シリコンからなる場合には、
ＣＦ系のガスを含む混合ガスであることが好ましい。こ
のＣＦ系のガスとしては、ＣＦ4 ，ＣＨＦ3 ，Ｃ
2 Ｆ6 ，Ｃ4 Ｆ8 およびＣ5 Ｆ8 から選択される少なく
とも１種であることが好ましい。また、ＣＦ系のガスを
含む混合ガスは、ＣＯ，Ａｒ，Ｏ2 およびＮ2 から選択
される少なくとも１種を含むことが好ましい。第２のマ
スク層のエッチングレートは、得ようとするスルーホー
ル３２と配線溝４２との深さの比により異なるが、１０
００〜８０００オングストローム／分の範囲にあること
が好ましく、２０００〜３０００オングストローム／分
の範囲にあることがさらに好ましい。第２のマスク層の
高さ（膜厚）としては、３０００〜９０００オングスト
ロームの範囲にあることが好ましい。
【００３３】なお、第１のエッチングの後、第２のマス
ク層６２が残存している場合には、必要に応じて、酸素
のみのプラズマエッチングに切り替えることで、除去す
ることができる。第２のマスク層６２が残存している場
合の第２のマスク層６２の除去は、第１のエッチングと
同一装置内で実施することができる。
ク層６２が残存している場合には、必要に応じて、酸素
のみのプラズマエッチングに切り替えることで、除去す
ることができる。第２のマスク層６２が残存している場
合の第２のマスク層６２の除去は、第１のエッチングと
同一装置内で実施することができる。
【００３４】図６に示すように、第２のマスク層６２が
除去された後は、図７に示すように、第１のマスク層６
０をマスクとして機能させ、絶縁層５０をエッチングす
る。このエッチングにおいて、絶縁層５０は溝部５２の
形状を維持しながらエッチングされる。このエッチング
が完了した後、図７に示すように、第２の層間絶縁層３
０においてスルーホール３２が形成され、第２の配線絶
縁層４０において配線溝４２が自己整合的に形成され
る。以下、第１のマスク層６０をマスクとして行うエッ
チングを第２のエッチングという。第２のエッチングの
エッチング方法としては、たとえば第１のエッチングの
エッチング方法と同様のものを挙げることができる。第
２のエッチング方法は、第１のエッチング方法と同一で
あることが好ましい。第１のエッチングと第２のエッチ
ングとが同一である場合には、第１のエッチングと第２
のエッチングとを連続して行うことができる。第２のエ
ッチングのエッチャントとしては特に限定されないが、
たとえば第１のエッチングのエッチャントと同様のもの
を挙げることができる。
除去された後は、図７に示すように、第１のマスク層６
０をマスクとして機能させ、絶縁層５０をエッチングす
る。このエッチングにおいて、絶縁層５０は溝部５２の
形状を維持しながらエッチングされる。このエッチング
が完了した後、図７に示すように、第２の層間絶縁層３
０においてスルーホール３２が形成され、第２の配線絶
縁層４０において配線溝４２が自己整合的に形成され
る。以下、第１のマスク層６０をマスクとして行うエッ
チングを第２のエッチングという。第２のエッチングの
エッチング方法としては、たとえば第１のエッチングの
エッチング方法と同様のものを挙げることができる。第
２のエッチング方法は、第１のエッチング方法と同一で
あることが好ましい。第１のエッチングと第２のエッチ
ングとが同一である場合には、第１のエッチングと第２
のエッチングとを連続して行うことができる。第２のエ
ッチングのエッチャントとしては特に限定されないが、
たとえば第１のエッチングのエッチャントと同様のもの
を挙げることができる。
【００３５】次いで、図８に示すように、スルーホール
３２および配線溝４２を充填するように、絶縁層５０上
に導電層７０を形成する。導電層７０は、Ａｌ合金、Ｃ
ｕ合金、純Ｃｕなどの１層の配線層からなるもの、Ｗ埋
め込み配線層またはこれらのいずれかからなる配線層の
下層にＴｉ，ＴｉＮなどのバリア膜やウエッティング層
などを形成した積層構造であってもよい。積層構造の具
体例としては、Ａｌ合金層を主体とする配線層の場合、
Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ，Ｔｉ／Ａｌ−Ｃｕ，Ｔａ／
ＴａＮ／Ａｌ−Ｃｕ，Ｎｂ／Ａｌ−Ｃｕなどの積層構造
を挙げられ、Ｃｕを主体とする配線層の場合、Ｔｉ／Ｔ
ｉＮ／Ｃｕ，Ｔａ／ＴａＮ／Ｃｕ，ＷＮ／Ｃｕなどの積
層構造を挙げることができる。導電層７０を形成する方
法としては、たとえばＣＶＤ法，メッキを利用した方
法，スパッタリング法，蒸着法，塗布法などを挙げるこ
とができる。
３２および配線溝４２を充填するように、絶縁層５０上
に導電層７０を形成する。導電層７０は、Ａｌ合金、Ｃ
ｕ合金、純Ｃｕなどの１層の配線層からなるもの、Ｗ埋
め込み配線層またはこれらのいずれかからなる配線層の
下層にＴｉ，ＴｉＮなどのバリア膜やウエッティング層
などを形成した積層構造であってもよい。積層構造の具
体例としては、Ａｌ合金層を主体とする配線層の場合、
Ｔｉ／ＴｉＮ／Ａｌ−Ｃｕ，Ｔｉ／Ａｌ−Ｃｕ，Ｔａ／
ＴａＮ／Ａｌ−Ｃｕ，Ｎｂ／Ａｌ−Ｃｕなどの積層構造
を挙げられ、Ｃｕを主体とする配線層の場合、Ｔｉ／Ｔ
ｉＮ／Ｃｕ，Ｔａ／ＴａＮ／Ｃｕ，ＷＮ／Ｃｕなどの積
層構造を挙げることができる。導電層７０を形成する方
法としては、たとえばＣＶＤ法，メッキを利用した方
法，スパッタリング法，蒸着法，塗布法などを挙げるこ
とができる。
【００３６】次に、導電層７０を研磨し平坦化する。こ
こで、第１のマスク層６０が研磨においてストッパとし
て機能し得る物質からなる場合には、第１のマスク層６
０は、ストッパとして用いることができる。導電層７０
の研磨の方法として、たとえばＣＭＰ法，ドライエッチ
バック法，ウエット除去法などを挙げることができる。
その後、第１のマスク層６０を除去する。
こで、第１のマスク層６０が研磨においてストッパとし
て機能し得る物質からなる場合には、第１のマスク層６
０は、ストッパとして用いることができる。導電層７０
の研磨の方法として、たとえばＣＭＰ法，ドライエッチ
バック法，ウエット除去法などを挙げることができる。
その後、第１のマスク層６０を除去する。
【００３７】次に、第２の配線絶縁層４０の上面のレベ
ルより突出した導電層７０の部分を必要に応じて除去
し、第２の配線絶縁層４０の上面と、導電層７０の上面
とが、基板を基準としてほぼ同一の高さとなるようにす
る。この導電層７０の部分を除去する方法としては、た
とえばＣＭＰ法，ドライエッチバック法，ウエット除去
法を挙げることができる。
ルより突出した導電層７０の部分を必要に応じて除去
し、第２の配線絶縁層４０の上面と、導電層７０の上面
とが、基板を基準としてほぼ同一の高さとなるようにす
る。この導電層７０の部分を除去する方法としては、た
とえばＣＭＰ法，ドライエッチバック法，ウエット除去
法を挙げることができる。
【００３８】以上のようにして、スルーホール３２には
コンタクト層３４が形成され、配線溝４２には第２の配
線層４４が形成される。こうして、本実施の形態にかか
る半導体装置１００が完成する。
コンタクト層３４が形成され、配線溝４２には第２の配
線層４４が形成される。こうして、本実施の形態にかか
る半導体装置１００が完成する。
【００３９】本実施の形態においては、第１のマスク層
６０をマスクとする第１のエッチングと、第２のマスク
層６２をマスクとする第２のエッチングとで、スルーホ
ール３２と配線溝４２とを同時に形成している。このよ
うにしてスルーホール３２と配線溝４２とを形成したこ
とにより、たとえば、次のような利点がある。
６０をマスクとする第１のエッチングと、第２のマスク
層６２をマスクとする第２のエッチングとで、スルーホ
ール３２と配線溝４２とを同時に形成している。このよ
うにしてスルーホール３２と配線溝４２とを形成したこ
とにより、たとえば、次のような利点がある。
【００４０】第２の層間絶縁層３０と第２の配線絶縁層
４０との間に、窒化シリコン膜を介在させることなく、
スルーホール３２と配線溝４２とを同時に形成すること
ができる。このため、窒化シリコン膜を介在させる工程
を軽減することができる。
４０との間に、窒化シリコン膜を介在させることなく、
スルーホール３２と配線溝４２とを同時に形成すること
ができる。このため、窒化シリコン膜を介在させる工程
を軽減することができる。
【００４１】また、こうして得られた半導体装置は、第
２の層間絶縁層３０と第２の配線絶縁層４０との間に、
窒化シリコン膜が介在していない。そのため、第１の配
線層２０と第２の配線層４４との間の比誘電率を、第２
の層間絶縁層３０に起因する分にのみに抑えることがで
きる。その結果、ＲＣ配線遅延を最小限に抑えることが
できる。
２の層間絶縁層３０と第２の配線絶縁層４０との間に、
窒化シリコン膜が介在していない。そのため、第１の配
線層２０と第２の配線層４４との間の比誘電率を、第２
の層間絶縁層３０に起因する分にのみに抑えることがで
きる。その結果、ＲＣ配線遅延を最小限に抑えることが
できる。
【００４２】また、スルーホール３２を形成するための
フォトリソ技術を軽減することができる。つまり、スル
ーホール３２のパターンを、第２のマスク層６２のパタ
ーンに依存させているため、アライメントエラーに起因
するスルーホール３２の細りがなく、メタルのＧａｐ−
ｆｉｌｌマージン不足による断線、ＥＭ（エレクトロマ
イグレーション）劣化、コンタクト抵抗の増大を防止す
ることができ、その結果、配線の信頼性が増す。
フォトリソ技術を軽減することができる。つまり、スル
ーホール３２のパターンを、第２のマスク層６２のパタ
ーンに依存させているため、アライメントエラーに起因
するスルーホール３２の細りがなく、メタルのＧａｐ−
ｆｉｌｌマージン不足による断線、ＥＭ（エレクトロマ
イグレーション）劣化、コンタクト抵抗の増大を防止す
ることができ、その結果、配線の信頼性が増す。
【００４３】また、スルーホール３２と配線溝４２とを
同時に形成することができるため、工程の簡素化が図ら
れる。
同時に形成することができるため、工程の簡素化が図ら
れる。
【００４４】また、本実施の形態においては、第１のエ
ッチングにおいて、同時に第２のマスク層６２を除去し
ている。このため、第２のマスク層６２を除去する工程
を減らすことができる。また、第１のエッチングにおい
て、同時に第２のマスク層６２を除去しているため、第
２のマスク層６２と絶縁層５０との選択比，第２のマス
ク層６２の形状（特に高さ）等を制御することのみで、
絶縁層５０におけるスルーホール３２と配線溝４２との
深さの比を制御することができる。
ッチングにおいて、同時に第２のマスク層６２を除去し
ている。このため、第２のマスク層６２を除去する工程
を減らすことができる。また、第１のエッチングにおい
て、同時に第２のマスク層６２を除去しているため、第
２のマスク層６２と絶縁層５０との選択比，第２のマス
ク層６２の形状（特に高さ）等を制御することのみで、
絶縁層５０におけるスルーホール３２と配線溝４２との
深さの比を制御することができる。
【００４５】本実施の形態は、本発明の要旨を越えない
範囲において、種々の変更が可能である。たとえば上記
の実施の形態においては、第１の配線層２０の上に形成
された絶縁層５０にスルーホール３２と配線溝４２とを
同時に形成したが、本実施の形態は、半導体素子が形成
された基板の表面に形成された第１層目、あるいは第２
層目より上の絶縁層にコンタクトホールと配線溝とを同
時に形成する場合にも適用できる。
範囲において、種々の変更が可能である。たとえば上記
の実施の形態においては、第１の配線層２０の上に形成
された絶縁層５０にスルーホール３２と配線溝４２とを
同時に形成したが、本実施の形態は、半導体素子が形成
された基板の表面に形成された第１層目、あるいは第２
層目より上の絶縁層にコンタクトホールと配線溝とを同
時に形成する場合にも適用できる。
【図１】実施の形態に係る半導体装置を模式的に示す断
面図である。
面図である。
【図２】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図３】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図４】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図５】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図６】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図７】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図８】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図９】実施の形態に係る半導体装置の製造方法の工程
を模式的に示す断面図である。
を模式的に示す断面図である。
【図１０】実施の形態に係る半導体装置の製造方法の工
程を模式的に示す断面図である。
程を模式的に示す断面図である。
【図１１】従来例に係る半導体装置の製造方法の工程を
模式的に示す断面図である。
模式的に示す断面図である。
【図１２】従来例に係る半導体装置の製造方法の工程を
模式的に示す断面図である。
模式的に示す断面図である。
【図１３】従来例に係る半導体装置の製造方法の工程を
模式的に示す断面図である。
模式的に示す断面図である。
１０ 基板 １２ 第１の層間絶縁層 ２０ 第１の配線層 ２２ 第１の配線絶縁層 ３０ 第２の層間絶縁層 ３２ スルーホール ３４ コンタクト層 ４０ 第２の配線絶縁層 ４２ 配線溝 ４４ 第２の配線層 ５０ 絶縁層 ５２ 溝部 ６０ 第１のマスク層 ６２ 第２のマスク層 ７０ 導電層 ８０ 階段状の溝部 １００ 半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH09 HH11 HH12 HH18 HH19 HH21 HH32 HH33 JJ01 JJ08 JJ09 JJ11 JJ12 JJ18 JJ19 JJ21 JJ32 JJ33 MM02 MM08 MM12 MM13 NN06 NN07 PP06 PP15 PP19 PP26 QQ09 QQ12 QQ15 QQ19 QQ21 QQ25 QQ28 QQ31 QQ37 QQ48 RR01 RR04 RR06 RR08 RR21 SS08 SS10 SS12 SS15 SS21 XX24 XX33
Claims (12)
- 【請求項１】 複数の配線層と、該配線層の相互間に存
在する絶縁層とを含む半導体装置の製造方法であって、
（Ａ）第１の配線層の上に絶縁層を形成する工程、
（Ｂ）前記絶縁層の上部において、第２の配線層を形成
することになる領域に配線溝を形成し、かつ該絶縁層の
下部において、該第２の配線層と前記第１の配線層とを
電気的に接続するコンタクト層を形成することになる領
域にスルーホールを形成する工程、および（Ｃ）前記配
線溝および前記スルーホールに導電材を一体的に充填
し、前記配線溝において前記第２の配線層を形成し、前
記スルーホールにおいて前記コンタクト層を形成する工
程を含み、 前記工程（Ｂ）は、以下の工程（ａ）〜（ｄ）を含む半
導体装置の製造方法。（ａ）前記絶縁層の上に、前記配
線溝を形成しようとする領域の上方において開口部を有
する第１のマスク層を形成する工程、（ｂ）前記第１の
マスク層および前記絶縁層の上に、前記スルーホールを
形成しようとする領域の上方において開口部を有する第
２のマスク層であって、前記第１のマスク層とエッチン
グレートが異なる第２のマスク層を形成する工程、
（ｃ）前記第２のマスク層をマスクとして、前記絶縁層
をエッチングする工程、および（ｄ）前記第１のマスク
層をマスクとして前記絶縁層をエッチングし、前記配線
溝および前記スルーホールを形成する工程。 - 【請求項２】 請求項１において、 前記工程（Ｃ）は、前記配線溝および前記スルーホール
に導電材を一体的に充填した後、該導電材をＣＭＰ法に
より研磨して、平坦化する工程を有する、半導体装置の
製造方法。 - 【請求項３】 請求項１または２において、 前記第１のマスク層は、無機材料からなる、半導体装置
の製造方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記無機材料は、シリコン窒化物またはシリコン酸化物
である、半導体装置の製造方法。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記工程（ｃ）および前記工程（ｄ）は、連続して行わ
れる、半導体装置の製造方法。 - 【請求項６】 請求項１ないし５のいずれかにおいて、 前記工程（ｃ）は、前記第２のマスク層が、前記絶縁層
のエッチングの際に同時に除去される工程である、半導
体装置の製造方法。 - 【請求項７】 請求項６において、 前記第２のマスク層は、有機材料からなる、半導体装置
の製造方法。 - 【請求項８】 請求項７において、 前記工程（ｂ）におけるエッチングのエッチャントは、
ＣＦ系のガスを含む混合ガスである、半導体装置の製造
方法。 - 【請求項９】 請求項８において、 前記ＣＦ系のガスは、ＣＦ4 ，ＣＨＦ3 ，Ｃ2 Ｆ6 ，Ｃ
4 Ｆ8 およびＣ5 Ｆ8から選択される少なくとも１種で
ある、半導体装置の製造方法。 - 【請求項１０】請求項８または９において、 前記ＣＦ系のガスを含む混合ガスは、ＣＯ，Ａｒ，Ｏ2
およびＮ2 から選択される少なくとも１種を含む、半導
体装置の製造方法。 - 【請求項１１】請求項１ないし１０のいずれかにおい
て、 前記導電材は、少なくとも、アルミニウムまたは銅のい
ずれか一方を含む、半導体装置の製造方法。 - 【請求項１２】複数の配線層と、該配線層の相互間に存
在する絶縁層とを含む半導体装置であって、 前記絶縁層の少なくとも一つにおいて、該絶縁層の上部
において形成された配線溝と、該絶縁層の下部において
第１の配線層の表面の一部を露出するようにして形成さ
れたスルーホールとからなり、かつ段部を有する溝部
と、 前記溝部に導電材を充填することにより、前記配線溝に
おいて形成された第２の配線層と、前記スルーホールに
おいて形成されたコンタクト層と、を有する半導体装
置。
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|---|---|---|---|---|
| WO2002049089A1 (fr) * | 2000-12-14 | 2002-06-20 | Tokyo Electron Limited | Methode de gravure d'un film isolant poreux, procede de double damasquinage, dispositif a semi-conducteur |
| JP2002222860A (ja) * | 2001-01-29 | 2002-08-09 | Sony Corp | 半導体装置の作成方法 |
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| US6010955A (en) | 1996-09-23 | 2000-01-04 | Kabushiki Kaisha Toshiba | Electrical connection forming process for semiconductor devices |
| US6066569A (en) * | 1997-09-30 | 2000-05-23 | Siemens Aktiengesellschaft | Dual damascene process for metal layers and organic intermetal layers |
| US5877076A (en) | 1997-10-14 | 1999-03-02 | Industrial Technology Research Institute | Opposed two-layered photoresist process for dual damascene patterning |
| US6156643A (en) * | 1998-11-06 | 2000-12-05 | Advanced Micro Devices, Inc. | Method of forming a dual damascene trench and borderless via structure |
| US6017817A (en) * | 1999-05-10 | 2000-01-25 | United Microelectronics Corp. | Method of fabricating dual damascene |
| US6211061B1 (en) * | 1999-10-29 | 2001-04-03 | Taiwan Semiconductor Manufactuirng Company | Dual damascene process for carbon-based low-K materials |
-
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2000
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002049089A1 (fr) * | 2000-12-14 | 2002-06-20 | Tokyo Electron Limited | Methode de gravure d'un film isolant poreux, procede de double damasquinage, dispositif a semi-conducteur |
| JP2002222860A (ja) * | 2001-01-29 | 2002-08-09 | Sony Corp | 半導体装置の作成方法 |
| KR100462764B1 (ko) * | 2002-07-02 | 2004-12-20 | 동부전자 주식회사 | 이종 감광막을 이용한 듀얼 다마신 방법 |
| JP2011171705A (ja) * | 2010-01-19 | 2011-09-01 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2010153909A (ja) * | 2010-03-18 | 2010-07-08 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP4566283B2 (ja) * | 2010-03-18 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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