JP2000040741A - 感光性ポリマーを使用するデュアルダマシン工程による金属配線の形成方法 - Google Patents

感光性ポリマーを使用するデュアルダマシン工程による金属配線の形成方法

Info

Publication number
JP2000040741A
JP2000040741A JP10330935A JP33093598A JP2000040741A JP 2000040741 A JP2000040741 A JP 2000040741A JP 10330935 A JP10330935 A JP 10330935A JP 33093598 A JP33093598 A JP 33093598A JP 2000040741 A JP2000040741 A JP 2000040741A
Authority
JP
Japan
Prior art keywords
interlayer insulating
insulating film
forming
photosensitive polymer
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10330935A
Other languages
English (en)
Other versions
JP3721275B2 (ja
Inventor
Kousai Shin
▲こう▼ 縡 愼
Heishun Kin
炳 俊 金
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2000040741A publication Critical patent/JP2000040741A/ja
Application granted granted Critical
Publication of JP3721275B2 publication Critical patent/JP3721275B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835Combinations of two or more different dielectric layers having a low dielectric constant
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Materials For Photolithography (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】 (修正有) 【課題】 多層金属配線層間で生じるキャパシタンスを
顕著に低減し得る、感光性ポリマーを使用するデュアル
ダマシン工程による金属配線の形成方法を提供する。 【解決手段】 導電層の形成された半導体基板110上
に第1の層間絶縁膜120を形成する。第1の層間絶縁
膜上に、第1の幅を有するとともに、第1の層間絶縁膜
の上面を露出させる第1の開口部を含む感光性ポリマー
パターン130を形成する。感光性ポリマーパターンの
上部及び第1の層間絶縁膜の上部に、第2の層間絶縁膜
140を形成する。第2の層間絶縁膜上に第1の幅より
も大きい第2の幅を有する上に、第2の層間絶縁膜を露
出させる第2の開口部を含むマスクパターンを形成す
る。マスクパターンを食刻マスクとして第2の層間絶縁
膜を乾式蝕刻し、配線領域を形成する。感光性ポリマー
パターンを食刻マスクとして第1の層間絶縁膜を乾式蝕
刻し、ビアホール領域を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にデュアルダマシン(dual damascene)工程
による金属配線の形成方法に関する。
【0002】
【従来の技術】半導体素子の高集積化が進むにつれて、
多層配線構造を有する金属配線層が要され、また金属配
線間の間隔が次第に狭くなりつつある。これにより、同
一層上で互いに隣接した金属配線層間または上下に隣接
した各配線層間に存在する寄生抵抗(R)及びキャパシ
タンス(C)成分が最も重要な問題となった。
【0003】金属配線システムにおいて、寄生抵抗及び
キャパシタンス成分はRCにより誘導される遅延によっ
て素子の電気的な性能を劣化させる。また、配線層間に
存在する寄生抵抗及びキャパシタンス成分はチップの総
電力消耗量や信号漏れ量を増加させる。
【0004】従って、超高集積半導体素子において、R
Cの小さい多層配線技術を開発するのが極めて重要な問
題となっている。
【0005】RCの小さい高性能の多層配線構造を形成
するには、比抵抗の低い金属を用いて配線層を形成する
か、あるいは誘電率の低い絶縁膜を使用する必要があ
る。
【0006】金属配線層における抵抗を低めるために、
金属配線層を形成する金属材として比抵抗の低い金属、
例えば、銅を使用する研究が現在活発に進んでいる。
【0007】銅配線は、写真食刻技術により直接パター
ニングして得るのが困難である。したがって、銅配線を
形成するためにデュアルダマシン工程が主として利用さ
れている。
【0008】また、金属配線層間で生じるキャパシタン
スを減らすために、金属配線間の層間絶縁膜として低誘
電膜を使用する技術が開発されつつある。
【0009】しかしながら、従来の技術では低誘電膜を
層間絶縁膜として使用する場合であっても、デュアルダ
マシン工程に伴う層間絶縁膜のパターニング時にマスク
層としてシリコン窒化膜(silicon nitride film)または
シリコン酸化窒化膜(siliconoxynitride film)等のよう
に誘電率が比較的高い材料を使用した。そして、かかる
誘電率が高いマスク層は、素子が完成した後にも層間絶
縁膜間に残存して層間絶縁膜の平均誘電率を上昇させる
がために、層間絶縁膜として低誘電膜を使用する効果が
低減されてしまう。
【0010】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体素子において、多層金属配線間で生じる
キャパシタンスを最小化することのできるデュアルダマ
シン工程による金属配線の形成方法を提供するにある。
【0011】
【課題を解決するための手段】前記目的を達成するため
に、本発明に係る金属配線の形成方法では、導電層の形
成された半導体基板上に第1の層間絶縁膜を形成する。
前記第1の層間絶縁膜上に、第1の幅を有するととも
に、前記第1の層間絶縁膜の上面を露出させる第1の開
口部を含む感光性ポリマーパターンを形成する。前記感
光性ポリマーパターンの上部及び前記露出された第1の
層間絶縁膜の上部に、第2の層間絶縁膜を形成する。前
記第2の層間絶縁膜上に前記第1の開口部に対応するよ
うに位置し、前記第1の幅よりも大きい第2の幅を有す
るに加え、前記第2の層間絶縁膜を露出させる第2の開
口部を含むマスクパターンを形成する。前記マスクパタ
ーンを食刻マスクとして前記第2の層間絶縁膜を乾式蝕
刻し、配線領域を形成する。前記感光性ポリマーパター
ンを食刻マスクとして前記第1の層間絶縁膜を乾式蝕刻
し、ビアホール領域を形成する段階を含む。
【0012】前記第1及び第2の層間絶縁膜は、それぞ
れHSQ、SiO2 、SiCO、非晶質炭素、非晶質C
F、多孔質シリカ及びパリレンよりなる群から選択され
るいずれか一つ、または該組合よりなる。
【0013】前記感光性ポリマーパターンを形成する段
階は、前記第1の層間絶縁膜上に感光性ポリマー膜を形
成する段階と、前記感光性ポリマー膜の所定部分を露光
及び現像し、前記感光性ポリマーパターンを形成する段
階とを含む。
【0014】前記感光性ポリマー膜は、ポリオレフィ
ン、ポリアセタール、ポリ炭酸エステル、ポリプロピレ
ン及びポリイミドよりなる群から選択されるいずれか一
つからなる。
【0015】前記マスクパターンは、フォトレジストま
たは感光性ポリマーよりなる。
【0016】配線領域を形成する段階及びビアホール領
域を形成する段階は、同様の食刻方法によって単一の食
刻段階として連続的に行われることもある。
【0017】前記ビアホール領域を形成する段階後に、
前記マスクパターンを除去する段階と、前記ビアホール
領域及び配線領域を充填するよう導電物質を蒸着して前
記配線領域内に配線層を形成し、かつ前記第1の開口部
及びビアホール領域内に前記半導体基板と前記配線層と
を電気的に連結させるビアコンタクトを形成する段階と
をさらに含むことがある。
【0018】前記導電物質は、アルミニウム、タングス
テン、銅及びこれらの合金よりなる群から選択されるい
ずれか一つである。
【0019】前記導電物質を蒸着する前に、前記配線領
域及びビアホール領域により露出される前記第1の層間
絶縁膜、感光性ポリマーパターン及び第2の層間絶縁膜
の表面にバリアー層を形成する段階をさらに有すること
がある。このとき、前記導電物質は前記バリアー層上に
蒸着される。
【0020】前記バリアー層は、Ta、TaN及びTi
Nよりなる群から選択されるいずれか一つで形成され
る。
【0021】前記ビアコンタクトを形成する段階後に、
CMP方法によって前記配線層の上面を平坦化させる段
階をさらに有することもある。このとき、前記第2の層
間絶縁膜の上面に位置するバリアー層は、前記CMP工
程時に除去される。
【0022】さらに、前記目的を達成するために本発明
に係る他の金属配線の形成方法では、導電層の形成され
た半導体基板上に第1の層間絶縁膜を形成する。前記第
1の層間絶縁膜上に食刻阻止層を形成する。前記食刻阻
止層上に第2の層間絶縁膜を形成する。前記第2の層間
絶縁膜上に第1の幅を有するとともに、前記第2の層間
絶縁膜を露出させる第1の開口部を含む感光性ポリマー
パターンを形成する。前記感光性ポリマーパターン及び
前記第1の開口部を通じて露出される前記第2の層間絶
縁膜の上面に、前記第1の幅よりも小さい第2の幅を有
するとともに、前記第2の層間絶縁膜を露出させる第2
の開口部を含むフォトレジストパターンを形成する。前
記フォトレジストパターンを食刻マスクとして前記露出
された第2の層間絶縁膜及び該下部の食刻阻止層を順次
乾式蝕刻し、前記第2の開口部と同様の幅を有する第3
の開口部によって前記第1の層間絶縁膜を一部露出させ
る第2の層間絶縁膜パターン及び食刻阻止層パターンを
形成する。前記フォトレジストパターンを除去する。前
記感光性ポリマーパターン及び食刻阻止層パターンを食
刻マスクとして前記第2の層間絶縁膜パターン及び第1
の層間絶縁膜を乾式蝕刻し、配線領域及びビアホール領
域を共に形成する。
【0023】前記第1及び第2の層間絶縁膜は、それぞ
れHSQ、SiO2 、SiCO、非晶質炭素、非晶質C
F、多孔質シリカ及びパリレンよりなる群から選択され
るいずれか一つ、または該組合よりなる。
【0024】前記食刻阻止層は、SiCまたは感光性ポ
リマーよりなる。
【0025】前記感光性パターンを形成する段階は、前
記第2の層間絶縁膜上に感光性ポリマー膜を形成する段
階と、前記感光性ポリマー膜の所定部分を露光及び現像
し、前記感光性ポリマーパターンを形成する段階とを含
む。
【0026】前記感光性ポリマー膜は、ポリオレフィ
ン、ポリアセタール、ポリ炭酸エステル、ポリプロピレ
ン及びポリイミドよりなる群から選択されるいずれか一
つからなる。
【0027】前記配線領域及びビアホール領域を共に形
成する段階後に、前記ビアホール領域及び配線領域を充
填するよう導電物質を蒸着して前記配線領域内に配線層
を形成し、かつ前記食刻阻止層パターンに形成された前
記第3の開口部及びビアホール領域内に前記半導体基板
と前記配線層とを電気的に連結させるビアコンタクトを
形成する段階をさらに含むことがある。
【0028】前記導電物質は、アルミニウム、タングス
テン、銅及びこれらの合金よりなる群から選択されるい
ずれか一つである。
【0029】前記導電物質を蒸着する前に、前記配線領
域及びビアホール領域により露出される前記第1の層間
絶縁膜、食刻阻止層パターン、第2の層間絶縁膜パター
ン及び感光性ポリマーパターンの表面にバリアー層を形
成する段階をさらに有することもある。このとき、前記
導電物質は前記バリアー層上に蒸着される。
【0030】前記バリアー層は、Ta、TaN及びTi
Nよりなる群から選択されるいずれか一つで形成され
る。
【0031】前記ビアコンタクトを形成する段階後に、
CMP方法によって前記配線層の上面を平坦化させる段
階をさらに有することがある。このとき、前記感光性ポ
リマーパターンの上面に位置するバリアー層は前記CM
P工程時に除去される。
【0032】本発明によれば、多層金属配線層間で生じ
るキャパシタンスを顕著に減らすことにより、多層金属
配線システムにおいてRC遅延を最小化することがで
き、デュアルダマシン工程によって金属配線を形成する
に必要な工程数を減らすことができる。
【0033】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付された図面に基づき詳細に説明する。
【0034】<第1実施形態>図1ないし図8は、本発
明の第1実施形態に従いデュアルダマシン工程によって
金属配線を形成する方法を説明するために、工程手順に
従って示された断面図である。
【0035】図1を参照すれば、上面に所定の導電層1
10が形成された半導体基板100上に低誘電膜よりな
る第1の層間絶縁膜120を形成する。ここで、前記導
電層110は前記半導体基板100に形成された不純物
ドーピング領域か、それとも配線層でありうる。
【0036】前記第1の層間絶縁膜120は、例えば、
HSQ(Hydrogen silsesquioxane)、SiO2 、SiC
O、非晶質炭素(amorphous carbon)、非晶質CF、多孔
質シリカ、またはパリレン(parylene)のように、低誘電
率のポリマーをいづれか一つ、または、これらのポリマ
ーを組み合わせて、CVD(Chemical Vapor Depositio
n)法またはスピンコート(spin coating)法によって形成
する。
【0037】図2を参照すれば、前記第1の層間絶縁膜
120上に、第1の幅W1を有するとともに、前記第1
の層間絶縁膜120の上面を一部露出させる第1の開口
部H1を備えた感光性ポリマーパターン130を形成す
る。
【0038】前記感光性ポリマーパターン130を形成
するために、まず前記第1の層間絶縁膜120上に感光
性ポリマー膜を形成する。その後、前記感光性ポリマー
膜の所定部分を露光及び現像し、前記感光性ポリマーパ
ターン130を形成する。
【0039】前記感光性ポリマー膜は、誘電率がシリコ
ン酸化膜またはシリコン窒化膜よりも低い感光性ポリマ
ーを用いて形成する。この感光性ポリマーとして脂肪族
ポリマーまたは芳香族ポリマーを使用しても構わない。
好ましくは、前記感光性ポリマーとしてポリオレフィ
ン、ポリアセタール、ポリ炭酸エステル、ポリプロピレ
ン及びポリイミドよりなる群から選択されるいずれか一
つを使用する。
【0040】図3を参照すれば、前記感光性ポリマーパ
ターン130の上部及び前記露出された第1の層間絶縁
膜120の上部に低誘電膜よりなる第2の層間絶縁膜1
40を形成する。
【0041】前記第2層間絶縁膜140は、例えば、H
SQ、SiO2 、SiCO、非晶質炭素、非晶質CF、
多孔質シリカ、またはパリレンのように、低誘電率のポ
リマーをいづれか一つ、または、これらのポリマーを組
み合わせて、CVD法またはスピンコート法によって形
成する。なお、この第2の層間絶縁膜140は、前記第
1の層間絶縁膜120と同様の膜から形成しても良い
し、相異なる膜から形成しても良い。
【0042】図4を参照すれば、前記第2の層間絶縁膜
140上に前記第1の幅W1よりも大きい第2の幅W2
を有するとともに、前記第2の層間絶縁膜140を露出
させる第2の開口部H2を備えたマスクパターン150
を形成する。ここで、前記第2の開口部H2の位置は、
前記第1の開口部H1の位置に対応するように形成され
て、前記第2の層間絶縁膜140の食刻時に前記第1の
開口部H1が露出されるようにする。
【0043】前記マスクパターン150は、好ましく
は、フォトレジストから形成する。あるいは、前記マス
クパターン150は、上記したように、低誘電率を有す
る感光性ポリマーから形成しても良い。
【0044】図5を参照すれば、前記マスクパターン1
50を食刻マスクとして前記第2の層間絶縁膜140を
乾式蝕刻し、配線領域142を形成する。
【0045】前記第2の層間絶縁膜140の食刻は、R
IE(Reactive Ion Etching)食刻工程またはスパッタ
リング食刻工程によって行うことができる。
【0046】前記配線領域142が形成されれば、前記
配線領域142によって前記感光性ポリマーパターン1
30の第1の開口部H1及び該周辺が露出され、これに
より、前記感光性ポリマーパターン130の第1の開口
部H1を通じて前記第1の層間絶縁膜120の一部が露
出される。
【0047】図6を参照すれば、前記感光性ポリマーパ
ターン130を食刻マスクとして前記第1の層間絶縁膜
120を乾式蝕刻し、前記導電層110を一部露出させ
るビアホール(via hole)領域122を形成する。
【0048】前記第1の層間絶縁膜120の食刻工程
は、図5に基づいて説明した前記第2の層間絶縁膜14
0の食刻方法と同様にして施される。ここで、前記第1
の層間絶縁膜の食刻工程は、前記第2の層間絶縁膜14
0の食刻工程と共に単一の食刻段階として連続的に行う
ことができる。
【0049】図7を参照すれば、前記マスクパターン1
50を除去した後に、前記配線領域142及びビアホー
ル領域122が形成された結果物上にバリアー層160
を形成する。すなわち、前記バリアー層160は、前記
配線領域142及びビアホール領域122により露出さ
れる前記第1の層間絶縁膜120、感光性ポリマーパタ
ーン130及び第2の層間絶縁膜140の表面に形成さ
れる。
【0050】前記バリアー層160は、Ta、TaN及
びTiNよりなる群から選択されるいずれか一つで形成
される。
【0051】図8を参照すれば、前記ビアホール領域1
22及び配線領域142を充填するよう導電物質、例え
ば、アルミニウム、タングステン、銅及びこれらの合金
よりなる群から選択されるいずれか一つを蒸着する。
【0052】その後、前記導電物質の蒸着された結果物
をCMP(Chemical Mechanical Polishing)方法によっ
て平坦化して、前記第2の層間絶縁膜140を平坦化す
るに加え、前記配線領域142内には配線層182を形
成し、前記第1の開口部H1及びビアホール領域122
内には前記半導体基板100上に位置する導電層110
と前記配線層182とを電気的に連結させるビアコンタ
クト(via contact)184を形成する。このとき、前記
第2の層間絶縁膜140の上面に位置するバリアー層1
60はCMPによって除去される。
【0053】第1実施形態においては、前記半導体基板
100上の導電層110上でデュアルダマシン工程を行
う場合について説明したが、前記ビアコンタクト184
が前記半導体基板100に直接に連結される構成を形成
する場合であっても、上記した本発明に係る実施形態を
適用できることは明らかである。
【0054】前記配線層182は、導電層間の相互接続
(interconnection)のための配線層の他にビットライ
ン、またはワードラインとなることもある。さらに、前
記第1の層間絶縁膜120を貫通して形成されるコンタ
クトは、上記したビアコンタクト184の代わりに、コ
ンタクトプラグを構成することもある。
【0055】<第2実施形態>図9ないし図18は、本
発明の第2実施形態に従いデュアルダマシン工程によっ
て金属配線を形成する方法を説明するために、工程手順
に従って示された断面図である。
【0056】図9を参照すれば、上面に所定の導電層2
10が形成された半導体基板200上に、低誘電膜より
なる第1の層間絶縁膜220を形成する。
【0057】前記第1の層間絶縁膜220は、例えば、
HSQ、SiO2 、SiCO、非晶質炭素、非晶質C
F、多孔質シリカ、またはパリレン等のように、低誘電
率を有するポリマーからなり、CVD法またはスピンコ
ート法によって形成できる。
【0058】図10を参照すれば、前記第1の層間絶縁
膜220上に食刻阻止層230を形成する。
【0059】前記食刻阻止層230は、前記第1の層間
絶縁膜220及び後続工程で形成される第2の層間絶縁
膜に対し食刻選択比を有するよう、前記第1の層間絶縁
膜220及び第2の層間絶縁膜とは別の物質を用いて形
成する。例えば、前記食刻阻止層230は、SiCまた
は感光性ポリマーから形成する。SiC及び感光性ポリ
マーは、酸化膜に比較して誘電率が低い。前記食刻阻止
層230を形成するに適した感光性ポリマーとしては、
ポリオレフィン、ポリアセタール、ポリ炭酸エステル、
ポリプロピレン、ポリイミドなどが挙げられる。
【0060】図11を参照すれば、前記食刻阻止層23
0の上部に第2の層間絶縁膜240を形成する。
【0061】前記第2の層間絶縁膜240は、例えば、
HSQ、SiO2 、SiCO、非晶質炭素、非晶質C
F、多孔質シリカ、またはパリレンのように低誘電率を
有するポリマーからなり、CVD法またはスピンコート
法によって形成できる。前記第2の層間絶縁膜240
は、前記第1の層間絶縁膜220と同様の膜から形成し
ても良く、相異なる膜から形成しても良い。
【0062】図12を参照すれば、前記第2の層間絶縁
膜240上に、第1の幅WW1を有するとともに、前記
第2の層間絶縁膜240を一部露出させる第1の開口部
HH1を含む感光性ポリマーパターン250を形成す
る。
【0063】前記感光性ポリマーパターン250を形成
するために、まず前記第2の層間絶縁膜240上に感光
性ポリマー膜を形成する。その後、前記感光性ポリマー
膜の所定部分を露光及び現像し、前記感光性ポリマーパ
ターン250を形成する。
【0064】前記感光性ポリマー膜は、誘電率がシリコ
ン酸化膜またはシリコン窒化膜よりも低い感光性ポリマ
ーを用いて形成する。本実施形態で使用可能な感光性ポ
リマーとしては、ポリオレフィン、ポリアセタール、ポ
リ炭酸エステル、ポリプロピレン、ポリイミドなどが挙
げられる。
【0065】図13を参照すれば、前記感光性ポリマー
パターン250の上面と、前記第1の開口部HH1を通
じて露出される前記第2の層間絶縁膜240の上面に前
記第1の幅WW1よりも小さい第2の幅WW2を有する
とともに、前記第2の層間絶縁膜240を一部露出させ
る第2の開口部HH2を含むフォトレジストパターン2
60を形成する。
【0066】図14に示すように、前記フォトレジスト
パターン260を食刻マスクとして前記露出された第2
の層間絶縁膜240を乾式食刻し、次いで、図15に示
すように、前記第2の層間絶縁膜240が食刻されるこ
とにより露出される前記食刻阻止層230の一部を乾式
蝕刻する。その結果、前記第2の開口部HH2とほぼ同
一の幅を有する第3の開口部HH3によって、前記第1
の層間絶縁膜220を一部露出させる第2の層間絶縁膜
パターン240a及び食刻阻止層パターン230aが得
られる。
【0067】図14及び図15に基づき説明した前記第
2の層間絶縁膜240及び食刻阻止層230の食刻は、
それぞれRIE食刻工程、またはスパッタリング食刻工
程によって行える。前記それぞれの食刻工程は、同一の
食刻チャンバ内でそれぞれの食刻条件が別々の2ステッ
プ食刻工程により、イン−シチュ(in-situ)で連続的に
行うことができる。
【0068】前記第3の開口部HH3が形成された後、
前記フォトレジストパターン260を除去する。
【0069】図16を参照すれば、前記感光性ポリマー
パターン250及び食刻阻止層パターン230aを食刻
マスクとして前記第2の層間絶縁膜パターン240a及
び第1の層間絶縁220膜を乾式蝕刻し、配線領域24
2及びビアホール領域222を共に形成する。このと
き、RIE食刻工程、またはスパッタリング食刻工程を
利用することができる。
【0070】図17を参照すれば、前記配線領域242
及びビアホール領域222の形成された結果物上にバリ
アー層260を形成する。すなわち、前記バリアー層2
60は、前記配線領域242及びビアホール領域222
により露出される前記第1の層間絶縁膜220、食刻阻
止層パターン230a、第2の層間絶縁膜パターン24
0a及び感光性ポリマーパターン250の表面に形成さ
れる。
【0071】前記バリアー層260は、Ta、TaN及
びTiNよりなる群から選択されるいずれか一つで形成
される。
【0072】図18を参照すれば、前記ビアホール領域
222及び配線領域242を充填するよう導電物質、例
えば、アルミニウム、タングステン、銅及びこれらの合
金よりなる群から選択されるいずれか一つを蒸着する。
【0073】その後、前記導電物質の蒸着された結果物
をCMP方法によって平坦化して、前記配線領域242
内には配線層282を形成するとともに、前記食刻阻止
層パターン230aに形成された前記第3の開口部HH
3及びビアホール領域222内には、前記半導体基板2
00上に位置する導電層210と前記配線層282とを
電気的に連結させるビアコンタクト284を形成する。
このとき、前記感光性ポリマーパターン250の上面に
位置するバリアー層260はCMPによって除去され
る。
【0074】第2実施形態においては、前記半導体基板
200上の導電層210上でデュアルダマシン工程を行
う場合につき説明したが、前記ビアコンタクト284が
前記半導体基板200に直接に連結される構成を形成す
る場合であっても、上記した本発明に係る実施形態を適
用できることはもちろんである。
【0075】前記配線層282は、導電層間の相互接続
のための配線層の他に、ビットライン、またはワードラ
インとなることもある。さらに、前記第1の層間絶縁膜
220を貫通して形成されるコンタクトは、前記したビ
アコンタクト284の代わりに、コンタクトプラグを構
成することもある。
【0076】デュアルダマシン工程によって金属配線を
形成する従来の方法では、層間絶縁膜をパターニングす
るための食刻マスクとして、通常誘電率が7.5程度の
シリコン窒化膜のように比較的に高誘電物質を使用した
が、本発明では層間絶縁膜をパターニングするための食
刻マスクとして、誘電率が3.0以下で比較的に低誘電
率の感光性ポリマーを使用するので、従来に比べ層間絶
縁膜の全体的なキャパシタンスを効果的に低減すること
ができる。
【0077】以上、本発明を好適な実施形態を例にして
詳細に説明したものであるが、本発明は前記実施形態に
限定されることなく、本発明の技術的な思想内で、且つ
当分野における通常の知識を有した者にとって種々なる
変形が可能である。
【0078】
【発明の効果】以上述べたように、本発明の好適な実施
形態では、デュアルダマシン工程により多層金属配線を
形成するにあたって、層間絶縁膜をパターニングするに
利用されるマスクパターンを、低誘電率を有する感光性
ポリマーから形成するので、多層金属配線層間で生じる
キャパシタンスを顕著に減らすことができる。
【0079】さらに、食刻マスクとしてシリコン窒化膜
を使用する従来の方法では、シリコン窒化膜よりなるマ
スクパターンを形成するために、別途の写真食刻工程を
経るので、工程数が多くなる欠点がある。しかしなが
ら、本発明の各実施形態では、層間絶縁膜をパターニン
グするに利用されるマスクパターンを感光性ポリマーか
ら形成するので、マスクパターンを形成するに必要な工
程数が減る。従って、デュアルダマシン工程による金属
配線を形成するに必要な総工程数を減らすことができ
る。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に従いデュアルダマシ
ン工程によって金属配線を形成する方法を説明するため
に、工程手順に従って示された断面図である。
【図2】 図1に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図3】 図2に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図4】 図3に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図5】 図4に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図6】 図5に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図7】 図6に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図8】 図7に続く、本発明の第1実施形態に従いデ
ュアルダマシン工程によって金属配線を形成する方法を
説明するために、工程手順に従って示された断面図であ
る。
【図9】 本発明の第2実施形態に従いデュアルダマシ
ン工程によって金属配線を形成する方法を説明するため
に、工程手順に従って示された断面図である。
【図10】 図9に続く、本発明の第2実施形態に従い
デュアルダマシン工程によって金属配線を形成する方法
を説明するために、工程手順に従って示された断面図で
ある。
【図11】 図10に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図12】 図11に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図13】 図12に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図14】 図13に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図15】 図14に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図16】 図15に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図17】 図16に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【図18】 図17に続く、本発明の第2実施形態に従
いデュアルダマシン工程によって金属配線を形成する方
法を説明するために、工程手順に従って示された断面図
である。
【符号の説明】
100…半導体基板、 110…導電層、 120…第1の層間絶縁膜。

Claims (21)

    【特許請求の範囲】
  1. 【請求項1】 (a)導電層の形成された半導体基板上
    に第1の層間絶縁膜を形成する段階と、 (b)前記第1の層間絶縁膜上に、第1の幅を有すると
    ともに、前記第1の層間絶縁膜の上面を露出させる第1
    の開口部を含む感光性ポリマーパターンを形成する段階
    と、 (c)前記感光性ポリマーパターンの上部及び前記露出
    された第1の層間絶縁膜の上部に、第2の層間絶縁膜を
    形成する段階と、 (d)前記第2の層間絶縁膜上に前記第1の開口部に対
    応するように位置し、前記第1の幅よりも大きい第2の
    幅を有するに加え、前記第2の層間絶縁膜を露出させる
    第2の開口部を含むマスクパターンを形成する段階と、 (e)前記マスクパターンを食刻マスクとして前記第2
    の層間絶縁膜を乾式蝕刻し、配線領域を形成する段階
    と、 (f)前記感光性ポリマーパターンを食刻マスクとして
    前記第1の層間絶縁膜を乾式蝕刻し、ビアホール領域を
    形成する段階とを含むことを特徴とする金属配線の形成
    方法。
  2. 【請求項2】 前記第1及び第2の層間絶縁膜は、 それぞれHSQ、SiO2 、SiCO、非晶質炭素、非
    晶質CF、多孔質シリカ及びパリレンよりなる群から選
    択されるいずれか一つ、または該組合よりなることを特
    徴とする請求項1に記載の金属配線の形成方法。
  3. 【請求項3】 前記段階(b)は、 (b−1)前記第1の層間絶縁膜上に感光性ポリマー膜
    を形成する段階と、 (b−2)前記感光性ポリマー膜の所定部分を露光及び
    現像し、前記感光性ポリマーパターンを形成する段階と
    を含むことを特徴とする請求項1に記載の金属配線の形
    成方法。
  4. 【請求項4】 前記感光性ポリマー膜は、 ポリオレフィン、ポリアセタール、ポリ炭酸エステル、
    ポリプロピレン及びポリイミドよりなる群から選択され
    るいずれか一つからなることを特徴とする請求項3に記
    載の金属配線の形成方法。
  5. 【請求項5】 前記段階(d)において前記マスクパタ
    ーンは、フォトレジストまたは感光性ポリマーよりなる
    ことを特徴とする請求項1に記載の金属配線の形成方
    法。
  6. 【請求項6】 前記段階(e)及び(f)は、同様の食
    刻方法によって単一の食刻段階として連続的に行われる
    ことを特徴とする請求項1に記載の金属配線の形成方
    法。
  7. 【請求項7】 前記段階(f)後に、 (g)前記マスクパターンを除去する段階と、 (h)前記ビアホール領域及び配線領域を充填するよう
    導電物質を蒸着して前記配線領域内に配線層を形成し、
    かつ前記第1の開口部及びビアホール領域内に前記半導
    体基板と前記配線層とを電気的に連結させるビアコンタ
    クトを形成する段階とをさらに含むことを特徴とする請
    求項1に記載の金属配線の形成方法。
  8. 【請求項8】 前記段階(h)において前記導電物質
    は、 アルミニウム、タングステン、銅及びこれらの合金より
    なる群から選択されるいずれか一つであることを特徴と
    する請求項7に記載の金属配線の形成方法。
  9. 【請求項9】 前記段階(h)において、前記導電物質
    を蒸着する前に、 (h−1)前記配線領域及びビアホール領域により露出
    される前記第1の層間絶縁膜、感光性ポリマーパターン
    及び第2の層間絶縁膜の表面にバリアー層を形成する段
    階をさらに有し、 前記導電物質は前記バリアー層上に蒸着されることを特
    徴とする請求項7に記載の金属配線の形成方法。
  10. 【請求項10】 前記バリアー層は、Ta、TaN及び
    TiNよりなる群から選択されるいずれか一つで形成さ
    れることを特徴とする請求項9に記載の金属配線の形成
    方法。
  11. 【請求項11】 前記段階(h)後に、 CMP方法によって前記配線層の上面を平坦化させる段
    階をさらに有し、 前記第2の層間絶縁膜の上面に位置するバリアー層は、
    前記CMP工程時に除去されることを特徴とする請求項
    9に記載の金属配線の形成方法。
  12. 【請求項12】 (a)導電層の形成された半導体基板
    上に第1の層間絶縁膜を形成する段階と、 (b)前記第1の層間絶縁膜上に食刻阻止層を形成する
    段階と、 (c)前記食刻阻止層上に第2の層間絶縁膜を形成する
    段階と、 (d)前記第2の層間絶縁膜上に第1の幅を有するとと
    もに、前記第2の層間絶縁膜を露出させる第1の開口部
    を含む感光性ポリマーパターンを形成する段階と、 (e)前記感光性ポリマーパターン及び前記第1の開口
    部を通じて露出される前記第2の層間絶縁膜の上面に、
    前記第1の幅よりも小さい第2の幅を有するとともに、
    前記第2の層間絶縁膜を露出させる第2の開口部を含む
    フォトレジストパターンを形成する段階と、 (f)前記フォトレジストパターンを食刻マスクとして
    前記露出された第2の層間絶縁膜及び該下部の食刻阻止
    層を順次乾式蝕刻し、前記第2の開口部と同様の幅を有
    する第3の開口部によって前記第1の層間絶縁膜を一部
    露出させる第2の層間絶縁膜パターン及び食刻阻止層パ
    ターンを形成する段階と、 (g)前記フォトレジストパターンを除去する段階と、 (h)前記感光性ポリマーパターン及び食刻阻止層パタ
    ーンを食刻マスクとして前記第2の層間絶縁膜パターン
    及び第1の層間絶縁膜を乾式蝕刻し、配線領域及びビア
    ホール領域を共に形成する段階とを含むことを特徴とす
    る金属配線の形成方法。
  13. 【請求項13】 前記第1及び第2の層間絶縁膜は、 それぞれHSQ、SiO2 、SiCO、非晶質炭素、非
    晶質CF、多孔質シリカ及びパリレンよりなる群から選
    択されるいずれか一つ、または該組合よりなることを特
    徴とする請求項12に記載の金属配線の形成方法。
  14. 【請求項14】 前記段階(b)において、前記食刻阻
    止層は、SiCまたは感光性ポリマーよりなることを特
    徴とする請求項12に記載の金属配線の形成方法。
  15. 【請求項15】 前記段階(d)は、 (d−1)前記第2の層間絶縁膜上に感光性ポリマー膜
    を形成する段階と、 (d−2)前記感光性ポリマー膜の所定部分を露光及び
    現像し、前記感光性ポリマーパターンを形成する段階と
    を含むことを特徴とする請求項12に記載の金属配線の
    形成方法。
  16. 【請求項16】 前記感光性ポリマー膜は、 ポリオレフィン、ポリアセタール、ポリ炭酸エステル、
    ポリプロピレン及びポリイミドよりなる群から選択され
    るいずれか一つからなることを特徴とする請求項15に
    記載の金属配線の形成方法。
  17. 【請求項17】 前記段階(h)後に、 (i)前記ビアホール領域及び配線領域を充填するよう
    導電物質を蒸着して前記配線領域内に配線層を形成し、
    かつ前記食刻阻止層パターンに形成された前記第3の開
    口部及びビアホール領域内に前記半導体基板と前記配線
    層とを電気的に連結させるビアコンタクトを形成する段
    階をさらに含むことを特徴とする請求項12に記載の金
    属配線の形成方法。
  18. 【請求項18】 前記導電物質は、アルミニウム、タン
    グステン、銅及びこれらの合金よりなる群から選択され
    るいずれか一つであることを特徴とする請求項17に記
    載の金属配線の形成方法。
  19. 【請求項19】 前記段階(i)において、前記導電物
    質を蒸着する前に、 (i−1)前記配線領域及びビアホール領域により露出
    される前記第1の層間絶縁膜、食刻阻止層パターン、第
    2の層間絶縁膜パターン及び感光性ポリマーパターンの
    表面にバリアー層を形成する段階をさらに有し、 前記導電物質は前記バリアー層上に蒸着されることを特
    徴とする請求項17に記載の金属配線の形成方法。
  20. 【請求項20】 前記バリアー層は、Ta、TaN及び
    TiNよりなる群から選択されるいずれか一つで形成さ
    れることを特徴とする請求項19に記載の金属配線の形
    成方法。
  21. 【請求項21】 前記段階(i)後に、 CMP方法によって前記配線層の上面を平坦化させる段
    階をさらに有し、 前記感光性ポリマーパターンの上面に位置するバリアー
    層は前記CMP工程時に除去されることを特徴とする請
    求項19に記載の金属配線の形成方法。
JP33093598A 1998-07-09 1998-11-20 感光性ポリマーを使用するデュアルダマシン工程による金属配線の形成方法 Expired - Fee Related JP3721275B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019980027664A KR100265771B1 (ko) 1998-07-09 1998-07-09 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
KR98P27664 1998-07-09

Publications (2)

Publication Number Publication Date
JP2000040741A true JP2000040741A (ja) 2000-02-08
JP3721275B2 JP3721275B2 (ja) 2005-11-30

Family

ID=19543598

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33093598A Expired - Fee Related JP3721275B2 (ja) 1998-07-09 1998-11-20 感光性ポリマーを使用するデュアルダマシン工程による金属配線の形成方法

Country Status (3)

Country Link
US (2) US6218079B1 (ja)
JP (1) JP3721275B2 (ja)
KR (1) KR100265771B1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001059834A1 (en) * 2000-02-09 2001-08-16 Infineon Technologies North America Corp. Self-aligned dual damascene etch using a polymer
US6294315B2 (en) * 1998-07-09 2001-09-25 Samsung Electronics Co., Ltd. Method of forming a metal wiring by a dual damascene process using a photosensitive polymer
EP1371091A1 (en) * 2001-02-28 2003-12-17 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
JP2006352168A (ja) * 2001-08-07 2006-12-28 Renesas Technology Corp 半導体集積回路装置の製造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000216247A (ja) * 1999-01-22 2000-08-04 Nec Corp 半導体装置及びその製造方法
JP3348706B2 (ja) * 1999-09-29 2002-11-20 日本電気株式会社 半導体装置の製造方法
US20050158666A1 (en) * 1999-10-15 2005-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Lateral etch inhibited multiple etch method for etching material etchable with oxygen containing plasma
US6596623B1 (en) * 2000-03-17 2003-07-22 Advanced Micro Devices, Inc. Use of organic spin on materials as a stop-layer for local interconnect, contact and via layers
US6316351B1 (en) * 2000-05-31 2001-11-13 Taiwan Semiconductor Manufacturing Company Inter-metal dielectric film composition for dual damascene process
US6372653B1 (en) * 2000-07-07 2002-04-16 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming dual damascene structure
US6737222B2 (en) * 2000-11-21 2004-05-18 Advanced Micro Devices, Inc. Dual damascene process utilizing a bi-layer imaging layer
KR100379530B1 (ko) * 2000-12-29 2003-04-10 주식회사 하이닉스반도체 반도체 소자의 듀얼 다마신 형성방법
JP2002217287A (ja) * 2001-01-17 2002-08-02 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4278333B2 (ja) * 2001-03-13 2009-06-10 富士通株式会社 半導体装置及びその製造方法
US6797605B2 (en) * 2001-07-26 2004-09-28 Chartered Semiconductor Manufacturing Ltd. Method to improve adhesion of dielectric films in damascene interconnects
JP2003152074A (ja) * 2001-11-09 2003-05-23 Sony Corp 半導体装置の製造方法
KR100442867B1 (ko) * 2001-12-07 2004-08-02 삼성전자주식회사 반도체 소자의 듀얼 다마신 구조 형성방법
US6740579B2 (en) * 2002-06-18 2004-05-25 Intel Corporation Method of making a semiconductor device that includes a dual damascene interconnect
US6830971B2 (en) * 2002-11-02 2004-12-14 Chartered Semiconductor Manufacturing Ltd High K artificial lattices for capacitor applications to use in CU or AL BEOL
KR100941629B1 (ko) * 2002-12-26 2010-02-11 주식회사 하이닉스반도체 듀얼 다마신 공정을 이용한 반도체소자 제조방법
KR100917812B1 (ko) * 2002-12-30 2009-09-18 동부일렉트로닉스 주식회사 듀얼 다마신을 갖는 반도체 장치의 제조 방법
KR100641553B1 (ko) * 2004-12-23 2006-11-01 동부일렉트로닉스 주식회사 반도체 소자에서 패턴 형성 방법
JP4476171B2 (ja) * 2005-05-30 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
CN100552916C (zh) * 2005-12-07 2009-10-21 佳能株式会社 使用双镶嵌工艺制造半导体器件和含连通孔的制品的方法
US8298931B2 (en) * 2007-09-28 2012-10-30 Sandisk 3D Llc Dual damascene with amorphous carbon for 3D deep via/trench application
US20090093114A1 (en) * 2007-10-09 2009-04-09 Sean David Burns Method of forming a dual-damascene structure using an underlayer
US7863176B2 (en) * 2008-05-13 2011-01-04 Micron Technology, Inc. Low-resistance interconnects and methods of making same
US9245792B2 (en) * 2008-07-25 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structures
US7891091B2 (en) * 2008-11-25 2011-02-22 Yonggang Li Method of enabling selective area plating on a substrate
CN103295955B (zh) * 2012-03-02 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US9230854B2 (en) 2013-04-08 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN105742227B (zh) * 2014-12-08 2019-02-12 中芯国际集成电路制造(上海)有限公司 改善介质层中通孔和沟槽形貌的方法
TWI642333B (zh) * 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
TWI642334B (zh) 2017-10-25 2018-11-21 欣興電子股份有限公司 電路板及其製造方法
US10475701B2 (en) * 2017-12-13 2019-11-12 International Business Machines Corporation Mixed wire structure and method of making the same
CN108493155B (zh) 2018-05-31 2020-12-08 京东方科技集团股份有限公司 连接结构及其制作方法、阵列基板及其制作方法
US11158520B2 (en) * 2019-03-11 2021-10-26 Hrl Laboratories, Llc Method to protect die during metal-embedded chip assembly (MECA) process
CN110137186B (zh) * 2019-05-30 2021-12-28 京东方科技集团股份有限公司 柔性显示基板及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US6100184A (en) * 1997-08-20 2000-08-08 Sematech, Inc. Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer
US5935762A (en) * 1997-10-14 1999-08-10 Industrial Technology Research Institute Two-layered TSI process for dual damascene patterning
US6042999A (en) * 1998-05-07 2000-03-28 Taiwan Semiconductor Manufacturing Company Robust dual damascene process
US6025259A (en) * 1998-07-02 2000-02-15 Advanced Micro Devices, Inc. Dual damascene process using high selectivity boundary layers
KR100265771B1 (ko) * 1998-07-09 2000-10-02 윤종용 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
US6103616A (en) * 1998-08-19 2000-08-15 Advanced Micro Devices, Inc. Method to manufacture dual damascene structures by utilizing short resist spacers
US5985753A (en) * 1998-08-19 1999-11-16 Advanced Micro Devices, Inc. Method to manufacture dual damascene using a phantom implant mask
US6110648A (en) * 1998-09-17 2000-08-29 Taiwan Semiconductor Manufacturing Company Method of enclosing copper conductor in a dual damascene process
US6207576B1 (en) * 1999-01-05 2001-03-27 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with low k dielectric constant materials and oxide etch stop layer
US6207577B1 (en) * 1999-01-27 2001-03-27 Advanced Micro Devices, Inc. Self-aligned dual damascene arrangement for metal interconnection with oxide dielectric layer and low k dielectric constant layer
JP2000232106A (ja) * 1999-02-10 2000-08-22 Tokyo Electron Ltd 半導体装置および半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6294315B2 (en) * 1998-07-09 2001-09-25 Samsung Electronics Co., Ltd. Method of forming a metal wiring by a dual damascene process using a photosensitive polymer
WO2001059834A1 (en) * 2000-02-09 2001-08-16 Infineon Technologies North America Corp. Self-aligned dual damascene etch using a polymer
EP1371091A1 (en) * 2001-02-28 2003-12-17 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
EP1371091A4 (en) * 2001-02-28 2009-04-01 Ibm LOW K CONNECTING STRUCTURE CONSISTING OF A MULTILAYER OF POROUS EXCHANGE DIELKKRIKA
JP2006352168A (ja) * 2001-08-07 2006-12-28 Renesas Technology Corp 半導体集積回路装置の製造方法

Also Published As

Publication number Publication date
KR20000008021A (ko) 2000-02-07
US20010010894A1 (en) 2001-08-02
KR100265771B1 (ko) 2000-10-02
US6218079B1 (en) 2001-04-17
JP3721275B2 (ja) 2005-11-30
US6294315B2 (en) 2001-09-25

Similar Documents

Publication Publication Date Title
JP3721275B2 (ja) 感光性ポリマーを使用するデュアルダマシン工程による金属配線の形成方法
EP0890984B1 (en) Method of making a dual damascene structure
US6037255A (en) Method for making integrated circuit having polymer interlayer dielectric
US6268283B1 (en) Method for forming dual damascene structure
US7138714B2 (en) Via barrier layers continuous with metal line barrier layers at notched or dielectric mesa portions in metal lines
JP3501280B2 (ja) 半導体装置の製造方法
US20020155693A1 (en) Method to form self-aligned anti-via interconnects
US6080656A (en) Method for forming a self-aligned copper structure with improved planarity
JP5334616B2 (ja) 相互接続を作製するための方法
JP2009135518A (ja) 相互接続の製造方法
JP3700460B2 (ja) 半導体装置およびその製造方法
US6265307B1 (en) Fabrication method for a dual damascene structure
US6774037B2 (en) Method integrating polymeric interlayer dielectric in integrated circuits
US6821896B1 (en) Method to eliminate via poison effect
US7670948B2 (en) Semiconductor device having diffusion barriers and a method of preventing diffusion of copper in a metal interconnection of a semiconductor device
US6225226B1 (en) Method for processing and integrating copper interconnects
US6277705B1 (en) Method for fabricating an air-gap with a hard mask
JP3525788B2 (ja) 半導体装置の製造方法
US6737222B2 (en) Dual damascene process utilizing a bi-layer imaging layer
US20070049005A1 (en) Method for forming dual damascene pattern in semiconductor manufacturing process
JP2004508713A (ja) サブトラクティブ金属化構造及びその製造方法
US6841471B2 (en) Fabrication method of semiconductor device
US6563221B1 (en) Connection structures for integrated circuits and processes for their formation
KR100539443B1 (ko) 반도체 소자의 금속배선 형성방법
US7504334B2 (en) Semiconductor device and method for manufacturing same

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050524

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050804

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050830

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050912

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080916

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090916

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100916

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110916

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120916

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130916

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees