JP2000216247A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
Abstract
(57)【要約】
【課題】 上層配線と下層配線とを接続するビアコンタ
クトと、上層配線とのセルフアライン接続による接触面
積を最大限大きくし、その間の抵抗を低減することがで
き、信頼性を向上させることができる共に、上層配線を
形成するためのマスクを容易に形成することができる半
導体装置及びその製造方法を提供する。 【解決手段】 半導体装置においては、上層配線と、下
層配線２と、前記上層配線と下層配線２とを接続するビ
アコンタクトとが設けられ、前記上層配線と前記ビアコ
ンタクトとがセルフアラインにより接続されて形成され
ている。前記ビアコンタクトを形成するための埋め込み
ビアマスク１ａのパターン２１ａの幅Ｔb1は前記上層配
線を形成するための上層配線マスク６のパターン２６の
幅ＴL1より広くなっている。また、埋め込みビアマスク
１ａと上層配線マスク６との間に形成される上部塗布層
間膜５ａは、流動性のＨＳＱからなる。
クトと、上層配線とのセルフアライン接続による接触面
積を最大限大きくし、その間の抵抗を低減することがで
き、信頼性を向上させることができる共に、上層配線を
形成するためのマスクを容易に形成することができる半
導体装置及びその製造方法を提供する。 【解決手段】 半導体装置においては、上層配線と、下
層配線２と、前記上層配線と下層配線２とを接続するビ
アコンタクトとが設けられ、前記上層配線と前記ビアコ
ンタクトとがセルフアラインにより接続されて形成され
ている。前記ビアコンタクトを形成するための埋め込み
ビアマスク１ａのパターン２１ａの幅Ｔb1は前記上層配
線を形成するための上層配線マスク６のパターン２６の
幅ＴL1より広くなっている。また、埋め込みビアマスク
１ａと上層配線マスク６との間に形成される上部塗布層
間膜５ａは、流動性のＨＳＱからなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、特に、上層配線と下層配線とを接続す
るビアコンタクトと、上層配線とのセルフアライン接続
による接触面積を最大限大きくし、その間の抵抗を低減
することができ、信頼性を向上させることができる共
に、上層配線を形成するためのマスクを容易に形成する
ことができる半導体装置及びその製造方法をに関する。
製造方法に関し、特に、上層配線と下層配線とを接続す
るビアコンタクトと、上層配線とのセルフアライン接続
による接触面積を最大限大きくし、その間の抵抗を低減
することができ、信頼性を向上させることができる共
に、上層配線を形成するためのマスクを容易に形成する
ことができる半導体装置及びその製造方法をに関する。
【０００２】
【従来の技術】半導体装置において、高集積化のために
多層配線構造を有するものがある。多層配線構造の半導
体装置においては、ある配線層の上方に他の配線層を形
成する際に、下方の層の上面に生じた段差が上方の層の
堆積形成に悪影響を及ぼさないように、下方の層の上に
樹脂等からなる層間膜を形成し段差を解消してから、即
ち、平坦化してから上方の層を形成している。平坦化方
法は種々あり、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械
的研磨）法によるものがある。
多層配線構造を有するものがある。多層配線構造の半導
体装置においては、ある配線層の上方に他の配線層を形
成する際に、下方の層の上面に生じた段差が上方の層の
堆積形成に悪影響を及ぼさないように、下方の層の上に
樹脂等からなる層間膜を形成し段差を解消してから、即
ち、平坦化してから上方の層を形成している。平坦化方
法は種々あり、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学的機械
的研磨）法によるものがある。
【０００３】このＣＭＰ法の中で、上層配線と下層配線
とを接続するビアコンタクトと、上層配線とを同時に形
成するデュアルダマシン法により多層配線構造の半導体
装置を製造する方法について、以下に詳細に説明する。
図３及び図４はこの従来の多層配線構造の半導体装置の
製造工程を順に示す図であって、（ａ）は（ｂ）に示す
Ｂ−Ｂ断面図、（ｂ）は平面図である。
とを接続するビアコンタクトと、上層配線とを同時に形
成するデュアルダマシン法により多層配線構造の半導体
装置を製造する方法について、以下に詳細に説明する。
図３及び図４はこの従来の多層配線構造の半導体装置の
製造工程を順に示す図であって、（ａ）は（ｂ）に示す
Ｂ−Ｂ断面図、（ｂ）は平面図である。
【０００４】先ず、図３（ａ）及び（ｂ）に示すよう
に、先ず、下層配線２の上にＳｉＮ等からなるエッチン
グストッパ層３を堆積する。次に、エッチングストッパ
層３の上に、プラズマＣＶＤ法によりＳｉＯ2からなる
下部層間膜４を形成し、その上面を平坦化する。
に、先ず、下層配線２の上にＳｉＮ等からなるエッチン
グストッパ層３を堆積する。次に、エッチングストッパ
層３の上に、プラズマＣＶＤ法によりＳｉＯ2からなる
下部層間膜４を形成し、その上面を平坦化する。
【０００５】その後、下部層間膜４の上面に埋め込みビ
アマスクを形成するためにＳｉリッチのＳｉＯＮ等から
なる絶縁膜を形成し、この絶縁膜を選択的に除去し上層
配線の幅より狭い幅（Ｔb2）を有するパターン２１ｂが
形成された埋め込みビアマスク１ｂを形成する。なお、
ビアコンタクトの幅及び位置はこのパターン２１ｂの幅
及び位置により規定される。
アマスクを形成するためにＳｉリッチのＳｉＯＮ等から
なる絶縁膜を形成し、この絶縁膜を選択的に除去し上層
配線の幅より狭い幅（Ｔb2）を有するパターン２１ｂが
形成された埋め込みビアマスク１ｂを形成する。なお、
ビアコンタクトの幅及び位置はこのパターン２１ｂの幅
及び位置により規定される。
【０００６】次いで、全面にプラズマＣＶＤ法によりＳ
ｉＯ2からなる上部ＣＶＤ層間膜５ｂを形成する。
ｉＯ2からなる上部ＣＶＤ層間膜５ｂを形成する。
【０００７】次に、上部ＣＶＤ層間膜５ｂの上面に上層
配線マスクを形成するためにレジスト膜を形成し、フォ
トリソグラフィによりこのレジスト膜をパターニング
し、上層配線と等しい幅ＴL2（ＴL2＞Ｔb2）を有するパ
ターン２６を形成する。このようにして、パターン２６
が形成された上部配線マスク６が得られる。
配線マスクを形成するためにレジスト膜を形成し、フォ
トリソグラフィによりこのレジスト膜をパターニング
し、上層配線と等しい幅ＴL2（ＴL2＞Ｔb2）を有するパ
ターン２６を形成する。このようにして、パターン２６
が形成された上部配線マスク６が得られる。
【０００８】その後、図４（ａ）及び（ｂ）に示すよう
に、上層配線マスク６及び埋め込みビアマスク１ｂを利
用して、上部ＣＶＤ層間膜５ｂ、下部層間膜４及びエッ
チングストッパ層３を選択的に除去し、下層配線２を露
出させて上層配線用溝３６及びビアホール３１ｂを形成
する。
に、上層配線マスク６及び埋め込みビアマスク１ｂを利
用して、上部ＣＶＤ層間膜５ｂ、下部層間膜４及びエッ
チングストッパ層３を選択的に除去し、下層配線２を露
出させて上層配線用溝３６及びビアホール３１ｂを形成
する。
【０００９】次いで、上層配線マスク６を除去した後、
上層配線用溝３６及びビアホール３１ｂを埋めるように
して、金属材料を堆積させる。次に、上部ＣＶＤ層間膜
５ｂ上の金属膜をＣＭＰ法により除去して上部ＣＶＤ層
間膜５ｂを露出させ、上層配線用溝３６及びビアホール
３１ｂ内にのみ金属膜を残存させる。このようにして、
所謂セルフアラインにより接続された形状で上層配線及
びビアコンタクト（いずれも図示せず）が同時に形成さ
れる。
上層配線用溝３６及びビアホール３１ｂを埋めるように
して、金属材料を堆積させる。次に、上部ＣＶＤ層間膜
５ｂ上の金属膜をＣＭＰ法により除去して上部ＣＶＤ層
間膜５ｂを露出させ、上層配線用溝３６及びビアホール
３１ｂ内にのみ金属膜を残存させる。このようにして、
所謂セルフアラインにより接続された形状で上層配線及
びビアコンタクト（いずれも図示せず）が同時に形成さ
れる。
【００１０】
【発明が解決しようとする課題】しかしながら、上述し
た如く、ビアマスクパターン２１ｂの幅（Ｔb2）が、上
層配線マスクパターン２６の幅（ＴL2）よりも狭い（Ｔ
b2＜ＴL2）ため、形成されるビアホール３１ｂの幅が上
層配線用溝３６の幅より狭く、即ち、形成されるビアコ
ンタクトの幅が上層配線の幅よりも狭く、上層配線とビ
アコンタクトとのセルフアライン接続による接触面積が
小さい。このため、上層配線とビアコンタクトとの間の
抵抗が増加し、電流密度が上昇するので、信頼性が低い
という問題点がある。
た如く、ビアマスクパターン２１ｂの幅（Ｔb2）が、上
層配線マスクパターン２６の幅（ＴL2）よりも狭い（Ｔ
b2＜ＴL2）ため、形成されるビアホール３１ｂの幅が上
層配線用溝３６の幅より狭く、即ち、形成されるビアコ
ンタクトの幅が上層配線の幅よりも狭く、上層配線とビ
アコンタクトとのセルフアライン接続による接触面積が
小さい。このため、上層配線とビアコンタクトとの間の
抵抗が増加し、電流密度が上昇するので、信頼性が低い
という問題点がある。
【００１１】また、上部ＣＶＤ層間膜５ｂを形成した直
後においては、その上面のビアマスクパターン２１ｂに
整合する領域に凹み２５ｂが形成される。これは、ＣＶ
Ｄ法により形成される膜においては、下地表面と相似形
で形成されるためである。このため、リソグラフィによ
り上層配線を形成するための上層配線マスク６を形成す
ることが難しいという欠点がある。
後においては、その上面のビアマスクパターン２１ｂに
整合する領域に凹み２５ｂが形成される。これは、ＣＶ
Ｄ法により形成される膜においては、下地表面と相似形
で形成されるためである。このため、リソグラフィによ
り上層配線を形成するための上層配線マスク６を形成す
ることが難しいという欠点がある。
【００１２】上述した欠点を解決するために、上部ＣＶ
Ｄ層間膜５ｂの形成直後に、その上面をＣＭＰ法等によ
り平坦化する方法もあるが、工程が増加するため好まし
くない。
Ｄ層間膜５ｂの形成直後に、その上面をＣＭＰ法等によ
り平坦化する方法もあるが、工程が増加するため好まし
くない。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、上層配線と下層配線とを接続するビアコン
タクトと、上層配線とのセルフアライン接続による接触
面積を最大限大きくし、その間の抵抗を低減することが
でき、信頼性を向上させることができる共に、上層配線
を形成するためのマスクを容易に形成することができる
半導体装置及びその製造方法を提供することを目的とす
る。
のであって、上層配線と下層配線とを接続するビアコン
タクトと、上層配線とのセルフアライン接続による接触
面積を最大限大きくし、その間の抵抗を低減することが
でき、信頼性を向上させることができる共に、上層配線
を形成するためのマスクを容易に形成することができる
半導体装置及びその製造方法を提供することを目的とす
る。
【００１４】
【課題を解決するための手段】本発明に係る半導体装置
は、上層配線と、下層配線と、前記上層配線と前記下層
配線とを接続するビアコンタクトとを有し、前記上層配
線と前記ビアコンタクトとがセルフアラインにより接続
されて形成される半導体装置において、前記ビアコンタ
クトを形成するためのビアマスクのパターンの幅が前記
上層配線を形成するための上層配線マスクのパターンの
幅より広いことを特徴とする。
は、上層配線と、下層配線と、前記上層配線と前記下層
配線とを接続するビアコンタクトとを有し、前記上層配
線と前記ビアコンタクトとがセルフアラインにより接続
されて形成される半導体装置において、前記ビアコンタ
クトを形成するためのビアマスクのパターンの幅が前記
上層配線を形成するための上層配線マスクのパターンの
幅より広いことを特徴とする。
【００１５】本発明においては、ビアマスクのパターン
の幅が上層配線マスクのパターンの幅より広いため、形
成されるビアホールの幅はビアマスクのパターンの幅で
はなく、上層配線マスクのパターンの幅により規定され
る。即ち、形成されるビアコンタクトの幅は上層配線の
幅と同じになる。このため、ビアコンタクトと上層配線
とのセルフアライン接続による接触面積を最大限大きく
し、その間の抵抗を低減することができ、信頼性を向上
させることができる。
の幅が上層配線マスクのパターンの幅より広いため、形
成されるビアホールの幅はビアマスクのパターンの幅で
はなく、上層配線マスクのパターンの幅により規定され
る。即ち、形成されるビアコンタクトの幅は上層配線の
幅と同じになる。このため、ビアコンタクトと上層配線
とのセルフアライン接続による接触面積を最大限大きく
し、その間の抵抗を低減することができ、信頼性を向上
させることができる。
【００１６】この場合、前記ビアマスクと前記上層配線
マスクとの間に形成される上部層間膜は、流動性の塗布
材から構成することができる。これにより、ＣＭＰ法等
による平坦化処理を行うことなく、上部層間膜の上面を
平坦化することができ、上部層間膜の上面にリソグラフ
ィにより上層配線マスクを容易に形成することができ
る。
マスクとの間に形成される上部層間膜は、流動性の塗布
材から構成することができる。これにより、ＣＭＰ法等
による平坦化処理を行うことなく、上部層間膜の上面を
平坦化することができ、上部層間膜の上面にリソグラフ
ィにより上層配線マスクを容易に形成することができ
る。
【００１７】また、前記塗布材はハイドロジェン・シル
セキオキサン（以下、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉ
ｌｓｅｓｑｕｉｏｘａｎｅ）という。）、スピン・オン
・グラス（以下、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓ
ｓ）という。）及びベンゾシクロブテン（以下、ＢＣＢ
（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）という。）から
なる群から選択されたものから構成することができる。
これにより、従来のＳｉＯ2からなる上部層間膜と比較
して、上部層間膜が誘電率の低いＨＳＱ、ＳＯＧ又はＢ
ＣＢから構成されるので、配線間容量を低減することが
できる。このため、配線を伝搬する信号の遅れを低減す
ることができる。
セキオキサン（以下、ＨＳＱ（Ｈｙｄｒｏｇｅｎ Ｓｉ
ｌｓｅｓｑｕｉｏｘａｎｅ）という。）、スピン・オン
・グラス（以下、ＳＯＧ（Ｓｐｉｎ ｏｎ Ｇｌａｓ
ｓ）という。）及びベンゾシクロブテン（以下、ＢＣＢ
（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）という。）から
なる群から選択されたものから構成することができる。
これにより、従来のＳｉＯ2からなる上部層間膜と比較
して、上部層間膜が誘電率の低いＨＳＱ、ＳＯＧ又はＢ
ＣＢから構成されるので、配線間容量を低減することが
できる。このため、配線を伝搬する信号の遅れを低減す
ることができる。
【００１８】本発明に係る半導体装置の製造方法は、前
記半導体装置の製造方法であって、前記下層配線の上に
下部層間膜を形成する工程と、この下部層間膜の上に前
記上層配線の幅より広い幅を有するパターンが設けられ
たビアマスクを形成する工程と、このビアマスクの上に
上部層間膜を形成する工程と、この上部層間膜の上面に
前記上層配線と等しい幅を有するパターンが設けられた
上層配線マスクを形成する工程と、前記上層配線マスク
及びビアマスクを利用して前記下層配線が露出するよう
に前記上部層間膜及び前記下部層間膜を選択的に除去し
上層配線用溝及びビアホールを形成する工程と、を有す
ることを特徴とする。
記半導体装置の製造方法であって、前記下層配線の上に
下部層間膜を形成する工程と、この下部層間膜の上に前
記上層配線の幅より広い幅を有するパターンが設けられ
たビアマスクを形成する工程と、このビアマスクの上に
上部層間膜を形成する工程と、この上部層間膜の上面に
前記上層配線と等しい幅を有するパターンが設けられた
上層配線マスクを形成する工程と、前記上層配線マスク
及びビアマスクを利用して前記下層配線が露出するよう
に前記上部層間膜及び前記下部層間膜を選択的に除去し
上層配線用溝及びビアホールを形成する工程と、を有す
ることを特徴とする。
【００１９】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置及びその製造方法について、添付の図面を参照し
て具体的に説明する。図１及び図２は本発明の実施例に
係る多層配線構造の半導体装置の製造方法を工程順に示
す図であって、（ａ）は（ｂ）に示すＡ−Ａ断面図、
（ｂ）は平面図である。この本実施例の半導体装置の製
造方法を説明することによって、本実施例の半導体装置
の構成も説明する。以下に、本実施例に係る半導体装置
の製造方法を工程順に説明する。
体装置及びその製造方法について、添付の図面を参照し
て具体的に説明する。図１及び図２は本発明の実施例に
係る多層配線構造の半導体装置の製造方法を工程順に示
す図であって、（ａ）は（ｂ）に示すＡ−Ａ断面図、
（ｂ）は平面図である。この本実施例の半導体装置の製
造方法を説明することによって、本実施例の半導体装置
の構成も説明する。以下に、本実施例に係る半導体装置
の製造方法を工程順に説明する。
【００２０】図１（ａ）及び（ｂ）に示すように、先
ず、下層配線２の上にＳｉＮ等からなるエッチングスト
ッパ層３を堆積する。次に、エッチングストッパ層３の
上に、プラズマＣＶＤ法によりＳｉＯ2からなる下部層
間膜４を形成し、その上面を平坦化する。
ず、下層配線２の上にＳｉＮ等からなるエッチングスト
ッパ層３を堆積する。次に、エッチングストッパ層３の
上に、プラズマＣＶＤ法によりＳｉＯ2からなる下部層
間膜４を形成し、その上面を平坦化する。
【００２１】その後、下部層間膜４の上面に埋め込みビ
アマスクを形成するためにＳｉリッチのＳｉＯＮ等から
なる絶縁膜を形成し、この絶縁膜を選択的に除去し上層
配線の幅より広い幅（Ｔb1）を有するパターン２１ａが
形成された埋め込みビアマスク１ａを形成する。
アマスクを形成するためにＳｉリッチのＳｉＯＮ等から
なる絶縁膜を形成し、この絶縁膜を選択的に除去し上層
配線の幅より広い幅（Ｔb1）を有するパターン２１ａが
形成された埋め込みビアマスク１ａを形成する。
【００２２】次いで、全面に流動性の塗布材、例えば、
ＨＳＱ、ＳＯＧ又はＢＣＢを塗布して上部塗布層間膜５
ａを形成する。これらの塗布材は流動性があるため、埋
め込みビアマスク１ａの段差が層間膜５ａの表面に現わ
れず、この層間膜５ａの表面は平坦化されている。
ＨＳＱ、ＳＯＧ又はＢＣＢを塗布して上部塗布層間膜５
ａを形成する。これらの塗布材は流動性があるため、埋
め込みビアマスク１ａの段差が層間膜５ａの表面に現わ
れず、この層間膜５ａの表面は平坦化されている。
【００２３】次に、上部塗布層間膜５ａの上面に上層配
線マスクを形成するためにレジスト膜を形成し、フォト
リソグラフィによりこのレジスト膜をパターニングし、
上層配線と等しい幅ＴL1（ＴL1＜Ｔb1）を有するパター
ン２６を形成する。このようにして、パターン２６が形
成された上層配線マスク６が得られる。
線マスクを形成するためにレジスト膜を形成し、フォト
リソグラフィによりこのレジスト膜をパターニングし、
上層配線と等しい幅ＴL1（ＴL1＜Ｔb1）を有するパター
ン２６を形成する。このようにして、パターン２６が形
成された上層配線マスク６が得られる。
【００２４】その後、図２（ａ）及び（ｂ）に示すよう
に、上層配線マスク６及び埋め込みビアマスク１ａを利
用して、上部塗布層間膜５ａ、下部層間膜４及びエッチ
ングストッパ層３を選択的に除去し、下層配線２を露出
させて層配線用溝３６及びビアホール３１ａを形成す
る。
に、上層配線マスク６及び埋め込みビアマスク１ａを利
用して、上部塗布層間膜５ａ、下部層間膜４及びエッチ
ングストッパ層３を選択的に除去し、下層配線２を露出
させて層配線用溝３６及びビアホール３１ａを形成す
る。
【００２５】次いで、上層配線マスク６を除去した後、
上層配線用溝３６及びビアホール３１ａを埋めるように
して、金属材料を堆積させる。次に、上部塗布層間膜５
ａ上の金属膜をＣＭＰ法により除去して上部塗布層間膜
５ａを露出させ、上層配線用溝３６及びビアホール３１
ａ内にのみ金属膜を残存させる。このようにして、所謂
セルフアラインにより接続された形状で上層配線及びビ
アコンタクト（いずれも図示せず）が同時に形成され
る。
上層配線用溝３６及びビアホール３１ａを埋めるように
して、金属材料を堆積させる。次に、上部塗布層間膜５
ａ上の金属膜をＣＭＰ法により除去して上部塗布層間膜
５ａを露出させ、上層配線用溝３６及びビアホール３１
ａ内にのみ金属膜を残存させる。このようにして、所謂
セルフアラインにより接続された形状で上層配線及びビ
アコンタクト（いずれも図示せず）が同時に形成され
る。
【００２６】このようにして製造された本実施例の半導
体装置においては、ビアマスクパターン２１ａの幅（Ｔ
b1）が上層配線マスクパターン２６の幅（ＴL1）より広
い（Ｔb1＞ＴL1）ため、形成されるビアホール３１ａの
幅はビアマスクパターン２１ａの幅（Ｔb1）ではなく、
上層配線マスクパターン２６の幅（ＴL1）により規定さ
れる。即ち、形成されるビアコンタクトの幅は上層配線
の幅と同じになる。このため、ビアコンタクトと上層配
線とのセルフアライン接続による接触面積を最大限大き
くし、その間の抵抗を低減することができ、信頼性を向
上させることができる。
体装置においては、ビアマスクパターン２１ａの幅（Ｔ
b1）が上層配線マスクパターン２６の幅（ＴL1）より広
い（Ｔb1＞ＴL1）ため、形成されるビアホール３１ａの
幅はビアマスクパターン２１ａの幅（Ｔb1）ではなく、
上層配線マスクパターン２６の幅（ＴL1）により規定さ
れる。即ち、形成されるビアコンタクトの幅は上層配線
の幅と同じになる。このため、ビアコンタクトと上層配
線とのセルフアライン接続による接触面積を最大限大き
くし、その間の抵抗を低減することができ、信頼性を向
上させることができる。
【００２７】また、本実施例方法においては、上部層間
膜を従来のＣＶＤ法でなく、流動性の塗布材であるＨＳ
Ｑを塗布することにより形成しているため、上部塗布層
間膜５ａの上面におけるビアマスクパターン２１ａに整
合する領域に凹みが形成されることを防止することがで
きる。このため、ＣＭＰ法等による平坦化処理を行うこ
となく、上部塗布層間膜５ａの上面にリソグラフィによ
り上層配線マスク６を容易に形成することができる。
膜を従来のＣＶＤ法でなく、流動性の塗布材であるＨＳ
Ｑを塗布することにより形成しているため、上部塗布層
間膜５ａの上面におけるビアマスクパターン２１ａに整
合する領域に凹みが形成されることを防止することがで
きる。このため、ＣＭＰ法等による平坦化処理を行うこ
となく、上部塗布層間膜５ａの上面にリソグラフィによ
り上層配線マスク６を容易に形成することができる。
【００２８】更に、上部層間膜が従来のようなＳｉＯ2
（誘電率は３．９乃至４．２程度）ではなく、誘電率の
低い有機材であるＨＳＱからなるため、配線間容量を低
減することができる。このため、配線を伝搬する信号の
遅れを低減することができる。
（誘電率は３．９乃至４．２程度）ではなく、誘電率の
低い有機材であるＨＳＱからなるため、配線間容量を低
減することができる。このため、配線を伝搬する信号の
遅れを低減することができる。
【００２９】なお、本実施例においては、上部塗布層間
膜を形成するために、流動性の塗布材としてＨＳＱ、Ｓ
ＯＧ又はＢＣＢ等が使用されているが、この上部層間膜
としては、有機材に限らず誘電率が低い無機材を使用す
ることもできる。また、本実施例においては、下部層間
膜４はＣＶＤ法により形成されているが、上部層間膜５
ａと同様にＨＳＱ等の塗布材から形成されていてもよ
い。
膜を形成するために、流動性の塗布材としてＨＳＱ、Ｓ
ＯＧ又はＢＣＢ等が使用されているが、この上部層間膜
としては、有機材に限らず誘電率が低い無機材を使用す
ることもできる。また、本実施例においては、下部層間
膜４はＣＶＤ法により形成されているが、上部層間膜５
ａと同様にＨＳＱ等の塗布材から形成されていてもよ
い。
【００３０】
【発明の効果】以上詳述したように、本発明によれば、
ビアコンタクトと上層配線とのセルフアライン接続によ
る接触面積を最大限大きくし、その間の抵抗を低減する
ことができるため、信頼性を向上させることができる。
ビアコンタクトと上層配線とのセルフアライン接続によ
る接触面積を最大限大きくし、その間の抵抗を低減する
ことができるため、信頼性を向上させることができる。
【００３１】また、ビアマスクと上層配線マスクとの間
に形成される上部層間膜が、流動性の塗布材から構成さ
れていると、ＣＭＰ法等による平坦化処理を行うことな
く、上部層間膜の上面を平坦化することができ、上部層
間膜の上面にリソグラフィにより上層配線マスクを容易
に形成することができる。
に形成される上部層間膜が、流動性の塗布材から構成さ
れていると、ＣＭＰ法等による平坦化処理を行うことな
く、上部層間膜の上面を平坦化することができ、上部層
間膜の上面にリソグラフィにより上層配線マスクを容易
に形成することができる。
【図１】本発明の実施例に係る多層配線構造の半導体装
置の製造方法の一工程を示す図であって、（ａ）は
（ｂ）に示すＡ−Ａ断面図、（ｂ）は平面図である。
置の製造方法の一工程を示す図であって、（ａ）は
（ｂ）に示すＡ−Ａ断面図、（ｂ）は平面図である。
【図２】図１に示す工程の次の工程を示す図であって、
（ａ）は（ｂ）に示すＡ−Ａ断面図、（ｂ）は平面図で
ある。
（ａ）は（ｂ）に示すＡ−Ａ断面図、（ｂ）は平面図で
ある。
【図３】従来の多層配線構造の半導体装置の製造方法の
一工程を示す図であって、（ａ）は（ｂ）に示すＢ−Ｂ
断面図、（ｂ）は平面図である。
一工程を示す図であって、（ａ）は（ｂ）に示すＢ−Ｂ
断面図、（ｂ）は平面図である。
【図４】図３に示す工程の次の工程を示す図であって、
（ａ）は（ｂ）に示すＢ−Ｂ断面図、（ｂ）は平面図で
ある。
（ａ）は（ｂ）に示すＢ−Ｂ断面図、（ｂ）は平面図で
ある。
１ａ、１ｂ；埋め込みビアマスク ２；下層配線 ３；エッチングストッパ層 ４；下部層間膜 ５ａ；上部塗布層間膜 ５ｂ；上部ＣＶＤ層間膜 ６；上層配線マスク ２１ａ、２１ｂ；ビアマスクパターン ２５ｂ；凹み ２６；上層配線マスクパターン ３１ａ、３１ｂ；ビアホール ３６；上層配線用溝
Claims (6)
- 【請求項１】 上層配線と、下層配線と、前記上層配線
と前記下層配線とを接続するビアコンタクトとを有し、
前記上層配線と前記ビアコンタクトとがセルフアライン
により接続されて形成される半導体装置において、前記
ビアコンタクトを形成するためのビアマスクのパターン
の幅が前記上層配線を形成するための上層配線マスクの
パターンの幅より広いことを特徴とする半導体装置。 - 【請求項２】 前記ビアマスクと前記上層配線マスクと
の間に形成される上部層間膜は、流動性の塗布材からな
るものであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】 前記塗布材はハイドロジェン・シルセキ
オキサン、スピン・オン・グラス及びベンゾシクロブテ
ンからなる群から選択されたものであることを特徴とす
る請求項２に記載の半導体装置。 - 【請求項４】 上層配線と、下層配線と、前記上層配線
と前記下層配線とを接続するビアコンタクトとを有し、
前記上層配線と前記ビアコンタクトとがセルフアライン
により接続されて形成される半導体装置の製造方法にお
いて、前記下層配線の上に下部層間膜を形成する工程
と、この下部層間膜の上に前記上層配線の幅より広い幅
を有するパターンが設けられたビアマスクを形成する工
程と、このビアマスクの上に上部層間膜を形成する工程
と、この上部層間膜の上面に前記上層配線と等しい幅を
有するパターンが設けられた上層配線マスクを形成する
工程と、前記上層配線マスク及びビアマスクを利用して
前記下層配線が露出するように前記上部層間膜及び前記
下部層間膜を選択的に除去し上層配線用溝及びビアホー
ルを形成する工程と、を有することを特徴とする半導体
装置の製造方法。 - 【請求項５】 前記上部層間膜は流動性の塗布材を塗布
して形成することを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項６】 前記塗布材はハイドロジェン・シルセキ
オキサン、スピン・オン・グラス及びベンゾシクロブテ
ンからなる群から選択されたものであることを特徴とす
る請求項５に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015029A JP2000216247A (ja) | 1999-01-22 | 1999-01-22 | 半導体装置及びその製造方法 |
| US09/488,619 US6765294B1 (en) | 1999-01-22 | 2000-01-20 | Semiconductor device including dual-damascene structure and method for manufacturing the same |
| KR1020000002807A KR20000053560A (ko) | 1999-01-22 | 2000-01-21 | 듀얼다마신구조를 갖는 반도체장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11015029A JP2000216247A (ja) | 1999-01-22 | 1999-01-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000216247A true JP2000216247A (ja) | 2000-08-04 |
Family
ID=11877419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11015029A Pending JP2000216247A (ja) | 1999-01-22 | 1999-01-22 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6765294B1 (ja) |
| JP (1) | JP2000216247A (ja) |
| KR (1) | KR20000053560A (ja) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4789648A (en) * | 1985-10-28 | 1988-12-06 | International Business Machines Corporation | Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias |
| JPH0430524A (ja) | 1990-05-28 | 1992-02-03 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3095866B2 (ja) | 1992-03-18 | 2000-10-10 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH05267283A (ja) | 1992-03-19 | 1993-10-15 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5635423A (en) * | 1994-10-11 | 1997-06-03 | Advanced Micro Devices, Inc. | Simplified dual damascene process for multi-level metallization and interconnection structure |
| US5534462A (en) | 1995-02-24 | 1996-07-09 | Motorola, Inc. | Method for forming a plug and semiconductor device having the same |
| JPH09153545A (ja) | 1995-09-29 | 1997-06-10 | Toshiba Corp | 半導体装置及びその製造方法 |
| JPH09306988A (ja) | 1996-03-13 | 1997-11-28 | Sony Corp | 多層配線の形成方法 |
| US5741626A (en) | 1996-04-15 | 1998-04-21 | Motorola, Inc. | Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC) |
| US6054769A (en) * | 1997-01-17 | 2000-04-25 | Texas Instruments Incorporated | Low capacitance interconnect structures in integrated circuits having an adhesion and protective overlayer for low dielectric materials |
| JPH10214892A (ja) | 1997-01-30 | 1998-08-11 | Sony Corp | 半導体装置の製造方法 |
| GB2325083B (en) * | 1997-05-09 | 1999-04-14 | United Microelectronics Corp | A dual damascene process |
| US6277728B1 (en) * | 1997-06-13 | 2001-08-21 | Micron Technology, Inc. | Multilevel interconnect structure with low-k dielectric and method of fabricating the structure |
| KR100265771B1 (ko) * | 1998-07-09 | 2000-10-02 | 윤종용 | 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법 |
| US6147399A (en) * | 1998-09-04 | 2000-11-14 | Advanced Micro Devices, Inc. | Backside exposure of desired nodes in a multi-layer integrated circuit |
-
1999
- 1999-01-22 JP JP11015029A patent/JP2000216247A/ja active Pending
-
2000
- 2000-01-20 US US09/488,619 patent/US6765294B1/en not_active Expired - Fee Related
- 2000-01-21 KR KR1020000002807A patent/KR20000053560A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000053560A (ko) | 2000-08-25 |
| US6765294B1 (en) | 2004-07-20 |
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