JPH09153545A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH09153545A
JPH09153545A JP8212332A JP21233296A JPH09153545A JP H09153545 A JPH09153545 A JP H09153545A JP 8212332 A JP8212332 A JP 8212332A JP 21233296 A JP21233296 A JP 21233296A JP H09153545 A JPH09153545 A JP H09153545A
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insulating film
groove
stopper
contact hole
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Masahiro Inohara
正弘 猪原
Tadashi Matsunou
正 松能
Hideki Shibata
英毅 柴田
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Toshiba Corp
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Abstract

(57)【要約】 【課題】配線幅、配線間隔縮小に対応可能な次世代の配
線形成方法を提供する。 【解決手段】基板１１上には、ストッパ膜１３ａと絶縁
膜１３ｂが形成される。ストッパ膜１３ａには、絶縁膜
１３ｂに対してＲＩＥによる選択比が大きいものが選択
される。絶縁膜１３ｂ上には、ストッパ膜１４ａと絶縁
膜１４ｂが形成される。ストッパ膜１４ａには、コンタ
クトホール３２のパターンが形成されている。レジスト
膜３５には、配線パターンが形成されている。レジスト
膜３５及びストッパ膜１４ａをマスクにしてＲＩＥによ
り絶縁膜１３ｂ，１４ｂをエッチングすると、配線形成
のための溝３１と、コンタクトプラグ形成のためのコン
タクトホール３２が自己整合的に同時に形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体装置及びその製造方法に関する。特にリソグ
ラフィ技術を用いた微細な配線と配線層間のコンタクト
・プラグの形成を含む、る半導体装置及びその製造方法
に関する。
【０００２】
【従来の技術】現在、最もよく使用されている配線の形
成方法は、絶縁膜上に一様に堆積した導電膜をリソグラ
フィ技術とエッチング技術により加工した後にＣＶＤ技
術により配線間及び上に絶縁膜を形成する、というもの
である。しかし、このような配線の形成方法では、半導
体集積回路の高集積化により配線幅や配線間隔の縮小が
進行すると、精確な配線の加工が困難になったり、また
は配線間に絶縁膜を満たすことが困難になる。そこで、
絶縁膜に形成された溝内に導電部材を埋め込むことによ
り配線を形成するという配線の形成方法、いわゆるダマ
シン（Damascene）法が検討されている。
【０００３】図３９〜図４１は、ダマシン法を適用した
配線形成方法の各工程を示すものである。まず、図３９
に示すように、シリコン基板１１上にフィールド酸化膜
１２を形成する。フィールド酸化膜に取り囲まれた素子
領域に、例えばＭＯＳトランジスタを形成する。シリコ
ン基板１１上の全面に、シリコン酸化膜１３，１４を形
成する。この後、フォトリソグラフィ工程、エッチング
工程によりシリコン酸化膜１４を加工し、配線が形成さ
れる溝３１及びコンタクトホール３２を形成する。続け
て、フォトリソグラフィ工程、エッチング工程によりシ
リコン酸化膜１３を加工し、溝３１の底部からＭＯＳト
ランジスタのゲート電極２１、ソース・ドレイン領域２
２ａ，２２ｂにそれぞれ達するコンタクトホール３２を
形成する。
【０００４】次に、図４０に示すように、シリコン基板
１１上の全面に導電膜１６を形成し、かつ、ＣＭＰ（化
学的機械研磨）技術を用いてこの導電膜１６を溝３１内
及びコンタクトホール３２内にのみ残存させる。
【０００５】次に、図４１に示すように、シリコン酸化
膜１４上及び導電膜１６上にシリコン酸化膜１７，１８
を形成する。この後、フォトリソグラフィ工程、エッチ
ング工程によりシリコン酸化膜１８を加工し、配線が形
成される溝３３及びコンタクトホール３４を形成する。
続けて、フォトリソグラフィ工程、エッチング工程によ
りシリコン酸化膜１７を加工し、溝３３の底部から導電
膜１４に達するコンタクトホール３４を形成する。この
後、シリコン基板１１上の全面に導電膜２０を形成し、
かつ、ＣＭＰ（化学的機械研磨）技術を用いてこの導電
膜２０を溝３３内及びコンタクトホール３４内にのみ残
存させる。そして、シリコン酸化膜１８上及び導電膜２
０上に配線保護膜１９を形成する。
【０００６】上述の配線の形成方法においては、配線を
形成するための溝３１，３３と、この溝３１，３３内に
形成され、下層配線と上層配線を接続するためのコンタ
クトホール３２，３４は、フォトリソグラフィ工程とエ
ッチング工程を経てそれぞれ別々に形成される。
【０００７】この場合、図４２に示すように、コンタク
トホール３２，３４を形成するためのフォトリソグラフ
ィ工程においては、配線を形成するための溝３１，３３
の段差により、レジスト膜３５の精確な解像が困難にな
るという問題がある。
【０００８】さらに、シリコン酸化膜１４，１８に形成
された溝３１，３３の底面と側面は、直角に交わり、ま
た、シリコン酸化膜１３，１７に形成されたコンタクト
ホール３２，３４の底面と側面も、直角に交わっている
ため、導電膜１６，２０のカバレージが悪くなるという
こともあり、問題である。
【０００９】ここで、図４２に示した、レジスト膜３５
の精確な解像が得られない問題について、さらに別の図
面を参照して説明する。図４３〜図４５は、従来のコン
タクトホール形成の工程を順に示す断面投影図である。
図４３に示すように、半導体基板上の絶縁膜４１中に下
層配線４２が形成されている。この下層配線４２を含む
絶縁膜４１上に絶縁膜４３、エッチングのストッパ膜４
４、絶縁膜４５を順次積層する。絶縁膜４５に対しその
所定領域に上層配線用の溝４６を形成する。配線溝４６
は下層配線４２の領域上に形成し、形成時の異方性エッ
チングはエッチング・ストッパ膜４４によって停止され
る。その後、露出したエッチング・ストッパ膜４４を除
去する。
【００１０】次に、図４４に示すように、フォトリソグ
ラフィ工程に入る。絶縁膜４５及び溝４６に対してレジ
スト膜４７を塗布し、図示しないが、パターニング用の
マスクを用いてレジストを露光、現像ずることにより、
溝４６の所定領域のレジスト膜４７を除去する必要があ
る。ここで、溝４６の段差により、塗布されたレジスト
膜４７の膜厚は不均一にならざるを得ない。つまり、溝
４６に形成されたレジスト膜４７の膜厚は絶縁膜４５上
のそれより厚い。
【００１１】従って、図４４に示すように、レジスト膜
４７のパターニングを行う場合には、レジスト膜４７の
厚い部分での露光時間不足と、図示しないがステッパレ
ンズからレジスト膜４７までの距離の違いによるフォー
カスずれのため、レジストパターン形状が悪化して、リ
ソグラフィ解像力を低下させる恐れがある。
【００１２】次に、図４５に示すように、レジスト膜４
７をマスクとして異方性エッチングを行い、下層配線４
２に到達するコンタクトホール４８を形成する。レジス
トパターン形状が精確でないので、コンタクトホール４
８は、下層配線４２との接続面積がかなり減少したもの
になってしまう。さらにこれに加えて、配線溝やコンタ
クトホールを形成するためのレジスト膜のパターンが位
置合わせずれを起こしてしまった場合には、コンタクト
ホールは、上層配線との接続面積が著しく減少したもの
になってしまう。
【００１３】さらに、他の問題を以下に説明する。図４
６（ａ），（ｂ）はそれぞれ配線溝４６とコンタクトホ
ール４８との関係を示す第１の平面図である。この図は
コンタクトホール４８の１辺の長さと、配線溝４６に形
成される配線の幅は実質的に同じとなる構成である。正
常な図４６（ａ）に対し、図４６（ｂ）はリソグラフィ
時の合わせずれが生じている。図４６（ｂ）では、コン
タクトプラグと配線の接触面積が、設計パターン（図４
６（ａ））より減少することになる。
【００１４】上記構成によれば、このリソグラフィ工程
での合わせずれによる上層の配線とコンタクトプラグの
接触面積の減少が原因となって、半導体装置の回路動作
における抵抗増加が生じ、これに起因した半導体装置の
性能劣化、電流密度増大に伴う信頼性の劣化が問題とな
ってくる。
【００１５】図４７（ａ），（ｂ）はそれぞれ配線溝４
６とコンタクトホール４８との関係を示す第２の平面図
である。配線溝４６に形成される配線の幅よりコンタク
トプラグの辺の長さが大きくなるようにコンタクトホー
ル４８が形成される。正常な図４７（ａ）に対し、図４
７（ｂ）はリソグラフィ時の合わせずれが生じている。
しかし、コンタクトホールの幅に余裕を持たせるので、
リソグラフィ時、ある程度の位置合わせずれが生じても
コンタクトプラグと配線の接触面積は設計パターンどお
りにすることができる。
【００１６】しかしながら、図４７（ａ），（ｂ）は構
造上、並行した配線上に対向するようなコンタクトプラ
グを存在させる場合、リソグラフィ解像力の制約から配
線の間隔を拡大せざるを得ない。これについて、以下、
図４８及び図４９を参照しながら説明する。
【００１７】理想的には、図４６（ａ）や（ｂ）の構成
は、図４８に示すように、配線溝（またはコンタクトホ
ール）におけるリソグラフィ工程の解像限界スペースＬ
1 で形成可能である。しかし、実際には、合わせずれに
対処可能な図４７（ａ）や（ｂ）の構成を採用すること
になり、この場合、図４９に示すように、リソグラフィ
工程での合わせずれを考慮して、コンタクトプラグの辺
長が配線幅より大きくなるように設計したことにより、
配線溝の間のスペースは、解像限界スペースＬ1 より大
きなスペースＬ2 とならざるを得ない。この結果、半導
体装置の集積度を低下させる。
【００１８】
【発明が解決しようとする課題】従来、層間絶縁膜中に
配線用の溝とその下層の配線に接続するためのコンタク
トホールを形成する場合、全ての絶縁膜を堆積してか
ら、溝形成のためのレジストパターニングと、コンタク
トホール形成のためのレジストパターニングをそれぞれ
行うのが一般的である。従って、溝の段差がある表面に
フォトレジスト膜を塗布するため、レジスト膜厚が不均
一になり、フォトリソグラフィ工程において、レジスト
パターンの精度が劣化する問題がある。
【００１９】さらに、マスク合わせずれが生じた場合
に、コンタクトプラグと上層配線の接触面積が減少する
問題が生じる。さらに、コンタクトホールの底部と側
壁、配線溝の底部と側壁がほぼ直角になり、埋め込む導
電部材のカバレージが悪くなるため、配線寿命の劣化を
招く。
【００２０】フォトリソグラフィ工程におけるマスク合
わせずれに対処するために、プラグを配線幅よりも大き
く設計すると、並行する配線に対向してプラグを設ける
場合、リソグラフィ解像力の制約から、配線の間隔は大
きくしなければならず、集積度の低下を招くという問題
が生じる。
【００２１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、半導体集積回路の高集
積化により配線幅や配線間隔が狭くなっても、導電部材
をコンタクトホール内または配線を形成するための溝内
に完全に満たすことができ、高精度、高集積化、高歩留
り、低コストに対応できる多層配線の次世代の構造を実
現できる半導体装置及びその製造方法を提供することで
ある。
【００２２】さらに詳細には、第１の目的として、コン
タクトホールと配線溝の底部と側壁を鈍角に接触させる
ことによって埋め込み用の導電部材のカバレージを向上
させる半導体装置の製造方法を提供する。第２の目的と
して、リソグラフィ工程の合わせずれによるコンタクト
プラグの接触面積の減少を最小限に抑え、性能の劣化を
防ぎ、集積化に寄与する半導体装置の製造方法を提供す
る。第３の目的として、段差の極めて小さい面上でリソ
グラフィパターニングし、高精度のレジストパターンを
実現し、集積化に寄与する半導体装置の製造方法を提供
する。
【００２３】
【課題を解決するための手段】この発明の主な目的を達
成するため、本発明の半導体装置は、半導体基板と、前
記半導体基板上に形成される第１ストッパ膜と、前記第
１ストッパ膜上に形成される第１絶縁膜と、前記第１絶
縁膜上に形成される第２ストッパ膜と、前記第２ストッ
パ膜上に形成される第２絶縁膜と、前記第２ストッパ膜
と前記第２絶縁膜に設けられた溝内、及び前記第１スト
ッパ膜と前記第１絶縁膜に設けられ、前記溝の底部から
前記半導体基板まで達するコンタクトホール内に満たさ
れる導電部材とを具備し、前記コンタクトホールの底面
と側面の角部における前記第１ストッパ膜は、前記コン
タクトホールの底面または側面と前記第１ストッパ膜の
表面とが鈍角に交わるようにテーパ形状を有し、かつ、
前記溝の底面と側面の角部における前記第２ストッパ膜
は、前記溝の底面または側面と前記第２ストッパ膜の表
面とが鈍角に交わるようにテーパ形状を有していること
を特徴とする。
【００２４】また、本発明の半導体装置は、半導体基板
と、前記半導体基板上に形成される配線と、前記配線上
に形成される第１ストッパ膜と、前記第１ストッパ膜上
に形成される第１絶縁膜と、前記第１絶縁膜上に形成さ
れる第２ストッパ膜と、前記第２ストッパ膜上に形成さ
れる第２絶縁膜と、前記第２ストッパ膜と前記第２絶縁
膜に設けられた溝内、及び前記第１ストッパ膜と前記第
１絶縁膜に設けられ、前記溝の底部から前記配線まで達
するコンタクトホール内に満たされる導電部材とを具備
し、前記コンタクトホールの底面と側面の角部における
前記第１ストッパ膜は、前記コンタクトホールの底面ま
たは側面と前記第１ストッパ膜の表面とが鈍角に交わる
ようにテーパ形状を有し、かつ、前記溝の底面と側面の
角部における前記第２ストッパ膜は、前記溝の底面また
は側面と前記第２ストッパ膜の表面とが鈍角に交わるよ
うにテーパ形状を有していることを特徴とする。
【００２５】本発明の半導体装置の製造方法は、半導体
基板上にストッパ膜を形成する工程と、前記ストッパ膜
上に絶縁膜を形成する工程と、前記絶縁膜をエッチング
し、前記絶縁膜の表面から前記半導体基板まで達するコ
ンタクトホールを形成する工程と、前記コンタクトホー
ルの底部の前記ストッパ膜を、エッチング中に側壁保護
膜が堆積するような条件の下で行う反応性イオンエッチ
ングにより除去し、前記コンタクトホールの底面と側面
の角部にテーパ形状を有する前記ストッパ膜を残存させ
る工程と、前記コンタクトホール内に導電部材を満たす
工程とを具備することを特徴とする。
【００２６】また、本発明の半導体装置の製造方法は、
半導体基板上に第１絶縁膜を形成する工程と、前記第１
絶縁膜上にストッパ膜を形成する工程と、前記ストッパ
膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜を
エッチングし、前記第２絶縁膜の表面から前記第１絶縁
膜の表面まで達する溝を形成する工程と、前記溝の底部
の前記ストッパ膜を、エッチング中に側壁保護膜が堆積
するような条件の下で行う反応性イオンエッチングによ
り除去し、前記溝の底面と側面の角部にテーパ形状を有
する前記ストッパ膜を残存させる工程と、前記溝内に導
電部材を満たす工程とを具備することを特徴とする。
【００２７】さらに詳細な上記第１の目的を達成するた
め、層間絶縁膜を隔てて設けられた第１の導電領域とそ
の上層の第２の導電領域の一部分どうしを電気的に接続
する埋め込み電極を有する半導体装置の製造方法におい
て、前記層間絶縁膜の一部である第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜上にこの第１の絶縁膜とエ
ッチング選択比の異なる絶縁性の保護膜を形成する工程
と、前記保護膜に対して予め前記埋め込み電極の形成領
域を含んだ開孔領域を形成する工程と、前記保護膜及び
開孔領域を覆う前記層間絶縁膜の一部である第２の絶縁
膜を形成する工程と、前記保護膜が底部となる前記第２
の導電領域用の溝を形成すると共にこの溝形成時におい
て重なる前記保護膜の開孔領域の部分を介して前記第１
の導電領域に到達するコンタクトホールを形成する、前
記第１の絶縁膜に対するエッチング工程と、前記コンタ
クトホール及び溝に導電部材を同時に埋め込む工程とを
具備したことを特徴とする。上記第２の目的を達成する
ため、特に、上記保護膜に対する開孔領域は前記溝のエ
ッチング幅より大きい寸法で形成することを特徴とす
る。
【００２８】
【発明の実施の形態】図１は本発明の第１の実施の形態
に係る半導体装置を示す断面図である。シリコン基板１
１上には、フィールド酸化膜１２が形成されている。こ
のフィールド酸化膜１２に取り囲まれた素子領域には、
例えばＭＯＳトランジスタが形成されている。図におい
て、ＭＯＳトランジスタのゲート電極２１はフィールド
酸化膜１２上に延在している部分を示す。また、ゲート
電極２１やソース・ドレイン領域２２ａ，２２ｂには電
気的接触のために導電部材が接続されている。
【００２９】シリコン基板１１上の全面には、約０．２
μｍの厚さを有するストッパ膜（例えば、ＳｉＮ、Ｓｉ
ＯＮ、不純物を含むＳｉＯ2 など）１３ａが形成されて
いる。ストッパ膜１３ａ上には、約１．２μｍの厚さを
有する絶縁膜１３ｂが形成されている。ストッパ膜１３
ａは、エッチングに対する保護膜であり、絶縁膜１３ｂ
に対して、ＲＩＥ（反応性イオンエッチング）の選択比
が大きいもの（１３ａのエッチングレート＜１３ｂのエ
ッチングレート）を用いることが必要である。また、絶
縁膜１３ｂの表面は、平坦化されている。
【００３０】絶縁膜１３上には、約０．２μｍの厚さを
有するストッパ膜（例えば、ＳｉＮ、ＳｉＯＮ、不純物
を含むＳｉＯ2 など）１４ａが形成されている。このス
トッパ膜１４ａ上には、約１．５μｍの厚さを有する絶
縁膜１４ｂが形成されている。なお、ストッパ膜１４ａ
は、エッチングに対する保護膜であり、絶縁膜１４ｂに
対して、ＲＩＥ（反応性イオンエッチング）の選択比が
大きいもの（１４ａのエッチングレート＜１４ｂのエッ
チングレート）を用いることが必要である。また、絶縁
膜１４ｂの表面は、平坦化されている。
【００３１】絶縁膜１４ｂ及びストッパ膜１４ａには、
配線を形成するための溝３１が形成されている。この溝
３１の底面と側面の角部におけるストッパ膜１４ａは、
テーパ形状を有し、溝３１の底面と側面の直角部分をな
くしている。すなわち、溝３１の底面または側面とスト
ッパ膜１４ａのテーパ面とは、鈍角で交わるように構成
されている。
【００３２】絶縁膜１３ｂ及びストッパ膜１３ａには、
配線を形成するための溝３１の底面からＭＯＳトランジ
スタのゲート電極２１またはソース・ドレイン領域２２
ａ，２２ｂに達するコンタクトホール３２が形成されて
いる。
【００３３】コンタクトホール３２の底面と側面の角部
におけるストッパ膜１３ａは、テーパ形状を有し、コン
タクトホール３２の底面と側面の直角部分をなくしてい
る。すなわち、コンタクトホール３２の底面または側面
とストッパ膜１３ａのテーパ面とは、鈍角で交わるよう
に構成されている。
【００３４】溝３１の内面及びコンタクトホール３２の
内面には、約０．１μｍの厚さを有する配線の下地膜
（例えば、Ｔｉ、Ｃｏ、Ｗ、ＳｉＮなど）１６ａが形成
されている。この下地膜１６ａは、溝３１の内面（スト
ッパ膜１４ａのテーパ面を含む）及びコンタクトホール
３２の内面（ストッパ膜１３ａのテーパ面を含む）に良
好なカバレージで形成されている。
【００３５】下地膜１６ａ上には、溝３１またはコンタ
クトホール３２を完全に満たす導電部材（例えば、Ａｌ
−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ、Ｃｕなど）１６ｂが形成さ
れている。なお、下地膜１６ａと導電部材１６ｂにより
配線及びコンタクトプラグが構成されている。絶縁膜１
４ｂ上及び導電部材１６ｂ上には、配線を保護するため
の絶縁膜１９が形成されている。
【００３６】上記構成の半導体装置によれば、上層の配
線と、下層へのコンタクトプラグが、一体化され同時工
程で形成できるため、製造コストが低くなる利点があ
る。また、溝の角部及びコンタクトホールの角部におけ
るストッパ膜１３ａ，１４ａは、テーパ形状を有してい
る。すなわち、溝３１またはコンタクトホール３２の底
面または側面とストッパ膜１３ａのテーパ面とは、鈍角
で交わるように構成されている。
【００３７】従って、配線の下地膜１６ａを、溝３１の
内面（ストッパ膜１４ａのテーパ面を含む）及びコンタ
クトホール３２の内面（ストッパ膜１３ａのテーパ面を
含む）に良好なカバレージで形成することができる。
【００３８】図２は本発明の第２の実施の形態に係る半
導体装置を示す断面図である。図１と同様の箇所の断面
を示すものであり、シリコン基板１１上には、フィール
ド酸化膜１２が形成されている。このフィールド酸化膜
１２に取り囲まれた素子領域には、例えばＭＯＳトラン
ジスタが形成されている。
【００３９】シリコン基板１１上の全面には、約０．２
μｍの厚さを有するストッパ膜（例えば、ＳｉＮ、Ｓｉ
ＯＮ、不純物を含むＳｉＯ2 など）１３ａが形成されて
いる。ストッパ膜１３ａ上には、約１．２μｍの厚さを
有する絶縁膜１３ｂが形成されている。ストッパ膜１３
ａは、絶縁膜１３ｂに対して、ＲＩＥ（反応性イオンエ
ッチング）の選択比が大きいもの（１３ａのエッチング
レート＜１３ｂのエッチングレート）を用いることが必
要である。また、絶縁膜１３ｂの表面は、平坦化されて
いる。
【００４０】絶縁膜１３上には、約０．２μｍの厚さを
有するストッパ膜（例えば、ＳｉＮ、ＳｉＯＮ、不純物
を含むＳｉＯ2 など）１４ａが形成されている。このス
トッパ膜１４ａ上には、約１．５μｍの厚さを有する絶
縁膜１４ｂが形成されている。なお、ストッパ膜１４ａ
は、絶縁膜１４ｂに対して、ＲＩＥ（反応性イオンエッ
チング）の選択比が大きいもの（１４ａのエッチングレ
ート＜１４ｂのエッチングレート）を用いることが必要
である。また、絶縁膜１４ｂの表面は、平坦化されてい
る。
【００４１】絶縁膜１４ｂ及びストッパ膜１４ａには、
配線を形成するための溝３１が形成されている。この溝
３１の底面と側面の角部におけるストッパ膜１４ａは、
テーパ形状を有し、溝３１の底面と側面の角部をなくし
ている。すなわち、溝３１の底面または側面とストッパ
膜１４ａのテーパ面とは、鈍角で交わるように構成され
ている。
【００４２】絶縁膜１３ｂ及びストッパ膜１３ａには、
配線を形成するための溝３１の底面からＭＯＳトランジ
スタのゲート電極２１またはソース・ドレイン領域２２
ａに達するコンタクトホール３２が形成されている。
【００４３】コンタクトホール３２の底面と側面の角部
におけるストッパ膜１３ａは、テーパ形状を有し、コン
タクトホール３２の底面と側面の直角部分をなくしてい
る。すなわち、コンタクトホール３２の底面または側面
とストッパ膜１３ａのテーパ面とは、鈍角で交わるよう
に構成されている。
【００４４】絶縁膜１３に設けられたコンタクトホール
３２内には、このコンタクトホール３２を完全に満たす
導電部材（例えば、Ｗなど）１６ｃが形成されている。
導電部材１６ｃ直下のソース・ドレイン領域２２ａ，２
２ｂには、シリサイド層（例えば、チタンシリサイド）
２５が形成されている。
【００４５】絶縁膜１３に設けられた溝３１の内面及び
コンタクトホール３２の内面には、約０．１μｍの厚さ
を有する配線の下地膜（例えば、Ｔｉ、Ｃｏ、Ｗ、Ｓｉ
Ｎなど）１６ａが形成されている。この下地膜１６ａ
は、溝３１の内面（ストッパ膜１４ａのテーパ面を含
む）及びコンタクトホール３２の内面に、良好なカバレ
ージで形成されている。
【００４６】下地膜１６ａ上には、溝３１またはコンタ
クトホール３２を完全に満たす導電部材（例えば、Ａｌ
−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ、Ｃｕなど）１６ｂが形成さ
れている。なお、下地膜１６ａと導電部材１６ｂにより
配線及びコンタクトプラグが構成されている。絶縁膜１
４ｂ上及び導電部材１６ｂ上には、配線を保護するため
の絶縁膜１９が形成されている。
【００４７】上記構成の半導体装置によれば、溝の角部
及びコンタクトホールの角部におけるストッパ膜１３
ａ，１４ａは、テーパ形状を有している。すなわち、溝
３１またはコンタクトホール３２の底面または側面とス
トッパ膜１３ａのテーパ面とは、鈍角で交わるように構
成されている。
【００４８】従って、配線の下地膜１６ａを、溝３１の
内面（ストッパ膜１４ａのテーパ面を含む）に、良好な
カバレージで形成することができ、導電部材１６ｂ，１
６ｃを溝３１内及びコンタクトホール３２内に完全に満
たすことができる。
【００４９】図３は本発明の第３の実施の形態に係る半
導体装置を示す断面図である。この半導体装置は、図１
の半導体装置の変形例である。すなわち、この実施の形
態では、フィールド酸化膜１２に代えて、シリコン基板
１１内に埋め込まれた埋め込み酸化膜１２１を用いてい
る点が、第１の実施の形態における半導体装置と相違し
ている。その他の構成は、第１の実施の形態における半
導体装置の構成と同じである。このような構成において
も、第１の実施の形態の半導体装置と同様の効果が得ら
れる。
【００５０】図４は本発明の第４の実施の形態に係る半
導体装置を示す断面図である。この半導体装置は、図２
の半導体装置の変形例である。すなわち、この実施の形
態では、フィールド酸化膜１２に代えて、シリコン基板
１１内に埋め込まれた埋め込み酸化膜１２１を用いてい
る点が、第２の実施の形態における半導体装置と相違し
ている。その他の構成は、第２の実施の形態における半
導体装置の構成と同じである。このような構成において
も、第２の実施の形態の半導体装置と同様の効果が得ら
れる。
【００５１】次に、本発明の半導体装置の製造方法の第
１の実施の形態について説明する。なお、この実施の形
態では、上述の第１の実施の形態に係る半導体装置を例
として説明することにする。
【００５２】まず、図５に示すように、ＬＯＣＯＳ法を
用いて、シリコン基板１１上にフィールド酸化膜１２を
形成する。フィールド酸化膜１２に取り囲まれた素子領
域に、例えばＭＯＳトランジスタを形成する。なお、２
１は、ＭＯＳトランジスタのゲート電極の配線であっ
て、フィールド酸化膜１２上に延在している部分を示
す。２２ａ，２２ｂは、ＭＯＳトランジスタのソース・
ドレイン領域である。
【００５３】次に、図６に示すように、プラズマＣＶＤ
法を用いて、シリコン基板１１上の全面に、ストッパ膜
（例えば、ＳｉＮ、ＳｉＯＮ、不純物を含むＳｉＯ2 な
ど）１３ａを約０．２μｍの膜厚で形成する。次に、プ
ラズマＣＶＤ法を用いて、ストッパ膜１３ａ上に、例え
ば、ＳｉＯ2 の絶縁膜１３ｂを約１．２μｍの膜厚で形
成する。この後、ＣＭＰ（化学的機械研磨）法及びレジ
ストエッチバック法などの平坦化技術を用いることによ
り、絶縁膜１３ｂの表面（上面）を平坦化する。
【００５４】なお、ストッパ膜１３ａは、絶縁膜１３ｂ
に対して、ＲＩＥ（反応性イオンエッチング）の選択比
が大きいもの（１３ａのエッチングレート＜１３ｂのエ
ッチングレート）を用いることが必要である。また、絶
縁膜１３ｂの平坦化工程は、絶縁膜１３ｂの厚さが十分
に厚い場合には、必ずしも必要ではない。
【００５５】次に、図７に示すように、プラズマＣＶＤ
法を用いて、絶縁膜１３ｂ上に、ストッパ膜（例えば、
ＳｉＮ、ＳｉＯＮ、不純物を含むＳｉＯ2 など）１４ａ
を約０．２μｍの膜厚で形成する。そして、リソグラフ
ィ技術とＲＩＥ（反応性イオンエッチング）技術を用
い、コンタクトホール３６をストッパ膜１４ａに形成す
る。
【００５６】次に、図８に示すように、プラズマＣＶＤ
法を用いて、ストッパ膜１４ａ上に、例えば、ＳｉＯ2
の絶縁膜１４ｂを約１．５μｍの膜厚で形成する。この
後、ＣＭＰ法及びレジストエッチバック法などの平坦化
技術を用いて、絶縁膜１４ｂの表面（上面）を平坦にす
る。
【００５７】なお、ストッパ膜１４ａは、絶縁膜１４ｂ
に対して、ＲＩＥ（反応性イオンエッチング）の選択比
が大きいもの（１４ａのエッチングレート＜１４ｂのエ
ッチングレート）を用いることが必要である。また、絶
縁膜１４ｂの平坦化工程は、絶縁膜１４ｂの厚さが十分
に厚い場合には、必ずしも必要ではない。
【００５８】次に、図９に示すように、絶縁膜１４ｂ上
にレジスト膜３５を形成し、リソグラフィ技術を用いて
このレジスト膜３５をパターニングすることにより、レ
ジスト膜３５に配線パターンを形成する。この後、ＲＩ
Ｅ法を用いて、絶縁膜１４ｂと絶縁膜１３ｂを同時にエ
ッチングする。その結果、絶縁膜１４ｂには、配線パタ
ーンと同じパターンを有する溝３１が形成され、絶縁膜
１３ｂには、コンタクトプラグを形成するためのコンタ
クトホール３２が形成される。
【００５９】この時、ストッパ膜１３ａ，１４ａは、絶
縁膜１３ｂ，１４ｂに対して、ＲＩＥ（反応性イオンエ
ッチング）の選択比が大きい（１３ａのエッチングレー
ト＜１３ｂのエッチングレート、１４ａのエッチングレ
ート＜１４ｂのエッチングレート）。すなわち、ストッ
パ膜１３ａ，１４ａは、ＲＩＥのストッパとなると共
に、ストッパ膜１４ａは、コンタクトホール３２を形成
するためのエッチングマスクとなる。
【００６０】従って、配線を形成するための溝３１と、
上下配線（または基板と配線）を接続するコンタクトプ
ラグを形成するためのコンタクトホール３２を同時に形
成することができる。すなわち、コンタクトホール３２
を自己整合的に形成することができるため、製造コスト
を低減することが可能である。
【００６１】また、レジスト膜３５は、表面が平坦な絶
縁膜１４ｂ上に形成されるため、精確な配線パターン
（溝）を絶縁膜１４ｂに形成することができる。すなわ
ち、設計どおりの所定の寸法に溝３１及びコンタクトホ
ール３２を形成することができ、素子の微細化に十分に
対応することができる。
【００６２】次に、図１０に示すように、ＲＩＥ法によ
り、溝３１の底部及びコンタクトホール３２の底部のス
トッパ膜１３ａ，１４ａを除去する。このとき、エッチ
ング中に側壁保護膜が形成される条件の下でＲＩＥを行
う。なお、エッチング中に側壁保護膜が形成される条件
としては、例えば、弗化炭素（ＣＦx ）ガス雰囲気中で
ＲＩＥを行うことが挙げられる。
【００６３】この結果、溝３１の底面と側面の角部にお
けるストッパ膜１４ａの形状は、テーパ状となる。すな
わち、ストッパ膜１４ａのテーパ面と、溝３１の底面ま
たは側面は、鈍角に交わるようになる。同様に、コンタ
クトホール３２の底面と側面の角部におけるストッパ膜
１３ａの形状も、テーパ状となる。すなわち、ストッパ
膜１３ａのテーパ面と、コンタクトホール３２の底面ま
たは側面は、鈍角に交わるようになる。この後、レジス
ト膜３５を剥離する。
【００６４】次に、図１１に示すように、スパッタ法や
ＣＶＤ法を用いて、配線及びコンタクトプラグの下地膜
（例えば、Ｔｉ、Ｃｏ、Ｗ，ＳｉＮなど）１６ａを約
０．１μｍの膜厚で形成する。このとき、溝３１及びコ
ンタクトホール３２の角部のストッパ膜１３ａ，１４ａ
の形状は、テーパ状であるため、下地膜１６ａは、溝３
１の内面及びコンタクトホール３２の内面に良好なカバ
レージで被着する。次に、スパッタ法やＣＶＤ法を用い
て、下地膜１６ａ上に導電部材（例えば、Ａｌ−Ｃｕ−
Ｓｉ、Ａｌ−Ｃｕ、Ｃｕなど）１６ｂを約２．０μｍの
膜厚で形成する。次に、ＣＭＰ（化学的機械研磨）法を
用いて、余分な導電部材１６ｂを除去し、溝３１内及び
コンタクトホール３２内にのみ導電部材１６ｂを残存さ
せる。これにより、配線及びコンタクトプラグが同時工
程にて形成される。この後、プラズマＣＶＤ法を用い
て、配線保護膜（例えば、ＳｉＯ2 など）を約０．３μ
ｍの膜厚で形成する。
【００６５】上記製造方法によれば、レジスト膜３５を
マスクにして、配線が形成される溝３１を形成すると共
に、このレジスト膜３５及びストッパ膜１４ａをマスク
にして、溝３１に対して自己整合的にコンタクトプラグ
が形成されるコンタクトホール３２を形成している。従
って、配線パターン（溝）とコンタクトプラグパターン
（コンタクトホール）を同時に形成でき、工程の簡略化
による製造コストの低減に貢献することができる。
【００６６】また、溝３１の角部及びコンタクトホール
３２の角部におけるストッパ膜１３ａ，１４ａをテーパ
形状に可能している。すなわち、溝３１またはコンタク
トホール３２の底面または側面とストッパ膜１３ａのテ
ーパ面とは、鈍角で交わるようにしている。
【００６７】従って、配線の下地膜１６ａを、溝３１の
内面（ストッパ膜１４ａのテーパ面を含む）及びコンタ
クトホール３２の内面（ストッパ膜１３ａのテーパ面を
含む）に、良好なカバレージで形成することができる。
この結果、導電部材１６ｂ，１６ｃを溝３１内及びコン
タクトホール３２内に完全に満たすことができる。
【００６８】次に、本発明の半導体装置の製造方法の第
２の実施の形態について説明する。なお、この実施の形
態では、上述の第２の実施の形態に係る半導体装置を例
として説明することにする。まず、上述の第１の実施の
形態における製造方法と同様の方法により、溝３１及び
コンタクトホール３２を形成するまでを行う。すなわ
ち、図５〜図１０までの工程は上述と同様である。
【００６９】その後、図１２に示すように、スパッタ法
やＣＶＤ法を用いて、少なくともコンタクトホール３２
内に高融点金属膜（例えば、Ｔｉ、Ｃｏ、Ｗなど）を形
成する。次に、例えば温度約６００℃、時間約３０分程
度のアニール処理を行い、コンタクトホール３２の底部
のゲート電極２１及びソース・ドレイン領域２２ａ，２
２ｂにシリサイド層２５を形成する。この後、例えば、
Ｈ2 ＳＯ4 とＨ2 Ｏ2の混合液を用いて、シリコン基板
１１と反応しないで残存した高融点金属膜を完全に除去
する。
【００７０】次に、プラズマＣＶＤ法を用いて、導電部
材（例えば、タングステン）１６ｃをコンタクトホール
３２内のみに選択的に形成する。その結果、コンタクト
ホール３２内には、コンタクトプラグが形成される。な
お、この実施の形態では、導電部材１６ｃの下地は、形
成しなくてもよい。
【００７１】次に、スパッタ法やＣＶＤ法を用いて、配
線及びコンタクトプラグの下地膜（例えば、Ｔｉ、Ｃ
ｏ、Ｗ、ＳｉＮなど）１６ａを約０．１μｍの膜厚で形
成する。このとき、溝３１の角部のストッパ膜１４ａの
形状は、テーパ状であるため、下地膜１６ａは、溝３１
の内面に良好なカバレージで被着する。次に、スパッタ
法やＣＶＤ法を用いて、下地膜１６ａ上に導電部材（例
えば、Ａｌ−Ｃｕ−Ｓｉ、Ａｌ−Ｃｕ、Ｃｕなど）１６
ｂを約２．０μｍの膜厚で形成する。次に、ＣＭＰ（化
学的機械研磨）法を用いて、余分な導電部材１６ｂを除
去し、溝３１内及びコンタクトホール３２内にのみ導電
部材１６ｂを残存させる。その結果、配線及びコンタク
トプラグが同時に形成される。この後、プラズマＣＶＤ
法を用いて、配線保護膜（例えば、ＳｉＯ2 など）を約
０．３μｍの膜厚で形成する。
【００７２】上記製造方法によれば、レジスト膜３５を
マスクにして、配線が形成される溝３１を形成すると共
に、このレジスト膜３５及びストッパ膜１４ａをマスク
にして、溝３１に対して自己整合的にコンタクトプラグ
が形成されるコンタクトホール３２を形成している。従
って、配線パターン（溝）とコンタクトプラグパターン
（コンタクトホール）を同時に形成でき、工程の簡略化
による製造コストの低減に貢献することができる。
【００７３】また、溝３１の角部及びコンタクトホール
３２の角部におけるストッパ膜１３ａ，１４ａをテーパ
形状に加工している。すなわち、溝３１またはコンタク
トホール３２の底面または側面とストッパ膜１３ａのテ
ーパ面とは、鈍角で交わるようにしている。
【００７４】従って、配線の下地膜１６ａを、溝３１の
内面（ストッパ膜１４ａのテーパ面を含む）に、均一な
膜厚かつ良好なカバレージで形成することができ、導電
部材１６ｂ，１６ｃを溝３１内及びコンタクトホール３
２内に完全に満たすことができる。
【００７５】次に、本発明の半導体装置の製造方法の第
３の実施の形態について説明する。図１３〜図１６は、
上記第３の実施の形態に係るコンタクトホール形成の工
程を順に示す断面投影図である。
【００７６】図１３に示すように、半導体基板上に絶縁
膜４１、下層配線４２が形成されている。この下層配線
４２を含む絶縁膜４１上に絶縁膜４３、ストッパ膜４４
を順次積層する。ストッパ膜４４は、後で行われる配線
溝のエッチングに対する絶縁性の保護膜である。
【００７７】上記ストッパ膜４４に対し、フォトリソグ
ラフィ工程、エッチング工程によって、後で形成するコ
ンタクトホール（コンタクトプラグ形成用としての）領
域を含んだ開孔領域５１を予め形成する。この開孔領域
５１は、後で形成する上層配線用の溝のエッチング幅よ
り大きい寸法で形成する。
【００７８】次に、図１４に示すように、ストッパ膜４
４及び開孔領域５１を覆うように絶縁膜４５を形成す
る。次に、絶縁膜４５の所定領域、すなわち、下層配線
４２上方を含む領域に上層配線用の溝を形成するための
レジスト膜４７を形成する。
【００７９】レジスト膜４７はフォトリソグラフィ工程
によりパターニングされる。このとき、ストッパ膜４４
は絶縁膜４５に比べて非常に薄く、絶縁膜４５は厚く形
成されているので、開孔領域５１の段差の影響はほとん
どなく、絶縁膜４５の平坦性は損なわれない。従って、
レジスト膜４７は、ほぼ平坦な絶縁膜４５上に均一な厚
さで形成され、解像度の低下を招くことなく、精確なパ
ターニングが実現される。
【００８０】次に、図１５に示すように、レジスト膜４
７をマスクに絶縁膜４５をＲＩＥ法（反応性イオンエッ
チング）によりエッチングする。エッチングの進行はス
トッパ膜４４により阻止される。従って、ストッパ膜４
４が露出する配線用の溝４６が形成される。さらに溝４
６には、ストッパ膜４４の開孔領域５１と重なる領域が
あり、この溝４６と共有した開孔領域５１の部分を介し
てのみ、さらにＲＩＥが進む。これにより、溝４６の形
成と共に、下層配線４２に到達するコンタクトホール４
８を形成する。
【００８１】次に、図１６に示すように、上記溝４６及
びコンタクトホール４８に導電部材（例えば、Ａｌ−Ｃ
ｕ、Ａｌ−Ｃｕ−Ｓｉ合金など）４９を同時工程で埋め
込む。次に、ＣＭＰ法を用いて、余分な導電部材４９を
除去し、溝４６内及びコンタクトホール４８内にのみ導
電部材４９を残存させる。これにより、コンタクトホー
ル４８内のコンタクトプラグ４９１、溝４６に埋め込ま
れた上層配線４９２が形成される。
【００８２】このような製造方法によれば、上層の配線
４９２と、下層配線４２へのコンタクトプラグが４９１
が一体化され同時工程で形成できるため、製造コストが
低くなる利点がある。
【００８３】上述の工程中におけるストッパ膜４４は、
絶縁膜４３，４５に対して、ＲＩＥ（反応性イオンエッ
チング）の選択比が大きいものを用いる。例えば、絶縁
膜４３，４５はシリコン酸化膜（Ｆ（フッ素）、Ｃ（炭
素）などを含有する場合もある）、ストッパ膜４４はシ
リコン窒化膜などである。
【００８４】さらに、この実施の形態では、第１にコン
タクトホール４８は溝４６と共有した開孔領域５１の部
分を介して溝４６に対して自己整合的に形成される。第
２に、ストッパ膜４４の開孔領域５１の寸法を配線の幅
方向において大きくし、上下層の配線に対して合わせず
れ余裕を持つことが可能である。第３に、レジスト膜４
７は均一な厚さで形成されパターニングの精度は良好で
あることから、解像度を劣化させない。以上のことか
ら、微細な配線層間のコンタクトプラグの接触面積が、
位置合わせずれ等で小さくならないように十分配慮した
製造工程を実現している。
【００８５】次に、本発明の半導体装置の製造方法の第
４の実施の形態について説明する。図１７〜図２１は、
上記第４の実施の形態係るコンタクトホール形成の工程
を順に示す断面投影図である。前記第３の実施例と異な
る点は、ストッパ膜を、さらに下層配線４２上にも設け
る構成となっている。
【００８６】図１７に示すように、半導体基板上に絶縁
膜４１、下層配線４２が形成されている。この下層配線
４２を含む絶縁膜４１上にストッパ膜５４、絶縁膜４
３、ストッパ膜４４を順次積層する。ストッパ膜４４と
５４は、後で行われる配線溝のエッチングとコンタクト
ホールのエッチングに対する絶縁性の保護膜である。ス
トッパ膜４４と５４は、同等の性質を有する。
【００８７】上記ストッパ膜４４に対し、フォトリソグ
ラフィ工程、エッチング工程によって、予めコンタクト
ホール（コンタクトプラグ形成用としての）の領域を含
んだ開孔領域５１を形成する。この開孔領域５１は、後
で形成する上層配線用の溝のエッチング幅より大きい寸
法で形成する。
【００８８】次に、図１８に示すように、ストッパ膜４
４及び開孔領域５１を覆う絶縁膜４５を形成する。次
に、絶縁膜４５の所定領域、すなわち、下層配線４２上
方を含む領域に上層配線用の溝を形成するためのレジス
ト膜４７を形成する。
【００８９】レジスト膜４７はフォトリソグラフィ工程
によりパターニングされる。このとき、ストッパ膜４４
は絶縁膜４５に比べて非常に薄く、絶縁膜４５は厚く形
成されているので、開孔領域５１の段差の影響はほとん
どなく、絶縁膜４５の平坦性は損なわれない。従って、
レジスト膜４７は、ほぼ平坦な絶縁膜４５上に均一な厚
さで形成され、解像度の低下を招くことなく、精確なパ
ターニングが実現される。
【００９０】次に、図１９に示すように、レジスト膜４
７をマスクに絶縁膜４５をＲＩＥ法によりエッチングす
る。エッチングの進行はストッパ膜４４により阻止され
る。従って、ストッパ膜４４が露出する配線用の溝４６
が形成される。さらに溝４６にはストッパ膜４４の開孔
領域５１と重なる領域があり、この溝４６と共有した開
孔領域５１の部分を介してのみ、さらにＲＩＥが進む。
これにより、溝４６の形成と共に、ストッパ膜５４に達
するコンタクトホール４８を形成する。
【００９１】次に、図２０に示すように、上記溝４６及
びコンタクトホール４８底部に露出しているストッパ膜
４４及び５４を同時にエッチング除去し、コンタクトホ
ール４８底部に下層配線４２を露出させる。
【００９２】次に、図２１に示すように、溝４６及びコ
ンタクトホール４８に導電部材（例えば、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ合金など）４９を同時工程で埋め込
む。次に、ＣＭＰ法を用いて、余分な導電部材４９を除
去し、溝４６内及びコンタクトホール４８内にのみ導電
部材４９を残存させる。これにより、コンタクトホール
４８内のコンタクトプラグ４９１、溝４６に埋め込まれ
た上層配線４９２が形成される。
【００９３】上述の工程中におけるストッパ膜５４，４
４は、絶縁膜４３，４５に対して、ＲＩＥ（反応性イオ
ンエッチング）の選択比が大きいものを用いる。例え
ば、絶縁膜４３，４５はシリコン酸化膜（Ｆ（フッ
素）、Ｃ（炭素）などを含有する場合もある）、ストッ
パ膜５４，４４はシリコン窒化膜などである。
【００９４】上記第４の実施の形態の方法によれば、第
３の実施の形態と同様の効果が得られる。また、この第
４の実施の形態では、第３の実施の形態と比べてストッ
パ膜５４がある分、エッチングの工程が１回増える。し
かし、コンタクトホール４８のオーバーエッチングの危
険性は減ると考えられる。
【００９５】すなわち、仮に、溝４６の形成が位置ずれ
して、その結果、コンタクトホール４８と位置合わせず
れが起きたとすると、第３の実施の形態では、図２２の
ようにオーバーエッチングされる可能性がある（５
５）。しかし、第４の実施の形態では、ストッパ膜５４
の除去が選択的なエッチング工程として存在するので、
図２３のように、オーバーエッチングされない。第３の
実施の形態においては、コンタクトプラグの構造とし
て、図２２のような形状になることを許容するならば、
コンタクトホール４８の位置合わせずれが起きても下層
配線４２と導電部材４９の接触面積が減らずに済むとい
う利点も考えられる。
【００９６】次に、本発明の半導体装置の製造方法の第
５の実施の形態について説明する。図２４は並行して走
る２本の配線上に対向する２個のプラグを形成する場合
の配線用の溝及びコンタクトホールを示す平面図、図２
５は図２４のＦ２５−Ｆ２５線に沿う断面投影図であ
る。ただし、図２５は説明のため、溝４６及びコンタク
トホール４８底部に露出したストッパ膜を除去する前の
状態を示している。
【００９７】図２４，２５において、図１７〜図２１と
同じ箇所は同一の符号を付している。注目すべきは、ス
トッパ膜４４の開孔領域５１が２本の配線用の溝４６を
横切るように形成されている構成である（図２４では破
線で示す）。この開孔領域５１をここではスリット領域
５１と呼ぶ。以下、このような構造を形成するための製
造方法について説明する。
【００９８】図２６〜図２９はそれぞれ上記第５の実施
の形態に係るコンタクトホール及び埋め込み配線の形成
の工程を順に示す断面図である。図２６に示すように、
絶縁膜４１内の配線溝にＡｌ合金（例えば、Ａｌ−Ｃｕ
−Ｓｉ、Ａｌ−Ｃｕなど）でなる下層配線４２が２個形
成されている。これら下層配線４２を含む絶縁膜４１上
にストッパ膜５４、絶縁膜４３、ストッパ膜４４を順次
積層する。ストッパ膜５４，４４は、後で行われる配線
溝のエッチングに対する絶縁性の保護膜である。
【００９９】次に、図２７に示すように、ストッパ膜４
４上にレジスト膜５６を塗布し、リソグラフィ技術を用
いて、２本の各配線４２において対向する２個のコンタ
クトホール（コンタクトプラグ形成用としての）の領域
を含んだスリット領域５１のレジストパターニングを行
う。ここで、レジスト膜５６は平坦なストッパ膜４４上
に均一な厚さで塗布される。従って、このレジストパタ
ーニングにおいて広露光Ｄ．Ｏ．Ｆ．（Domain of Focu
s ）と高解像性が実現される。
【０１００】次に、図２８に示すように、レジスト膜５
６をマスクにストッパ膜４４のエッチングを行う。すな
わち、ストッパ膜４４の方が絶縁膜４３に比べてエッチ
ング速度が大幅に速い条件となるＲＩＥ（Reactive Ion
Etching）を用いる。これにより、スリット領域５１を
形成する。その後、ストッパ膜４４及びスリット領域５
１を覆う絶縁膜４５を形成する。
【０１０１】次に、絶縁膜４５の所定領域、すなわち、
下層配線４２各々の上方を含む領域に上層配線用の溝を
形成するためのレジスト膜４７をパターニングする。こ
のとき、ストッパ膜４４は絶縁膜４５に比べて非常に薄
く、絶縁膜４５は厚く形成されるので、スリット領域５
１の段差の影響はほとんどなく、絶縁膜４５の平坦性は
損なわれない。従って、レジスト膜４７は、ほぼ平坦な
絶縁膜４５上に均一な厚さで形成され、解像度の低下を
招くことなく、精確なパターニングが実現される。
【０１０２】次に、レジスト膜４７をマスクに絶縁膜４
５をＲＩＥ法によりエッチングする。エッチングの進行
はスリット領域５１を除いてストッパ膜４４により阻止
される。従って、ストッパ膜４４が露出する配線用の溝
４６が形成される。さらに溝４６にはストッパ膜４４に
おけるスリット領域５１と重なる領域があり、この溝４
６と共有したスリット領域５１の部分を介してのみ、さ
らにＲＩＥが進む。これにより、溝４６の形成と共に、
ストッパ膜５４に達するコンタクトホール４８を形成す
る（図２５参照）。その後、コンタクトホール４８底部
に露出しているストッパ膜５４が選択的に除去される条
件のエッチング工程を行い、コンタクトホール４８底部
に下層配線４２を露出させる。このとき、溝４６底部に
露出しているストッパ膜４４も同時にエッチングされる
ようにしてもよい。
【０１０３】次に、図２９に示すように、溝４６及びコ
ンタクトホール４８に導電部材（例えば、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ合金など）４９を同時工程で埋め込
む。次に、ＣＭＰ技術、ＲＩＥ技術、ＣＤＥ（Chemical
Dry Etching）技術などを用いて、余分な導電部材４９
を除去し、溝４６内及びコンタクトホール４８内にのみ
導電部材４９を残存させる。これにより、コンタクトホ
ール４８内のコンタクトプラグ４９１、溝４６に埋め込
まれた上層配線４９２が形成される。
【０１０４】上述の工程中におけるストッパ膜５４，４
４は、絶縁膜４３，４５に対して、ＲＩＥ（反応性イオ
ンエッチング）の選択比が大きいものを用いる。例え
ば、絶縁膜４３，４５はシリコン酸化膜（Ｆ（フッ
素）、Ｃ（炭素）などを含有する場合もある）、ストッ
パ膜５４，４４はシリコン窒化膜などである。 ここ
で、前記ストッパ膜４４のエッチング速度をＥ3 、前記
絶縁膜４３の厚さをＴ、この絶縁膜４３のエッチング速
度をＥ2 とすると、ストッパ膜４４の膜厚は、（Ｅ3 ／
Ｅ2 ）×Ｔで算出される値よりも大きくなければならな
い。
【０１０５】絶縁膜４３，４５、ストッパ膜５４，４４
はシリコン系の膜以外の材料を使用することも可能であ
り、例えば、有機系絶縁膜などが考えられる。絶縁膜４
３と４５や、ストッパ膜５４と４４は同一の材料とする
必要性はないが、配線用の溝４６及びコンタクトホール
４８の形成のためのエッチング工程において、ストッパ
膜５４と４４のエッチング速度は、絶縁膜４３と４５の
エッチング速度より遅くなければならない。
【０１０６】上記第５の実施の形態によれば、第３の実
施の形態と同様の効果が得られると共に、スリット領域
５１の構成から次のような特長が強調される。スリット
領域５１は２本の配線を横切るように、位置合わせ余裕
を持って形成できる。レジスト膜４７は、均一な厚さで
形成されパターニングの精度は良好であることから、解
像力が劣化しない。しかも対向するコンタクトホール４
８の間隔は、必然的に配線溝４６の間隔と等しくなる。
これにより、並行する各配線に対向するコンタクトホー
ルを形成する場合でも、配線溝４６の間隔を解像限界ス
ペースＬ1 で形成可能となる（図２４参照）。この結
果、半導体装置の集積度を従来より向上させることがで
きる。
【０１０７】上記した第５の実施の形態の変形例とし
て、ストッパ膜５４を形成しない構成を第６の実施の形
態として図３０に示す。仮に、溝４６の形成が位置ずれ
して、その結果、コンタクトホール４８の位置合わせず
れが起きたとすると、図のようにオーバーエッチングさ
れる可能性がある（５５）。このような形状になること
を許容するならば、コンタクトホール４８の位置合わせ
ずれが起きても下層配線４２と導電部材４９の接触面積
が減らずに済む構成が実現できる。
【０１０８】次に、本発明の半導体装置の製造方法の第
７の実施の形態について説明する。配線の埋め込み材料
として、Ａｌ合金より抵抗率が低いＣｕを採用する。Ｃ
ｕはシリコン酸化膜中で非常に拡散速度が大きい材料な
ので、シリコン酸化膜中に配線を形成する場合には、Ｃ
ｕのシリコン酸化膜中への拡散を阻止するための拡散防
止膜が必要である。
【０１０９】図３１は上記第７の実施の形態に係る断面
図である。下層配線６２はＣｕで構成されるため、Ｃｕ
の周囲は拡散防止膜７１で覆われる。この下層配線６２
を含む絶縁膜４１上に拡散防止膜７２が形成される。こ
の拡散防止膜７２上にはストッパ膜５４、絶縁膜４３、
ストッパ膜４４（スリット領域５１を有する）、絶縁膜
４５が順次積層され、製造工程は前記第５の実施の形態
と同様である。
【０１１０】すなわち、配線溝４６及びコンタクトホー
ル４８を形成後、Ｃｕの埋め込みを施す前に、ＣＶＤ
（Chemical Vaper Deposition ）技術、スパッタリング
技術などを用い、下地として、配線溝及びコンタクトホ
ール内壁面に拡散防止膜７３を被覆する。その後、溝４
６及びコンタクトホール４８に導電部材６９（Ｃｕ）を
同時工程で埋め込む。
【０１１１】次に、ＣＭＰ技術、ＲＩＥ技術、ＣＤＥ
（Chemical Dry Etching）技術などを用いて、余分な導
電部材６９を除去し、溝４６内及びコンタクトホール４
８内にのみ導電部材６９を残存させる。これにより、コ
ンタクトホール４８内のコンタクトプラグ６９１、溝４
６に埋め込まれた上層配線６９２が形成される。
【０１１２】次に、上層配線６９２を含む絶縁膜４５上
に拡散防止膜７４を被覆する。この図では拡散防止膜７
４上に、さらに上層の配線のためのストッパ膜６４が形
成される。
【０１１３】上記拡散防止膜７１，７３は導電性であ
り、Ｔｉ系、Ｗ系、Ｃｏ系の金属が考えられる。拡散防
止膜７１，７３の膜厚としては１０ｎｍ〜１００ｎｍで
ある。上記拡散防止膜７２，７４は絶縁性であり、シリ
コン窒化膜、あるいはＴｉあるいはＷの微結晶を含むシ
リコン窒化膜が考えられる。この微結晶とは、ＳｉＮ中
にＴｉ（あるいはＷ）が分離して存在する構成であり、
Ｃｕ原子をトラップする目的で導入される。
【０１１４】図３１の構成では拡散防止膜とストッパ膜
をそれぞれ設けたが、エッチングストッパと拡散防止の
両方の機能を兼ね備える材料であれば、１つの膜で構成
してもよい。例えば、図３１のストッパ膜５４がシリコ
ン窒化膜ならば、拡散防止膜７２を形成しないことが考
えられる。
【０１１５】次に、本発明の半導体装置の製造方法の第
８の実施の形態について説明する。上層の配線溝の形成
と共にコンタクトホールの形成を決めるストッパ膜（４
４）を、設計どうりのコンタクトホールの大きさに加工
しておく方法である。
【０１１６】図３２〜図３５は上記第８の実施の形態に
係るコンタクトホール及び埋め込み配線の形成の工程を
順に示す断面図である。基本的な製造工程は前記第５の
実施の形態と同様であり、同一の符号を付す。
【０１１７】図３２に示すように、絶縁膜４１内の配線
溝にＡｌ合金でなる下層配線４２が２個形成されてい
る。この下層配線４２を含む絶縁膜４１上にストッパ膜
５４、絶縁膜４３、ストッパ膜４４を順次積層する。ス
トッパ膜５４，４４は、後で行われる配線溝のエッチン
グに対する絶縁性の保護膜である。
【０１１８】次に、図３３に示すように、ストッパ膜４
４上にレジスト膜５６を塗布し、リソグラフィ技術を用
いて、２本の各配線４２において対向する２個のコンタ
クトホール（コンタクトプラグ形成用としての）の領域
のレジストパターニングを行う。ここで、レジスト膜５
６は平坦なストッパ膜４４上に均一な厚さで塗布される
ので、レジストパターニングにおいて広露光Ｄ．Ｏ．
Ｆ．（Domain of Focus）と高解像性が実現される。
【０１１９】次に、図３４に示すように、レジスト膜５
６をマスクにストッパ膜４４のエッチングを行う。これ
により、下層配線４２各々の上方にコンタクト領域８１
を形成する。その後、ストッパ膜４４及びコンタクト領
域８１を覆う絶縁膜４５を形成する。
【０１２０】次に、絶縁膜４５の所定領域、すなわち、
コンタクト領域８１を通る上層配線用の溝を形成するた
めのレジスト膜４７をパターニングする。このとき、ス
トッパ膜４４は絶縁膜４５に比べて非常に薄く、絶縁膜
４５は厚く形成されるので、スリット領域５１の段差の
影響はほとんどなく、絶縁膜４５の平坦性は損なわれな
い。従って、レジスト膜４７は、ほぼ平坦な絶縁膜４５
上に均一な厚さで形成され、解像度の低下を招くことな
く、精確なパターニングが実現される。
【０１２１】次に、レジスト膜４７をマスクに絶縁膜４
５をＲＩＥ法によりエッチングする。エッチングの進行
はコンタクト領域８１を除いてストッパ膜４４により阻
止される。従って、ストッパ膜４４が露出する配線用の
溝４６が形成される。これに伴い、コンタクト領域５１
と重なる領域を介して、さらにＲＩＥが進む。これによ
り、溝４６の形成と共に、ストッパ膜５４に達するコン
タクトホール４８を形成する。
【０１２２】その後、コンタクトホール４８底部に露出
しているストッパ膜５４を選択的に除去し、コンタクト
ホール４８底部に下層配線４２を露出させる。このと
き、溝４６底部に露出しているストッパ膜４４も同時に
除去されるようにしてもよい。
【０１２３】次に、図３５に示すように、溝４６及びコ
ンタクトホール４８に導電部材（例えば、Ａｌ−Ｃｕ、
Ａｌ−Ｃｕ−Ｓｉ合金など）４９を同時工程で埋め込
む。次に、ＣＭＰ技術、ＲＩＥ技術、ＣＤＥ（Chemical
Dry Etching）技術などを用いて、余分な導電部材４９
を除去し、溝４６内及びコンタクトホール４８内にのみ
導電部材４９を残存させる。これにより、コンタクトホ
ール４８内のコンタクトプラグ４９１、溝４６に埋め込
まれた上層配線４９２が形成される。
【０１２４】上記製造方法では、他の実施の形態と同様
に製造コストが低くなる利点がある。さらに、この実施
の形態は、製造中の位置合わせの精度が極めてよく、信
頼性の高い製造工程に適している。もちろん、この発明
の方法により、レジスト膜４７や５６はパターニングの
精度は良好であるから、解像度の劣化は生じない。これ
により、位置合わせが精確なら、設計どおりのコンタク
トホールが形成できる。
【０１２５】次に、本発明の半導体装置の製造方法の第
９の実施の形態として、図３６を参照する。図３６は上
記第８の実施の形態を前記第７の実施の形態の構成に応
用したものである。
【０１２６】図３６において、下層配線６２はＣｕで構
成されるため、Ｃｕの周囲は拡散防止膜７１で覆われ
る。この下層配線６２を含む絶縁膜４１上に拡散防止膜
７２が形成される。この拡散防止膜７２上にはストッパ
膜５４、絶縁膜４３、ストッパ膜４４（コンタクト領域
８１を有する）、絶縁膜４５が順次積層され、製造工程
は前記第８の実施の形態と同様である。
【０１２７】すなわち、配線溝４６及びコンタクトホー
ル４８を形成後、Ｃｕの埋め込みを施す前に、ＣＶＤ
（Chemical Vaper Deposition ）技術、スパッタリング
技術などを用い、下地として、配線溝及びコンタクトホ
ール内壁面に拡散防止膜７３を被覆する。その後、溝４
６及びコンタクトホール４８に導電部材６９（Ｃｕ）を
同時工程で埋め込む。
【０１２８】次に、ＣＭＰ技術、ＲＩＥ技術、ＣＤＥ
（Chemical Dry Etching）技術などを用いて、余分な導
電部材６９を除去し、溝４６内及びコンタクトホール４
８内にのみ導電部材６９を残存させる。これにより、コ
ンタクトホール４８内のコンタクトプラグ６９１、溝４
６に埋め込まれた上層配線６９２が形成される。
【０１２９】次に、上層配線６９２を含む絶縁膜４５上
に拡散防止膜７４を被覆する。この図では拡散防止膜７
４上に、さらに上層の配線のためのストッパ膜６４が形
成される。
【０１３０】図３６の構成では拡散防止膜とストッパ膜
をそれぞれ設けたが、エッチングストッパと拡散防止の
両方の機能を兼ね備える材料であれば、１つの膜で構成
してもよい。
【０１３１】各実施の形態における下層配線は、一般に
導電領域として種々の構成が考えられる。すなわち、層
間絶縁膜の間の配線層だけではなく、基板上の不純物拡
散層、素子のゲート電極であってもよい。図３７、図３
８はその応用例として示す断面図である。
【０１３２】図３７において、ＭＯＳトランジスタのゲ
ート電極９１、基板９０上の拡散層９２、絶縁膜９３上
の配線層９４上にそれぞれコンタクトプラグ４９１が形
成されている。層間絶縁膜（絶縁膜４３，４５）中に
は、上層の配線溝４６の形成と共にコンタクトホール４
８の位置を決定する、開孔領域を有したストッパ膜４４
が形成される。また、ストッパ膜５４はコンタクトホー
ル４８のエッチング工程の保護膜であり、最終的にはコ
ンタクトホール４８に応じた大きさでそれぞれ選択的に
エッチング除去されるものである。図３８は図３７の構
成の導電部材４９の代りにＣｕからなる導電部材６９を
採用している。Ｃｕの周囲は拡散防止膜７３によって覆
われる。
【０１３３】
【発明の効果】以上、説明したように、本発明の半導体
装置及びその製造方法によれば、次のような効果を奏す
る。
【０１３４】（１）レジスト膜をマスクにして、配線が
形成される溝を形成すると共に、このレジスト膜及びス
トッパ膜をマスクにして、上層配線溝に対して自己整合
的にコンタクトホールが形成される。従って、配線パタ
ーン（溝）とコンタクトプラグパターン（コンタクトホ
ール）を同時に形成でき、工程の簡略化による製造コス
トの低減に貢献することができる。
【０１３５】（２）上記ストッパ膜、上記配線用の溝そ
れぞれを形成するレジスト膜は均一な厚さで形成される
ため、パターニングの精度は良好であることから、解像
度の劣化は極めて起こりにくくなる。
【０１３６】（３）配線溝下部のストッパ膜にスリット
領域を配線溝幅よりも大きく開孔しているため、リソグ
ラフィ工程で合わせずれが生じた場合でも、コンタクト
プラグとその上層配線の接触面積の減少を回避できる。
【０１３７】（４）並行する配線下に対向するコンタク
トホールを形成する場合に、並行する両配線を横切れる
ようにスリット領域を形成することにより、コンタクト
ホールの間隔は、必然的に配線溝の間隔と等しくなる。
よって、上記（３）の方法を用いて並行する各配線に対
向するコンタクトホールを形成する場合でも、配線溝の
間隔を解像限界スペースで形成可能となる。この結果、
半導体装置の高集積化に寄与する。
【０１３８】（５）溝の角部及びコンタクトホールの角
部におけるストッパ膜をテーパ形状に加工している。す
なわち、溝またはコンタクトホールの底面または側面と
ストッパ膜のテーパ面とは、鈍角で交わるように構成さ
れている。従って、配線の下地膜を、溝の内面及びコン
タクトホールの内面に、均一な膜厚かつ良好なカバレー
ジで形成することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に関わる半導体装置
を示す断面図。
【図２】本発明の第２の実施の形態に関わる半導体装置
を示す断面図。
【図３】本発明の第３の実施の形態に関わる半導体装置
を示す断面図。
【図４】本発明の第４の実施の形態に関わる半導体装置
を示す断面図。
【図５】本発明の第１の実施の形態に関わる製造方法の
一工程を示す断面図。
【図６】本発明の第１の実施の形態に関わる製造方法の
一工程を示す断面図。
【図７】本発明の第１の実施の形態に関わる製造方法の
一工程を示す斜視図。
【図８】本発明の第１の実施の形態に関わる製造方法の
一工程を示す断面図。
【図９】本発明の第１の実施の形態に関わる製造方法の
一工程を示す斜視図。
【図１０】本発明の第１の実施の形態に関わる製造方法
の一工程を示す斜視図。
【図１１】本発明の第１の実施の形態に関わる製造方法
の一工程を示す断面図。
【図１２】本発明の第２の実施の形態に関わる製造方法
の一工程を示す断面図。
【図１３】本発明の第３の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図１４】本発明の第３の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図１５】本発明の第３の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図１６】本発明の第３の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図１７】本発明の第４の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図１８】本発明の第４の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図１９】本発明の第４の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図２０】本発明の第４の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図２１】本発明の第４の実施の形態に関わる製造方法
の一工程を示す断面投影図。
【図２２】本発明の第３の実施の形態に関わる製造方法
の一工程を示す断面図。
【図２３】本発明の第４の実施の形態に関わる製造方法
の一工程を示す断面図。
【図２４】本発明の第５の実施の形態に関わる、並行し
て走る２本の配線上に対向する２個のプラグを形成する
場合の配線用の溝及びコンタクトホールを示す平面図。
【図２５】図２４のＦ２５−Ｆ２５線に沿う断面投影
図。
【図２６】本発明の第５の実施の形態に関わる製造方法
の一工程を示す断面図。
【図２７】本発明の第５の実施の形態に関わる製造方法
の一工程を示す断面図。
【図２８】本発明の第５の実施の形態に関わる製造方法
の一工程を示す断面図。
【図２９】本発明の第５の実施の形態に関わる製造方法
の一工程を示す断面図。
【図３０】本発明の第６の実施の形態に関わる製造方法
の一工程を示す断面図。
【図３１】本発明の第６の実施の形態に関わる製造方法
の一工程を示す断面図。
【図３２】本発明の第７の実施の形態に関わる製造方法
を説明するための断面図。
【図３３】本発明の第８の実施の形態に関わる製造方法
の一工程を示す断面図。
【図３４】本発明の第８の実施の形態に関わる製造方法
の一工程を示す断面図。
【図３５】本発明の第８の実施の形態に関わる製造方法
の一工程を示す断面図。
【図３６】本発明の第９の実施の形態に関わる製造方法
を説明するための断面図。
【図３７】本発明の実施の形態に関わる応用例を説明す
るための断面図。
【図３８】本発明の実施の形態に関わる応用例を説明す
るための断面図。
【図３９】従来の製造方法の一工程を示す断面図。
【図４０】従来の製造方法の一工程を示す断面図。
【図４１】従来の製造方法の一工程を示す断面図。
【図４２】従来の製造方法の一工程を示す断面図。
【図４３】コンタクトホール形成に関わる従来の製造方
法の一工程を示す断面図。
【図４４】コンタクトホール形成に関わる従来の製造方
法の一工程を示す断面図。
【図４５】コンタクトホール形成に関わる従来の製造方
法の一工程を示す断面図。
【図４６】図４６（ａ），（ｂ）はそれぞれ配線溝とコ
ンタクトホールとの関係を示す平面図。
【図４７】図４７（ａ），（ｂ）はそれぞれ配線溝とコ
ンタクトホールとの関係を示す平面図。
【図４８】リソグラフィ工程の解像限界スペースを有し
て形成する配線溝とコンタクトホールの関係を示す平面
図。
【図４９】リソグラフィ工程の合わせずれに対処可能な
コンタクトホールを有する配線溝とコンタクトホールの
関係を示す平面図。
【符号の説明】
１１…シリコン基板 １２…フィールド酸化膜 １３ａ，１４ａ，４４，５４，６４…ストッパ膜 １３ｂ，１４ｂ，１７〜１９，４１，４３，４５…絶縁
膜 １６ａ…下地膜 １６ｂ、１６ｃ，４９，６９…導電部材 ２１…ゲート電極 ２２ａ，２２ｂ…ソース・ドレイン領域 ２３，２４…ストッパ膜のテーパ部 ２５…シリサイド層 ３１，３３，４６…溝（配線形成用） ３２，３４，４８…コンタクトホール（プラグ形成用） ３５，４７，５６…レジスト膜 ４２，６２…下層配線 ５１…開孔領域またはスリット領域 ７１，７２，７３，７４…拡散防止膜 ８１…コンタクト領域

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上に形成される第１ストッパ膜と、 前記第１ストッパ膜上に形成される第１絶縁膜と、 前記第１絶縁膜上に形成される第２ストッパ膜と、 前記第２ストッパ膜上に形成される第２絶縁膜と、 前記第２ストッパ膜と前記第２絶縁膜に設けられた溝
    内、及び前記第１ストッパ膜と前記第１絶縁膜に設けら
    れ、前記溝の底部から前記半導体基板まで達するコンタ
    クトホール内に満たされる導電部材とを具備し、 前記コンタクトホールの底面と側面の角部における前記
    第１ストッパ膜は、前記コンタクトホールの底面または
    側面と前記第１ストッパ膜の表面とが鈍角に交わるよう
    にテーパ形状を有し、かつ、前記溝の底面と側面の角部
    における前記第２ストッパ膜は、前記溝の底面または側
    面と前記第２ストッパ膜の表面とが鈍角に交わるように
    テーパ形状を有していることを特徴とする半導体装置。
  2. 【請求項２】 半導体基板と、 前記半導体基板上に形成される配線と、 前記配線上に形成される第１ストッパ膜と、 前記第１ストッパ膜上に形成される第１絶縁膜と、 前記第１絶縁膜上に形成される第２ストッパ膜と、 前記第２ストッパ膜上に形成される第２絶縁膜と、 前記第２ストッパ膜と前記第２絶縁膜に設けられた溝
    内、及び前記第１ストッパ膜と前記第１絶縁膜に設けら
    れ、前記溝の底部から前記配線まで達するコンタクトホ
    ール内に満たされる導電部材とを具備し、 前記コンタクトホールの底面と側面の角部における前記
    第１ストッパ膜は、前記コンタクトホールの底面または
    側面と前記第１ストッパ膜の表面とが鈍角に交わるよう
    にテーパ形状を有し、かつ、前記溝の底面と側面の角部
    における前記第２ストッパ膜は、前記溝の底面または側
    面と前記第２ストッパ膜の表面とが鈍角に交わるように
    テーパ形状を有していることを特徴とする半導体装置。
  3. 【請求項３】 前記導電部材は、前記コンタクトホール
    の底面及び側面、及び前記溝の底面及び側面に形成され
    る下地膜と、前記コンタクトホール内及び前記溝内を満
    たす金属膜とから構成されていることを特徴とする請求
    項１または２に記載の半導体装置。
  4. 【請求項４】 前記導電部材は、前記コンタクトホール
    を満たす金属膜と、前記溝の底面、側面及びコンタクト
    ホールを満す金属膜上に形成される下地膜と、前記溝内
    を満たす金属膜とから構成されていることを特徴とする
    請求項１または２に記載の半導体装置。
  5. 【請求項５】 半導体基板と、 前記半導体基板上に形成されるストッパ膜と、 前記ストッパ膜上に形成される絶縁膜と、 前記ストッパ膜と前記絶縁膜に設けられ、 前記絶縁膜の表面から前記半導体基板まで達するコンタ
    クトホール内に満たされる導電部材とを具備し、 前記コンタクトホールの底面と側面の角部における前記
    ストッパ膜は、前記コンタクトホールの底面または側面
    と前記ストッパ膜の表面とが鈍角に交わるようにテーパ
    形状を有していることを特徴とする半導体装置。
  6. 【請求項６】 前記導電部材は、前記コンタクトホール
    の底面及び側面に形成される下地膜と、前記コンタクト
    ホール内を満たす金属膜とから構成されていることを特
    徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 半導体基板と、 前記半導体基板上に形成される第１絶縁膜と、 前記第１絶縁膜上に形成されるストッパ膜と、 前記ストッパ膜上に形成される第２絶縁膜と、 前記ストッパ膜と前記第２絶縁膜に設けられ、 前記第２絶縁膜の表面から前記第１絶縁膜の表面まで達
    する溝内に満たされる導電部材とを具備し、 前記溝の底面と側面の角部における前記ストッパ膜は、
    前記溝の底面または側面と前記ストッパ膜の表面とが鈍
    角に交わるようにテーパ形状を有していることを特徴と
    する半導体装置。
  8. 【請求項８】 前記導電部材は、前記溝の底面及び側面
    に形成される下地膜と、前記溝内を満たす金属膜とから
    構成されていることを特徴とする請求項７に記載の半導
    体装置。
  9. 【請求項９】 半導体基板上に第１ストッパ膜を形成す
    る工程と、 前記第１ストッパ膜上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に第２ストッパ膜を形成する工程と、 前記第２ストッパ膜に開孔領域を形成する工程と、 前記第１絶縁膜上及び前記第２ストッパ膜上に第２絶縁
    膜を形成する工程と、 前記第２絶縁膜上にレジスト膜を形成する工程と、 前記レジスト膜において、少なくとも前記第２ストッパ
    膜の開孔領域上を含んだ前記第２絶縁膜表面が露出する
    パターンを形成する工程と、 前記レジスト膜をマスクにして前記第２絶縁膜をエッチ
    ングし前記第２絶縁膜に溝を形成すると同時に、前記第
    ２ストッパ膜と前記レジスト膜をマスクにして前記第１
    絶縁膜をエッチングし前記第１絶縁膜にコンタクトホー
    ルを形成する工程と、 前記コンタクトホールの底部の前記第１ストッパ膜を除
    去する工程と、 前記コンタクトホール内及び前記溝内に導電部材を満た
    す工程とを具備することを特徴とする半導体装置の製造
    方法。
  10. 【請求項１０】 前記第１ストッパ膜を除去した前記コ
    ンタクトホールの底部は、前記半導体基板上の層間絶縁
    膜の間の配線層、前記半導体基板表面の不純物拡散層、
    前記半導体基板に形成された素子のゲート電極のうちの
    いずれかの導電領域を含み、前記溝は上層の配線となる
    ことを特徴とする請求項９に記載の半導体装置の製造方
    法。
  11. 【請求項１１】 半導体基板上に配線を形成する工程
    と、 前記配線上に第１ストッパ膜を形成する工程と、 前記第１ストッパ膜上に第１絶縁膜を形成する工程と、 前記第１絶縁膜上に第２ストッパ膜を形成する工程と、 前記第２ストッパ膜に開孔領域を形成する工程と、 前記第１絶縁膜上及び前記第２ストッパ膜上に第２絶縁
    膜を形成する工程と、 前記第２絶縁膜上にレジスト膜を形成する工程と、 前記レジスト膜において、少なくとも前記第２ストッパ
    膜の開孔領域上を含んだ前記第２絶縁膜表面が露出する
    パターンを形成する工程と、 前記レジスト膜をマスクにして前記第２絶縁膜をエッチ
    ングし前記第２絶縁膜に溝を形成すると同時に、前記第
    ２ストッパ膜と前記レジスト膜をマスクにして前記第１
    絶縁膜をエッチングし前記第１絶縁膜にコンタクトホー
    ルを形成する工程と、 前記コンタクトホールの底部の前記第１ストッパ膜を除
    去する工程と、 前記コンタクトホール内及び前記溝内に導電部材を満た
    す工程とを具備することを特徴とする半導体装置の製造
    方法。
  12. 【請求項１２】 前記第２ストッパ膜に形成される開孔
    領域は前記溝のエッチング幅より大きい寸法であること
    を特徴とする請求項９または１１に記載の半導体装置の
    製造方法。
  13. 【請求項１３】 前記導電部材は、溝内においては前記
    配線の上層の配線となり、前記コンタクトホール内にお
    いては配線間のコンタクトプラグとなることを特徴とす
    る請求項１１に記載の半導体装置の製造方法。
  14. 【請求項１４】 前記コンタクトホールの底部の前記第
    １ストッパ膜及び前記溝の底部の前記第２ストッパ膜
    は、エッチング中に側壁保護膜が堆積するような条件の
    下で行う反応性イオンエッチングにより除去され、前記
    コンタクトホールの底面と側面の角部にはテーパ形状を
    有する前記第１ストッパ膜が残存し、前記溝の底面と側
    面の角部にはテーパ形状を有する前記第２ストッパ膜が
    残存することを特徴とする請求項９または１１に記載の
    半導体装置の製造方法。
  15. 【請求項１５】 前記導電部材は、前記コンタクトホー
    ルの底面及び側面、及び前記溝の底面及び側面に下地膜
    を形成した後に、前記下地膜上に金属膜を形成すること
    により、前記コンタクトホール内及び前記溝内に満たさ
    れることを特徴とする請求項９または１１に記載の半導
    体装置の製造方法。
  16. 【請求項１６】 前記導電部材は、前記コンタクトホー
    ル内に金属膜を満たした後に、前記溝の底面、側面及び
    コンタクトホール内の金属膜上に下地膜を形成し、前記
    下地膜上に金属膜を形成することにより、前記コンタク
    トホール内及び前記溝内に満たされることを特徴とする
    請求項９または１０に記載の半導体装置の製造方法。
  17. 【請求項１７】 半導体基板上にストッパ膜を形成する
    工程と、 前記ストッパ膜上に絶縁膜を形成する工程と、 前記絶縁膜をエッチングし、前記絶縁膜の表面から前記
    半導体基板まで達するコンタクトホールを形成する工程
    と、 前記コンタクトホールの底部の前記ストッパ膜を、エッ
    チング中に側壁保護膜が堆積するような条件の下で行う
    反応性イオンエッチングにより除去し、前記コンタクト
    ホールの底面と側面の角部にテーパ形状を有する前記ス
    トッパ膜を残存させる工程と、 前記コンタクトホール内に導電部材を満たす工程とを具
    備することを特徴とする半導体装置の製造方法。
  18. 【請求項１８】 前記導電部材は、前記コンタクトホー
    ルの底面及び側面に下地膜を形成した後に、前記下地膜
    上に金属膜を形成することにより、前記コンタクトホー
    ル内に満たされることを特徴とする請求項１７に記載の
    半導体装置の製造方法。
  19. 【請求項１９】 半導体基板上に第１絶縁膜を形成する
    工程と、 前記第１絶縁膜上にストッパ膜を形成する工程と、 前記ストッパ膜上に第２絶縁膜を形成する工程と、 前記第２絶縁膜をエッチングし、前記第２絶縁膜の表面
    から前記第１絶縁膜の表面まで達する溝を形成する工程
    と、 前記溝の底部の前記ストッパ膜を、エッチング中に側壁
    保護膜が堆積するような条件の下で行う反応性イオンエ
    ッチングにより除去し、前記溝の底面と側面の角部にテ
    ーパ形状を有する前記ストッパ膜を残存させる工程と、 前記溝内に導電部材を満たす工程とを具備することを特
    徴とする半導体装置の製造方法。
  20. 【請求項２０】 前記導電部材は、前記溝の底面及び側
    面に下地膜を形成した後に、前記下地膜上に金属膜を形
    成することにより、前記溝内に満たされることを特徴と
    する請求項１９に記載の半導体装置の製造方法。
  21. 【請求項２１】 層間絶縁膜を隔てて設けられた第１の
    導電領域とその上層の第２の導電領域の一部分どうしを
    電気的に接続する埋め込み電極を有する半導体装置の製
    造方法において、 前記層間絶縁膜の一部である第１の絶縁膜を形成する工
    程と、 前記第１の絶縁膜上にこの第１の絶縁膜とエッチング選
    択比の異なる絶縁性の保護膜を形成する工程と、 前記保護膜に対して予め前記埋め込み電極の形成領域を
    含んだ開孔領域を形成する工程と、 前記保護膜及び開孔領域を覆う前記層間絶縁膜の一部で
    ある第２の絶縁膜を形成する工程と、 前記保護膜が底部となる前記第２の導電領域用の溝を形
    成すると共にこの溝形成時において重なる前記保護膜の
    開孔領域の部分を介して前記第１の導電領域に到達する
    コンタクトホールを形成する、前記第１の絶縁膜に対す
    るエッチング工程と、 前記コンタクトホール及び溝に導電部材を同時に埋め込
    む工程とを具備したことを特徴とする半導体装置の製造
    方法。
  22. 【請求項２２】 前記エッチング工程は前記第２の絶縁
    膜上にパターニングされたレジスト膜をマスクとして異
    方性エッチングすることを特徴とする請求項２０記載の
    半導体装置の製造方法。
  23. 【請求項２３】 前記第１の絶縁膜を形成する工程前に
    前記第１の導電領域上に前記保護膜と同等の性質の膜厚
    の予備保護膜を形成する工程と、前記層間絶縁膜に対す
    るエッチング工程の後、前記保護膜及び予備保護膜を除
    去するエッチング工程を具備することを特徴とする請求
    項２１に記載の半導体装置の製造方法。
  24. 【請求項２４】 前記保護膜に対する開孔領域は前記溝
    のエッチング幅より大きい寸法で形成することを特徴と
    する請求項２１に記載の半導体装置の製造方法。
  25. 【請求項２５】 前記第１の導電領域は層間絶縁膜の間
    の配線層、基板上の不純物拡散層、素子のゲート電極の
    うちのいずれかを含み、前記第２の導電領域は前記溝内
    に形成される配線層であることを特徴とする請求項２１
    に記載の半導体装置の製造方法。
  26. 【請求項２６】 前記第２の導電領域は前記溝内に形成
    される配線であり、前記保護膜の開孔領域は前記第２の
    導電領域中の配線を横切るように形成するスリット領域
    であり、このスリット領域と前記溝の形成領域とがエッ
    チング方向で共有する部分を前記コンタクトホールの形
    成領域としていることを特徴とする請求項２１に記載の
    半導体装置の製造方法。
  27. 【請求項２７】 前記溝は複数並行して形成し、前記第
    ２の導電領域はこれら各溝内に埋め込まれた前記導電部
    材からなる複数の配線を構成するものであり、前記保護
    膜の開孔領域は前記複数の配線を横切るように形成する
    スリット領域であり、前記スリット領域と前記溝の形成
    領域とがエッチング方向で共有する部分を前記コンタク
    トホール形成領域としていることを特徴とする請求項２
    １に記載の半導体装置の製造方法。
  28. 【請求項２８】 前記コンタクトホールは並行する前記
    溝の２本にそれぞれ対向するように形成されることを特
    徴とする請求項２７に記載の半導体装置の製造方法。
  29. 【請求項２９】 前記導電部材の下地膜を形成する工程
    を具備し、この下地膜を拡散防止用とすることを特徴と
    する請求項２１に記載の半導体装置の製造方法。
  30. 【請求項３０】 前記下地膜はＴｉ、Ｗ、Ｃｏのうちの
    いずれかの金属を主成分とする導電体であることを特徴
    とする請求項２９に記載の半導体装置の製造方法。
  31. 【請求項３１】 シリコン基板またはシリコン基板上に
    形成された導電領域上に第１の絶縁膜を堆積する工程
    と、 前記第１の絶縁膜に対しエッチング選択比が異なる第２
    の絶縁膜を堆積する工程と、 前記第２の絶縁膜に対しエッチング選択比が異なる第３
    の絶縁膜を堆積する工程と、 前記第３の絶縁膜に対し、後に第２の絶縁膜を開孔する
    ためのスリット領域を予め形成する工程と、 前記第３の絶縁膜及びスリット領域上に前記第３の絶縁
    膜とエッチング選択比が異なる第４の絶縁膜を堆積する
    工程と、 前記第３の絶縁膜をエッチングストッパにして前記第４
    の絶縁膜に対し配線領域となる第１の開孔部を形成する
    と同時に前記スリット領域と第１の開孔部が重なる領域
    に対応する前記第２の絶縁膜に対し第２の開孔部を形成
    する第１のエッチング工程と、 前記第３の絶縁膜及び第１の絶縁膜を除去して前記第２
    の開孔部を前記導電領域に到達させる第２のエッチング
    工程と、 前記第１、第２の開孔部内に導電部材を同時に埋め込む
    工程とを具備したことを特徴とする半導体装置の製造方
    法。
  32. 【請求項３２】 前記第３の絶縁膜は前記導電部材に接
    触して形成されることを特徴とする請求項３１に記載の
    半導体装置の製造方法。
  33. 【請求項３３】 前記第１の絶縁膜は前記導電領域に接
    触して形成されることを特徴とする請求項３１に記載の
    半導体装置の製造方法。
  34. 【請求項３４】 前記第３の絶縁膜のエッチング速度を
    Ｅ3 、前記第３の絶縁膜から前記第１の絶縁膜までの前
    記第２の絶縁膜の厚さをＴ、この第２の絶縁膜のエッチ
    ング速度をＥ2 とすると、前記第３の絶縁膜の膜厚は、
    （Ｅ3 ／Ｅ2）×Ｔで算出される値よりも大きいことを
    特徴とする請求項３１に記載の半導体装置の製造方法。
  35. 【請求項３５】 前記第１と第３の絶縁膜は同等の性質
    であり、前記第２と第４の絶縁膜は同等の性質であるこ
    とを特徴とする請求項３１に記載の半導体装置の製造方
    法。
  36. 【請求項３６】 前記第３の絶縁膜に対するスリット領
    域は前記第１の開孔部の一方辺方向に関してこの第１の
    開孔部より大きい寸法で形成することを特徴とする請求
    項３１に記載の半導体装置の製造方法。
  37. 【請求項３７】 前記第１の開孔部は少なくとも２本並
    行してエッチングされる溝であり、前記スリット領域は
    この２本の溝を横切るように形成されるものであり、前
    記第２の開孔部は前記スリット領域と溝の形成領域とが
    エッチング方向で共有する部分に規定されることを特徴
    とする請求項３１に記載の半導体装置の製造方法。
  38. 【請求項３８】 前記溝はリソグラフィ技術を用いて形
    成され、前記溝どうしの間隔は前記リソグラフィ技術の
    最小解像スペースと同等であることを特徴とする請求項
    ３７に記載の半導体装置の製造方法。
  39. 【請求項３９】 前記導電部材の下地膜を形成する工程
    を具備し、この下地膜を拡散防止用とすることを特徴と
    する請求項３１に記載の半導体装置の製造方法。
  40. 【請求項４０】 前記下地膜はＴｉ、Ｗ、Ｃｏのうちの
    いずれかの金属を主成分とする導電体であることを特徴
    とする請求項３９に記載の半導体装置の製造方法。
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