JP3779243B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP3779243B2
JP3779243B2 JP2002223343A JP2002223343A JP3779243B2 JP 3779243 B2 JP3779243 B2 JP 3779243B2 JP 2002223343 A JP2002223343 A JP 2002223343A JP 2002223343 A JP2002223343 A JP 2002223343A JP 3779243 B2 JP3779243 B2 JP 3779243B2
Authority
JP
Japan
Prior art keywords
pattern
insulating film
wiring layer
groove
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP2002223343A
Other languages
English (en)
Other versions
JP2004063990A (ja
Inventor
健一 渡邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2002223343A priority Critical patent/JP3779243B2/ja
Priority to US10/622,614 priority patent/US7301241B2/en
Priority to DE60331799T priority patent/DE60331799D1/de
Priority to EP20100000804 priority patent/EP2175487B8/en
Priority to EP15150440.4A priority patent/EP2863430B1/en
Priority to EP17156454.5A priority patent/EP3208846B1/en
Priority to EP20100000803 priority patent/EP2175486B1/en
Priority to EP15150443.8A priority patent/EP2863431B1/en
Priority to EP03016553A priority patent/EP1387404B1/en
Priority to KR1020030051297A priority patent/KR100917455B1/ko
Priority to TW092120527A priority patent/TWI223399B/zh
Priority to CNB031523986A priority patent/CN1294653C/zh
Publication of JP2004063990A publication Critical patent/JP2004063990A/ja
Priority to US11/142,407 priority patent/US7446418B2/en
Publication of JP3779243B2 publication Critical patent/JP3779243B2/ja
Application granted granted Critical
Priority to US11/898,548 priority patent/US7906851B2/en
Priority to US12/881,515 priority patent/US7932609B2/en
Priority to US13/013,103 priority patent/US8410613B2/en
Priority to US13/548,911 priority patent/US8791576B2/en
Priority to US13/548,857 priority patent/US8872347B2/en
Priority to US13/548,792 priority patent/US8633594B2/en
Priority to US13/549,006 priority patent/US8829681B2/en
Priority to US13/548,966 priority patent/US8633595B2/en
Priority to US13/780,311 priority patent/US8872353B2/en
Priority to US13/780,396 priority patent/US8847403B2/en
Priority to US13/780,174 priority patent/US8853861B2/en
Priority to US13/780,236 priority patent/US8872352B2/en
Priority to US13/834,418 priority patent/US8841775B2/en
Priority to US14/085,124 priority patent/US20140077392A1/en
Priority to US14/169,717 priority patent/US9082771B2/en
Priority to US14/169,649 priority patent/US9105640B2/en
Priority to US14/304,186 priority patent/US9406611B2/en
Priority to US14/304,225 priority patent/US9412697B2/en
Priority to US14/304,088 priority patent/US9412696B2/en
Priority to US14/304,139 priority patent/US9406610B2/en
Priority to US14/310,338 priority patent/US9224689B2/en
Priority to US14/310,612 priority patent/US9502353B2/en
Priority to US14/310,680 priority patent/US9224690B2/en
Priority to US14/310,244 priority patent/US9412698B2/en
Priority to US14/313,024 priority patent/US9412699B2/en
Priority to US14/312,867 priority patent/US9406612B2/en
Priority to US14/313,010 priority patent/US9406613B2/en
Priority to US15/291,593 priority patent/US9972531B2/en
Priority to US15/950,201 priority patent/US10403543B2/en
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、絶縁膜に形成された孔状パターンや溝状パターンに導電体が埋め込まれてなる構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の大規模高集積化に伴い、配線の設計ルールも世代と共に縮小化されている。従来、配線層は、配線材料を堆積した後、リソグラフィー及びドライエッチングを用いてパターニングすることにより形成されてきたが、世代が進むにつれて技術的な限界が生じ始めている。このため、従来の配線層の形成プロセスに代わる新たな形成プロセスとして、層間絶縁膜に溝パターンやホールパターンを形成した後、この溝やホールに配線材料を埋め込む、いわゆるダマシンプロセスと呼ばれる手法が利用されつつある。ダマシンプロセスは、反応性エッチングが困難な銅などの低抵抗材料を用いて配線層を形成することも容易であり、微細パターンを有する低抵抗の配線層を形成するうえで極めて有効である。
【０００３】
ダマシンプロセスは、通常の配線層への適用をはじめとして、種々の構造体の形成に利用されている。例えば、特開２０００−１２４４０３号公報には、ダマシンプロセスを用いたインダクタ及びその製造方法が開示されている。
【０００４】
次に、ダマシンプロセスを用いた従来の半導体装置について、インダクタを有する半導体装置を例にして説明する。図３５は従来の半導体装置の構造を示す平面図、図３６は従来の半導体装置の構造を示す概略断面図である。なお、図３６は、図３５（ｂ）のＡ−Ａ′線断面に沿った断面図を示したものである。
【０００５】
基板３００上には、エッチングストッパ膜３０２と層間絶縁膜３０４とが形成されている。層間絶縁膜３０４及びエッチングストッパ膜３０２には、配線溝３０８が形成されている。配線溝３０８内には、拡散防止膜３１０と銅膜３１２とを有する配線層３１４が形成されている。
【０００６】
配線層３１４が埋め込まれた層間絶縁膜３０４上には、エッチングストッパ膜３１６及び層間絶縁膜３１８が形成されている。層間絶縁膜３１８及びエッチングストッパ膜３１６には、配線層３１４に達する溝状のビアホール３２６が形成されている。層間絶縁膜３１８上には、エッチングストッパ膜３２０と層間絶縁膜３２２とが形成されている。層間絶縁膜３２２及びエッチングストッパ膜３２０には、配線溝３３２が形成されている。ビアホール３２６内及び配線溝３３２内には、拡散防止膜３３４と銅膜３３６とを有し、配線層３１４に接続された配線層３３８が形成されている。
【０００７】
配線層３３８が埋め込まれた層間絶縁膜３２２上には、エッチングストッパ膜３４０及び層間絶縁膜３４２が形成されている。層間絶縁膜３４２及びエッチングストッパ膜３４０には、配線層３３８に達する溝状のビアホール３４８が形成されている。層間絶縁膜３４２上には、エッチングストッパ膜３４４と層間絶縁膜３４６とが形成されている。層間絶縁膜３４６及びエッチングストッパ膜３４４には、配線溝３５０が形成されている。ビアホール３４８内及び配線溝３５０内には、拡散防止膜３５２と銅膜３５４とを有し、配線層３３８に接続された配線層３５６が形成されている。
【０００８】
ここで、各配線層３１４，３３８，３５６は、図３５（ａ）に示すように、平面上で螺旋を描くように形成されており、いわゆるスパイラルインダクタを構成している。配線層３３８，３５６は、図３５（ｂ）に示すように、その延在方向に沿って形成された複数の溝状パターン（ビアホール３２６，３４８）に埋め込まれたビア部と、ビア部上に形成された主配線部とを有している。このようにして、溝状パターンに埋め込まれたビア部を形成すると共に、配線層を複数積層することにより、配線抵抗の小さいインダクタを構成することができる。
【０００９】
【発明が解決しようとする課題】
上述した通り、銅を主体とする配線層を用い、更にこの配線層を積層することにより、配線抵抗の小さいインダクタを構成することができる。その一方、銅配線は従来用いられているアルミ配線よりも腐食性が大きく、また、ワイヤボンディングが困難なため、最上層の配線層としては好ましくない。
【００１０】
かかる観点に基づき、本願発明者は、最上層の配線層をアルミ配線とし、このアルミ配線をも用いてインダクタを構成する、新たな構造を検討した。しかしながら、アルミ配線を用いてインダクタを構成した場合、銅配線のみによりインダクタを形成する場合には生じなかった新たな課題が生じることが判明した。
【００１１】
図３７は、図３５のＢ−Ｂ′線断面に沿った概略断面図である。図３７に示すように、配線層３５６の代わりに、ビアホール３４８に埋め込まれ、バリアメタル層３５８とタングステン膜３６０とを有するコンタクトプラグ３６２と、コンタクトプラグ３６２が埋め込まれた層間絶縁膜３４２上に形成され、窒化チタン膜３６８／アルミ膜３６６／窒化チタン膜３６４の積層構造を有する配線層３７０とを形成した場合、ビアホール３４８のパターン角部においてコンタクトプラグ３６２の埋め込み不良が生じることがあった（図３７のＡ部及びＢ部を参照）。
【００１２】
また、溝状のビアホール３４８が隣接して形成されている場合、最外周のビアホール３４８のパターン角部において層間絶縁膜３４２に亀裂が生じることがあった（図３７のＣ部を参照）。また、配線層３３８においても、ビアホール３２６のパターン角部において配線層３３８の埋め込み不良が生じることがあった（図３７のＤ部を参照）。
【００１３】
コンタクトプラグの埋め込み不良は、上層に形成する配線層の形成時において、バリアメタル層やアルミ膜の被着性が劣化したり、上層配線の表面に段差が転写したりするなどの原因となる（図３７のＡ部、Ｂ部及びＥ部を参照）。上層配線層の成膜不良は、コンタクトプラグと配線層との接続部に電気的に弱い部分を生じることとなる。
【００１４】
また、層間絶縁膜の亀裂は、下層配線層からの銅の拡散を誘発する原因となる。図３７に示す構造の場合、拡散防止膜及びシリコン窒化膜からなるエッチングストッパ膜により銅の層間絶縁膜中への拡散を防止している。しかしながら層間絶縁膜に亀裂が生じると、拡散防止膜及びエッチングストッパ膜による拡散防止効果が劣化する。銅は、一定温度下においてはシリコン酸化膜中を容易に拡散するため、異電位配線が近傍に存在する場合には、配線層間の耐圧劣化を生じる原因となる。また、亀裂部においては銅が界面部分に露出しており、過大な電流が流れるとエレクトロマイグレーション耐性が劣化する原因ともなる。
【００１５】
また、コンタクトプラグの埋め込み不良については、半導体基板と第１層配線層とを接続するコンタクトプラグの場合にも同様である。例えば、図３８に示すように、不純物拡散層４０２が形成されたシリコン基板４００と、シリコン基板上に順次形成された絶縁膜４０４，４０６，４０８，４１０と、絶縁膜４０４，４０６に埋め込まれバリアメタル層４１２及びタングステン膜４１４からなるコンタクトプラグ４１６と、絶縁膜４０８，４１０に埋め込まれ拡散防止膜４１８及び銅膜４２０からなる配線層４２２とを有する半導体装置において、コンタクトプラグ４１６を溝状のビアホール内に形成した場合、その角部では、図３７のＡ部及びＢ部におけると同様の埋め込み不良が生じる。
【００１６】
また、上記配線構造を適用する場合の課題について、インダクタを例にして説明してきたが、インダクタに適用する場合のみならず、溝状のビアパターンを用いる他の構造体を形成する場合においても同様の不良が発生する。例えば、耐湿リング等に溝状ビアパターンを利用した場合には、上記不良は耐湿性の劣化をもたらす原因となる。殊に、冗長回路用のヒューズ領域を囲うように配設される耐湿リングでは、亀裂が生じる側がチップの内部側に位置するため、その影響は極めて大きい。
【００１７】
本発明の目的は、絶縁膜に形成された孔状パターンや溝状パターンに導電体が埋め込まれてなる構造を有する半導体装置において、埋め込み導電体の埋め込み不良やこれに伴う絶縁膜の亀裂を防止しうる半導体装置及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】
埋め込み導電体の埋め込み不良や層間絶縁膜の亀裂が生じる原因について本願発明者が鋭意検討を行った結果、これら不良は溝状ビアパターンの屈曲部におけるパターンサイズと孔状ビアパターンのパターンサイズとの違いに起因していることが明らかとなった。以下、コンタクトプラグの埋め込み不良や層間絶縁膜の亀裂が生じる原因について、具体的に説明する。
【００１９】
通常、インダクタや耐湿リング等、溝状ビアを用いる構造体は、チップ内部の配線層と同時に形成される。このとき、溝状ビアパターンは、コンタクトホールやビアホールなどの孔状ビアパターンと同時に形成される。
【００２０】
図１に、インダクタ素子部と通常の内部配線部とにおける設計デザイン上における平面図を示す。図１（ａ）はインダクタ素子部における部分平面図、図１（ｂ）は内部配線部における部分平面図である。
【００２１】
図１には、下地の配線層のパターンと、この配線層上に形成されるコンタクトプラグのパターンとを示している。インダクタ素子部では、配線層１０の延在方向に沿って例えば４本の溝状ビアパターン１２が形成されている。内部配線部では、配線層１４に達する矩形のビアホール１６が形成されている。一般的に、耐湿リングやインダクタ等に用いる溝状ビアパターンは、内部回路パターンと同じ幅或いは径でデザインされることが多い。図１に示す設計デザインにおいても、溝状ビアパターンの幅とビアホールの幅（径）とは、同じ幅にデザインされている。
【００２２】
ところが、孔状ビアパターンと溝状ビアパターンとでは、設計パターンサイズを得るために必要な適正露光量が異なる。このため、孔状ビアパターンと溝状ビアパターンとを同時に形成する場合、設計データ上で孔状ビアパターンの幅と溝状ビアパターンの幅とを等しくしても、出来上がり寸法には違いが生じる。
【００２３】
孔状ビアパターンを設計値通りに形成しうる適正露光量を用いて溝状ビアパターンをも露光すると、溝状ビアパターンについては適正露光量よりも多い露光条件となり、溝状ビアパターンは設計値よりも広がってしまう。更に、溝状ビアパターンの角部では屈曲した２方向より露光時の光が進入するため、幅の広がり度合いはより大きくなる。
【００２４】
図２は、図１に示す設計データを用いてウェーハ上にパターン形成した場合の出来上がりイメージを、上記パターンサイズシフトを考慮して描いた平面図である。図２（ａ）はインダクタ素子部における部分平面図、図２（ｂ）は内部配線部における部分平面図である。図示するように、図１に示すような矩形パターンを用いた場合であっても、出来上がりパターンの角部は近接効果によって丸みを帯びる。そして、出来上がり寸法は、パターンの形状により異なってくる。例えば、設計サイズにおいて、ビアホール１６の径が０．５０μｍ、溝状ビアパターン１２の幅が０．５０μｍである場合、ウェーハ上における出来上がり寸法は、ビアホール１６の径が０．５０μｍ、溝状ビアパターンの幅が０．５５μｍであった。このとき、溝状ビアパターンの角部における設計サイズは０．７１μｍ（０．５０μｍ×√２）であるが、出来上がり寸法は０．８０μｍであった。
【００２５】
図３は、実際のウェーハについて、インダクタ素子部を走査型電子顕微鏡により撮影したものである。図３（ａ），（ｂ）に示すように、溝状ビアパターンが直進する部位や１３５度の角度で屈曲する部位では埋め込み不良は発生していない。しかしながら、溝状ビアパターンが９０度の角度で屈曲する部位においては、図３（ｃ），（ｄ）に示すように、溝状ビアの埋め込み不良が発生している。また、図３（ｅ），（ｆ）に示すように、最外周の溝状ビアパターンの角部外側では、層間絶縁膜に亀裂が生じている。
【００２６】
上記の現象を考慮すると、溝状ビアの埋め込み不良は、上述のようなパターンサイズシフトに起因するものと考えられる。すなわち、コンタクトプラグの形成条件をビアホール１６に合わせて最適化すると、溝状ビアパターンの角部では埋め込みが不十分となるものと考えられる。
【００２７】
また、層間絶縁膜に亀裂が生じる原因については、本願発明者の検討により以下の現象が確認できた。（１）亀裂が生じる場所は、最外周の溝状ビアパターンの角部外側である。（２）溝状ビアの埋め込みが十分な場合には、層間絶縁膜に亀裂は生じない。（３）下地が銅配線ではない場合（例えばアルミ配線の場合）には、溝状ビアの埋め込み不良が生じていても層間絶縁膜に亀裂は生じない。これらの点を考慮すると、層間絶縁膜の亀裂は、下層の銅配線と上層のタングステンプラグとの間の熱膨張係数差に起因するものと考えられる。これら層間の熱膨張係数差がパターン角部の内側方向に引張り応力を生じ、埋め込み不良による空洞部分がタングステンプラグの収縮を促し、パターン角部の層間絶縁膜に亀裂を生じるものと考えられる。
【００２８】
したがって、層間絶縁膜の亀裂を防止するには、溝状ビアの埋め込み不良が生じないように何らかの対策を講ずればよい。そして、溝状ビアの埋め込み不良を防止するには、（１）パターンを工夫する、（２）プロセスを最適化する、ことが考えられる。
【００２９】
前述の通り、溝状ビアの埋め込み不良の主たる原因は、溝状ビアパターンのサイズシフトと考えられる。したがって、上記（１）については、孔状ビアパターンと溝状ビアパターンとの出来上がりサイズの違いを考慮して設計パターンサイズを規定する、溝状ビアパターンの曲げ角度を大きくする、溝状ビアパターンの角部における幅を選択的に狭くする、溝状ビアパターンに屈曲部を設けない、等のパターン上の工夫が考えられる。層間絶縁膜の亀裂を防止することのみの観点からは、少なくとも最外周の溝状ビアパターンについて、上記パターン上の工夫を施せばよい。また、（２）については、コンタクトプラグを埋め込むタングステン膜の膜厚を増加し、溝状ビアパターンが完全に埋め込まれるようにすることが考えられる。
【００３０】
上記パターン上の工夫は、溝状ビアの下層に位置する銅配線のパターンに適用してもよい。ダマシン配線の場合、角部における埋め込み不良が生じやすいのは、溝状ビアの場合と同様である。
【００３１】
すなわち、上記目的は、基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において直角方向に屈曲する溝状パターンを有し、前記溝状パターンの屈曲部の幅が直線部の幅以下である溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有することを特徴とする半導体装置によって達成される。
また、上記目的は、基板上に形成され、少なくとも表面側に直角に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において複数回に分けて曲げることにより直角方向に屈曲する溝状パターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有することを特徴とする半導体装置によっても達成される。
【００３２】
また、上記目的は、基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、溝状パターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有し、前記溝状ビアは、前記パターンの屈曲部において不連続になっていることを特徴とする半導体装置によっても達成される。
また、上記目的は、基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において直角方向に屈曲する複数の溝状パターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有し、複数の前記溝状パターンの少なくとも一つは、前記溝状パターンの屈曲部の幅が直線部の幅以下であることを特徴とする半導体装置によっても達成される。
また、上記目的は、基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において直角方向に屈曲する複数の溝状パターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有し、複数の前記溝状パターンの少なくとも一つは、前記パターンの前記屈曲部において複数回に分けて曲げることにより直角方向に屈曲していることを特徴とする半導体装置によっても達成される。
また、上記目的は、基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１の配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、複数の溝状パターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有し、複数の前記溝状パターンの少なくとも一つは、前記パターンの角部において不連続になっていることを特徴とする半導体装置によっても達成される。
また、上記目的は、基板上に形成され、少なくとも表面側に、直角方向に屈曲する第１のパターンと、前記第１のパターンに沿って隣接して設けられた第２のパターンとを有する配線層が埋め込まれた第１の絶縁膜と、前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記配線層上の前記第２の絶縁膜に、前記配線層の前記第１のパターン及び前記第２のパターンのそれぞれに沿って形成された第１の溝状パターン及び第２の溝状パターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有し、前記第２の溝状パターンは、前記第１のパターンの屈曲部において不連続になっていることを特徴とする半導体装置によっても達成される。
【００３３】
また、上記目的は、基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成され、前記第１の配線層上に開口された溝状ビア及び孔状ビアを有する第２の絶縁膜とを有する半導体装置の製造方法であって、前記第２の絶縁膜に前記溝状ビア及び前記孔状ビアを形成する際に、前記溝状ビアの設計デザイン上における幅が、前記孔状ビアの設計デザイン上における幅よりも狭いマスクパターンを用い、前記孔状ビア及び前記溝状ビアを形成することを特徴とする半導体装置の製造方法によっても達成される。
【００３４】
また、上記目的は、基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成され、前記第１の配線層上に開口された溝状ビア及び孔状ビアと、前記溝状ビア及び前記孔状ビアのそれぞれに埋め込まれた埋め込み導電体とを有する第２の絶縁膜とを有する半導体装置の製造方法であって、前記埋め込み導電体を形成する際に、前記溝状ビアの最大幅を考慮して、前記溝状ビアが完全に埋め込まれるように前記埋め込み導電体となる導電膜の堆積膜厚を設定し、前記孔状ビア及び前記溝状ビアを前記埋め込み導電体により充填することを特徴とする半導体装置の製造方法によっても達成される。
【００３５】
【発明の実施の形態】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図４乃至図１４を用いて説明する。
【００３６】
図４は本実施形態による半導体装置の構造を示す設計デザイン上における平面図、図５及び図６は本実施形態による半導体装置の構造を示す概略断面図、図７乃至図１４は本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３７】
はじめに、本実施形態による半導体装置の構造について図４乃至図６を用いて説明する。なお、図４（ａ）は本実施形態による半導体装置の内部回路領域における設計デザイン上での部分平面図を示し、図４（ｂ）は本実施形態による半導体装置の溝状ビアパターン形成領域における設計デザイン上での部分平面図を示している。また、図５は、図４（ａ）のＡ−Ａ′線断面に沿った半導体装置の概略断面図を示し、図６は、図４（ｂ）のＢ−Ｂ′線断面に沿った半導体装置の概略断面図を示している。
【００３８】
本実施形態による半導体装置は、内部回路領域と、溝状ビアパターン形成領域とを有している。ここで、内部回路領域とは、ビアホール（孔状ビア）を介して上下の配線層が接続される構造を含む通常の素子領域である。また、溝状ビアパターン形成領域とは、溝状のビアホールを用いた構造体が形成される領域であり、例えばインダクタ素子部、ヒューズ回路やチップ周縁等の耐湿リング形成領域等が該当する。図４（ｂ）は、溝状ビアパターンの角部を抜き出して描いたものであり、溝状ビアパターンは、紙面上方向及び左方向にそれぞれ延在して形成されている。
【００３９】
基板２０上には、エッチングストッパ膜２２と層間絶縁膜２４とが形成されている。なお、本願明細書にいう基板２０は、半導体基板そのもののみならず、トランジスタなどの半導体素子が形成された半導体基板をも含むものである。基板上に更に１層以上の配線層が形成されたものであっても差し支えない。
【００４０】
層間絶縁膜２４及びエッチングストッパ膜２２には、配線溝２８が形成されている。配線溝２８内には、拡散防止膜３０ａと銅膜３２とを有する配線層３４が形成されている。
【００４１】
配線層３４が埋め込まれた層間絶縁膜２４上には、エッチングストッパ膜３６及び層間絶縁膜３８が形成されている。内部回路領域の層間絶縁膜３８及びエッチングストッパ膜３６には、図４（ａ）及び図５に示すように、配線層３４に達するビアホール４６が形成されている。溝状ビアパターン形成領域の層間絶縁膜３８及びエッチングストッパ膜３６には、図４（ｂ）及び図６に示すように、溝状のビアホール４６ａが形成されている。層間絶縁膜３８上には、エッチングストッパ膜４０と層間絶縁膜４２とが形成されている。層間絶縁膜４２及びエッチングストッパ膜４０には、配線溝５２が形成されている。ビアホール４６，４６ａ内及び配線溝５２内には、拡散防止膜５４ａと銅膜５６とを有し、配線層３４に接続された配線層５８が形成されている。
【００４２】
配線層５８が埋め込まれた層間絶縁膜４２上には、エッチングストッパ膜６０及び層間絶縁膜６２が形成されている。内部回路領域の層間絶縁膜６２及びエッチングストッパ膜６０には、図４（ａ）及び図５に示すように、配線層５８に達するビアホール６６が形成されている。溝状ビアパターン形成領域の層間絶縁膜６２及びエッチングストッパ膜６０には、図４（ｂ）及び図６に示すように、溝状のビアホール６６ａが形成されている。ビアホール６６内には、バリアメタル層６８ａとタングステン膜７０とを有するコンタクトプラグ７２が形成されている。ビアホール６６ａ内には、バリアメタル層６８ａとタングステン膜７０とを有する溝状のコンタクトプラグ７２ａが形成されている。
【００４３】
コンタクトプラグ７２，７２ａが埋め込まれた層間絶縁膜６２上には、窒化チタン膜７８／アルミ膜７６／窒化チタン膜７４の積層構造を有する配線層８２が形成されている。配線層８２が形成された層間絶縁膜６２上には、シリコン酸化膜８４とシリコン窒化膜８６とを有するカバー膜が形成されている。
【００４４】
ここで、本実施形態による半導体装置は、設計上のパターンサイズにおいて、孔状のビアホール６６の径と、溝状のビアホール６６ａの幅とが異なっていることに主たる特徴がある。すなわち、図４（ｂ）には、ビアホール６６の径と同じ幅で溝状のビアホール６６ａを描いた場合を点線で示しているが、ビアホール６６ａの設計上のパターン外縁は、この点線よりも内側に位置している。
【００４５】
例えば、ビアホール６６の径を０．５μｍでデザインした場合には、ビアホール６６ａの幅を０．４μｍでデザインする。こうすることにより、ビアホール６６を設計値通りに形成しうる適正露光量を用いて露光し、ビアホール６６ａに対してオーバー露光気味になっても、ビアホール６６ａの出来上がりの幅とビアホール６６の出来上がりの径とをほぼ等しくすることができる。したがって、ビアホール６６をコンタクトプラグ７２により充填する際に、ビアホール６６ａをもコンタクトプラグ７２ａにより充填することができ、埋め込み不良の発生を防止することができる。
【００４６】
なお、ウェーハ上における孔状パターンと溝状パターンとの間のパターンサイズのシフト量は、露光装置やエッチング装置などの特性等に応じて変化する。したがって、ビアホール６６ａの幅をビアホール６６の径に対してどの程度狭めてデザインするかは、ウェーハ上におけるホールパターンと溝状パターンとの間のパターンサイズのシフト量に応じて適宜設定することが望ましい。
【００４７】
ビアホール６６内にコンタクトプラグ７２を埋め込む際に、ビアホール６６ａがコンタクトプラグ７２ａにより完全に埋め込まれるように、ビアホール６６ａの出来上がりの幅を設定することが重要であり、ビアホール６６ａの出来上がりの幅とビアホール６６の出来上がりの径とは、必ずしも等しくする必要はない。ビアホール６６ａがコンタクトプラグ７２ａにより完全に埋め込まれる幅であれば、ビアホール６６ａの出来上がりの幅よりも広くてもよいし、狭くてもよい。
【００４８】
本願発明者が検討を行った世代のデバイスでは、孔状ビアの径として０．５μｍを採用している。この場合、孔状ビアの径の約１４０％程度、すなわち約０．７μｍ程度までの幅を有する溝状ビアにおいて、埋め込み不良が生じなかった。一方、溝状ビアに必要な最小幅は、露光装置の解像度やバリアメタル層の厚さに依存するため一概にはいえないが、孔状ビアの径の約２０％程度以上の幅を有する溝状ビアであれば、コンタクトプラグの形成に支障がないと考えられる。コンタクトプラグの形成条件を孔状ビア径に基づいて最適化している場合には、溝状ビアの幅が孔状ビアの幅以下になるようにデザインすることが無難である。
【００４９】
また、配線層５８の形成過程でビアホール４６ａの埋め込み不良が生じる場合には、上記と同様にして、ビアホール４６ａの幅を適宜デザインすればよい。
【００５０】
一般的に、孔状パターンと溝状パターンとを同時に形成する場合、溝状パターンの方がオーバー露光気味になる。したがって、出来上がり寸法において、溝状パターンの幅が孔状パターンの幅とほぼ等しく、或いは、溝状パターンの幅が孔状パターンの幅よりも狭い場合には、本実施形態のように設計デザイン上における溝状パターンのサイズを孔状パターンのサイズよりも狭めているものと考えられる。
【００５１】
次に、本実施形態による半導体装置の製造方法について図７乃至図１４を用いて説明する。なお、内部回路領域と溝状ビアパターン形成領域とでは平面的なレイアウトが異なるが、製造工程上に相違はない。以下では、内部回路領域における断面図を用いて本実施形態による半導体装置の製造方法を説明する。
まず、基板２０上に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜よりなるエッチングストッパ膜２２と、膜厚５００ｎｍのシリコン酸化膜よりなる層間絶縁膜２４とを順次形成する。
【００５２】
次いで、層間絶縁膜２４上に、フォトリソグラフィーにより、配線層の形成予定領域を露出するフォトレジスト膜２６を形成する（図７（ａ））。
【００５３】
次いで、シリコン窒化膜に対して十分な選択比の得られるエッチング条件を用いることにより、フォトレジスト膜２６をマスクとして及びエッチングストッパ膜２２をストッパとして層間絶縁膜２４を異方性エッチングし、層間絶縁膜２４に配線溝２８を形成する。
【００５４】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜２６を除去する。
【００５５】
次いで、シリコン酸化膜に対して十分な選択比の得られるエッチング条件を用いることにより、配線溝２８が形成された層間絶縁膜２４をマスクとしてエッチングストッパ膜２２を異方性エッチングし、配線溝２８を基板２０上まで開口する（図７（ｂ））。
【００５６】
なお、フォトレジスト膜２６を除去した後にエッチングストッパ膜をエッチングするのは、フォトレジスト膜２６を除去するためのアッシングによる基板２０へのダメージを防止するためである。したがって、基板２０の最上層にアッシングによりダメージを受ける層（例えば銅配線など）が形成されていない場合には、フォトレジスト膜２６をマスクとして層間絶縁膜２４及びエッチングストッパ膜２２を連続してエッチングするようにしてもよい。
【００５７】
次いで、例えばスパッタ法により、全面に、膜厚５０ｎｍのタンタル膜３０と、膜厚１５００ｎｍの銅膜３２とを堆積する（図７（ｃ））。なお、タンタル膜３０とシード層としての薄い銅膜（図示せず）とをスパッタ法により堆積した後、この銅膜をシードとしてメッキ法により所定膜厚の銅膜３２を形成するようにしてもよい。
【００５８】
次いで、例えばＣＭＰ法により、層間絶縁膜２４が露出するまで、銅膜３２及びタンタル膜３０を平坦に除去する。こうして、配線溝２８内に埋め込まれ、タンタル膜３０よりなり銅の拡散を防止する拡散防止膜３０ａと、配線層の主要部をなす銅膜３２とを有する配線層３４を形成する（図８（ａ））。
【００５９】
次いで、配線層３４が埋め込まれた層間絶縁膜２４上に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜よりなるエッチングストッパ膜３６と、膜厚７５０ｎｍのシリコン酸化膜よりなる層間絶縁膜３８と、膜厚５０ｎｍのシリコン窒化膜よりなるエッチングストッパ膜４０と、膜厚５００ｎｍのシリコン酸化膜よりなる層間絶縁膜４２とを順次形成する。なお、エッチングストッパ膜３６は、配線層３４からの銅の拡散を防止する拡散防止膜としても機能する。
【００６０】
ここで、配線層３４の形成過程でディッシング等により段差が生じる場合には、層間絶縁膜３８を予定膜厚よりも厚く堆積し、ＣＭＰ法により所定膜厚になるまで研磨して平坦化した後、エッチングストッパ膜４０を堆積するようにしてもよい。
【００６１】
次いで、層間絶縁膜４２上に、フォトリソグラフィーにより、層間絶縁膜３８に形成するビアホール４６，４６ａの形成予定領域を露出するフォトレジスト膜４４を形成する（図８（ｂ））。
【００６２】
次いで、フォトレジスト膜４４をマスクとして及びエッチングストッパ膜３６をストッパとして、層間絶縁膜４２、エッチングストッパ膜４０、層間絶縁膜３８を、エッチング条件を変えながら順次異方性エッチングし、内部回路領域の層間絶縁膜３８にビアホール４６を、溝状ビアパターン形成領域の層間絶縁膜にビアホール４６ａを形成する。
【００６３】
なお、後に形成する配線層５８に埋め込み不良が生じる場合には、設計デザイン上におけるビアホール４６の径と設計デザイン上におけるビアホール４６ａの幅とが異なるようにフォトマスクを設計し、このフォトマスクを用いてフォトレジスト膜４４を形成するようにしてもよい。ビアホール４６の設計デザイン上の径が例えば０．５μｍの場合、ビアホール４６ａの設計デザイン上の幅を例えば０．４μｍに設定することにより、ビアホール４６の出来上がりの径とビアホール４６ａの出来上がりの幅とをほぼ等しくすることができ、配線層５８の埋め込み不良を防止することができる。
【００６４】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜４４を除去する（図８（ｃ））。
【００６５】
次いで、例えばスピンコート法により非感光性樹脂４８を塗布した後、ビアホール４６内に非感光性樹脂４８が残存するように、層間絶縁膜４２上の非感光性樹脂４８を溶解・除去する。
【００６６】
次いで、層間絶縁膜４２上に、フォトリソグラフィーにより、層間絶縁膜４２に形成される配線層の形成予定領域を露出するフォトレジスト膜５０を形成する（図９（ａ））。この際、フォトレジスト膜５０は、非感光性樹脂４０とミキシング等が生ずることがなく、また、現像液が非感光性樹脂４０を溶解するものでない材料から選択する。
【００６７】
次いで、シリコン窒化膜に対して十分な選択比の得られるエッチング条件を用いることにより、フォトレジスト膜５０をマスクとして及びエッチングストッパ膜４０をストッパとして、層間絶縁膜４２を異方性エッチングし、層間絶縁膜４２に配線溝５２を形成する。
【００６８】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜５０及び非感光性樹脂４８を除去する（図９（ｂ））。
【００６９】
次いで、シリコン酸化膜に対して十分な選択比の得られるエッチング条件を用いることにより、配線溝５２が形成された層間絶縁膜４２及びビアホール４６が形成された層間絶縁膜３８をマスクとしてエッチングストッパ膜３６，４０を異方性エッチングし、配線溝５２を層間絶縁膜３８上まで開口するとともに、ビアホール４６を配線層３４上まで開口する（図１０（ａ））。
【００７０】
次いで、例えばスパッタ法により、全面に、膜厚５０ｎｍのタンタル膜５４と、膜厚１５００ｎｍの銅膜５６とを堆積する（図１０（ｂ））。なお、タンタル膜５４とシード層としての薄い銅膜（図示せず）とをスパッタ法により堆積した後、この銅膜をシードとしてメッキ法により所定膜厚の銅膜５６を形成するようにしてもよい。
【００７１】
次いで、例えばＣＭＰ法により、層間絶縁膜４２が露出するまで、銅膜５６及びタンタル膜５４を平坦に除去する。こうして、配線溝５２内及びビアホール４６内に埋め込まれ、タンタル膜５４よりなり銅の拡散を防止する拡散防止膜５４ａと、配線層の主要部をなす銅膜５６とを有する配線層５８を形成する（図１１（ａ））。
【００７２】
次いで、配線層５８が埋め込まれた層間絶縁膜４２上に、例えばＣＶＤ法により、膜厚５０ｎｍのシリコン窒化膜よりなるエッチングストッパ膜６０と、膜厚７５０ｎｍのシリコン酸化膜よりなる層間絶縁膜６２とを順次堆積する。なお、エッチングストッパ膜６０は、配線層５８からの銅の拡散を防止する拡散防止膜としても機能する。
【００７３】
ここで、配線層５８の形成過程でディッシング等により段差が生じる場合には、層間絶縁膜６２を予定膜厚よりも厚く堆積した後、ＣＭＰ法により所定膜厚になるまで研磨して平坦化するようにしてもよい。
【００７４】
次いで、層間絶縁膜６２上に、フォトリソグラフィーにより、層間絶縁膜６２に形成するビアホール６６，６６ａの形成予定領域を露出するフォトレジスト膜６４を形成する（図１１（ｂ））。この際、図４に示すように、設計デザイン上におけるビアホール６６の径と設計デザイン上におけるビアホール６６ａの幅とが異なるようにフォトマスクを設計し、このフォトマスクを用いてフォトレジスト膜６４を形成する。
【００７５】
次いで、フォトレジスト膜６４をマスクとして及びエッチングストッパ膜６０をストッパとして、層間絶縁膜６２を異方性エッチングし、内部回路領域の層間絶縁膜６２にビアホール６６を、溝状ビアパターン形成領域の層間絶縁膜６２にビアホール６６ａを形成する。なお、ビアホール６６の設計デザイン上の径を例えば０．５μｍ、ビアホール６６ａの設計デザイン上の幅を例えば０．４μｍに設計した場合、ビアホール６６の出来上がりの径とビアホール６６ａの出来上がりの幅は、ともに約０．５μｍとなる。
【００７６】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜６４を除去する。
【００７７】
次いで、シリコン酸化膜に対して十分な選択比の得られるエッチング条件を用いることにより、ビアホール６６が形成された層間絶縁膜６２をマスクとしてエッチングストッパ膜６０を異方性エッチングし、ビアホール６６，６６ａを配線層５８上まで開口する（図１２（ａ））。
【００７８】
次いで、例えばスパッタ法により膜厚５０ｎｍの窒化チタン膜６８を、例えばＣＶＤ法により膜厚３００ｎｍのタングステン膜７０を、順次形成する（図１２（ｂ））。
【００７９】
次いで、例えばＣＭＰ法により、層間絶縁膜６２が露出するまで、タングステン膜７０及び窒化チタン膜６８を平坦に除去する。こうして、ビアホール６６内に埋め込まれ、窒化チタン膜６８よりなるバリアメタル層６８ａとタングステン膜７０とを有するコンタクトプラグ７２と、ビアホール６６ａ内に埋め込まれ、窒化チタン膜６８よりなるバリアメタル層６８ａとタングステン膜７０とを有するコンタクトプラグ７２ａとを形成する（図１３（ａ））。
【００８０】
この際、ビアホール６６の出来上がりの径とビアホール６６ａの出来上がりの幅とはほぼ等しいので、ビアホール６６を完全に埋め込む条件でコンタクトプラグ７２を形成することにより、コンタクトプラグ７２ａに埋め込み不良が生じることを防止することができる。また、溝状のコンタクトプラグを隣接して設ける場合にあっては、層間絶縁膜６２に亀裂が生じるのを防止する効果もある。
【００８１】
次いで、コンタクトプラグ７２，７２ａが埋め込まれた層間絶縁膜６２上に、例えばスパッタ法により、膜厚５０ｎｍの窒化チタン膜７４と、膜厚１０００ｎｍのアルミ（或いは銅添加アルミ）膜７６と、膜厚５０ｎｍの窒化チタン膜７８とを順次堆積する。
【００８２】
次いで、窒化チタン膜７８上に、フォトリソグラフィーにより、形成する配線層のパターンを有するフォトレジスト膜８０を形成する（図１３（ｂ））。
【００８３】
次いで、フォトレジスト膜８０をマスクとして、窒化チタン膜７８、アルミ膜７６、窒化チタン膜７４を異方性エッチングし、コンタクトプラグ７２を介して配線層５８に接続され、窒化チタン膜７８／アルミ膜７６／窒化チタン膜７４の積層構造よりなる配線層８２を形成する。
【００８４】
次いで、例えば酸素プラズマを用いたアッシングにより、フォトレジスト膜８０を除去する。
【００８５】
次いで、例えばＣＶＤ法により、膜厚７００ｎｍのシリコン酸化膜８４と、膜厚５００ｎｍのシリコン窒化膜８６とを順次堆積し、シリコン窒化膜８６／シリコン酸化膜８４の積層構造よりなるカバー膜を形成する。
【００８６】
こうして、図４乃至図６に示す半導体装置を製造することができる。
【００８７】
このように、本実施形態によれば、溝状のビアホールの設計デザイン上における幅が、孔状のビアホールの設計デザイン上における径よりも小さくなるようにパターン設計するので、孔状パターンと溝状パターンとでビアホールの出来上がりサイズに差が生じる場合であっても、コンタクトプラグや配線層の埋め込み不良を防止することができる。
【００８８】
また、コンタクトプラグの埋め込み不良が防止される結果、層間絶縁膜に亀裂が生じることを防止できる。また、コンタクトプラグ上の段差を低減できるので、上層の配線層や絶縁層にこの段差が反映されることを防止することができる。これにより、上層に形成する配線層との間のコンタクト不良や積層時の問題を回避することができる。
【００８９】
なお、上記実施形態では、溝状のビアホールの幅を全体に渡って一律に狭めたが、埋め込み不良が発生する角部近傍のパターン幅のみを選択的に狭めるようにしてもよい。
【００９０】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１５及び図１６を用いて説明する。なお、図４乃至図１４に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【００９１】
図１５は本実施形態による半導体装置の構造を示す設計デザイン上における平面図、図１６は本実施形態の変形例による半導体装置の構造を示す設計デザイン上における平面図である。
【００９２】
本実施形態による半導体装置は、溝状ビアパターン形成領域における溝状ビアホールの平面的なデザインが異なる他は、第１実施形態による半導体装置及びその製造方法と同様である。
【００９３】
本実施形態による半導体装置では、図１５に示すように、ビアホール６６ａのパターンを角部において１３５度の角度で２度に分けて屈曲することにより、全体として９０度屈曲している。このようにしてビアホール６６ａのパターンをデザインすることにより、ビアホール６６ａを１度で９０度屈曲する場合と比較して、ビアホール６６ａの最大幅を小さくすることができる。これにより、角部におけるコンタクトプラグ７２ａの埋め込み不良の発生を抑制することができる。
【００９４】
本実施形態によるパターンを適用する場合、２つの角部をあまり近づけすぎると、露光時の近接効果により、１つの角部を設けた場合と同様の結果となる。したがって、２つの角部は、互いに数μｍ程度離間して配置する必要がある。なお、近接効果の影響はパターンサイズや露光条件によっても変化するため、２つの角部を離間する距離は、これらの点を考慮したうえで設定することが望ましい。
【００９５】
図１５に示すビアホールのパターンレイアウトは、ビアホール４６ａに適用してもよい。こうすることにより、配線層５８の埋め込み不良を抑制することができる。
【００９６】
このように、本実施形態によれば、溝状ビアホールが屈曲する角度を小さくできるので、孔状パターンと溝状パターンとでビアホールの出来上がりサイズに差が生じる場合であっても、コンタクトプラグや配線層の埋め込み不良を防止することができる。
【００９７】
また、コンタクトプラグの埋め込み不良が防止される結果、層間絶縁膜に亀裂が生じることを防止できる。また、コンタクトプラグ上の段差を低減できるので、上層の配線層や絶縁層にこの段差が反映されることを防止することができる。これにより、上層に形成する配線層との間のコンタクト不良や積層時の問題を回避することができる。
【００９８】
なお、上記実施形態では、ビアホール６６ａのパターンのみを２度に分けて屈曲したが、図１６に示すように、配線層５８のパターンについても角部で２度に分けて屈曲してもよい。
【００９９】
また、上記実施形態では、ビアホールのパターンを角部において２度に分けて屈曲したが、３度以上に分けて屈曲するようにしてもよい。本実施形態による半導体装置は、一度に曲げる角度を小さくすることにより、直線部における幅と屈曲部における幅との間のサイズ差を小さくして埋め込み不良を低減するものであり、この目的が達成しうるパターンであれば、屈曲する角度や回数はいくつであってもよい。また、ある曲率を描いた曲線によってビアホールのパターンを描くようにしてもよい。
【０１００】
また、上記実施形態では、孔状ビアホールの設計デザイン上における径と、溝状ビアホールの設計デザイン上における幅とをほぼ等した場合を示しているが、第１実施形態による半導体装置の場合と同様にして、孔状ビアホールの設計デザイン上における径よりも溝状ビアホールの設計デザイン上における幅が狭くなるようにパターン設計してもよい。これにより、コンタクトプラグの埋め込み不良の発生を更に抑制することができる。
【０１０１】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１７を用いて説明する。なお、図４乃至図１６に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１０２】
図１７は本実施形態による半導体装置の構造を示す設計デザイン上における平面図である。
【０１０３】
本実施形態による半導体装置は、溝状ビアパターン形成領域における溝状のビアホールの平面的なデザインが異なる他は、第１及び第２実施形態による半導体装置及びその製造方法と同様である。
【０１０４】
本実施形態による半導体装置では、図１７に示すように、ビアホール６６ａのパターン角部を取り除き、ビアホール６６ａを直線パターンのみにより形成している。すなわち、配線層５８の側からみた場合、配線層５８の屈曲部においてビアホール６６ａのパターンが不連続になっている。ビアホール６６ａに埋め込まれたコンタクトプラグ７２ａをインダクタなどの回路素子に用いる場合、パターンの角部を取り除くことは配線抵抗を増加する原因となる。しかしながら、パターン変更に伴う抵抗変動が十分に小さい場合には、角部のパターンを取り除いても設計的なデメリットは生じない。
【０１０５】
このようにしてビアホール６６ａのパターンを設計することにより、出来上がりにおけるビアホール６６ａの最大幅を小さくすることができる。これにより、コンタクトプラグ７２の埋め込み不良の発生を抑制することができる。
【０１０６】
図１７に示すビアホールのレイアウトは、ビアホール４６ａに適用してもよい。こうすることにより、配線層５８の埋め込み不良の発生を抑制することができる。
【０１０７】
このように、本実施形態によれば、ビアホールを構成する溝状パターンから角部を取り除くので、孔状パターンと溝状パターンとでビアホールの出来上がりサイズに差が生じる場合であっても、コンタクトプラグや配線層の埋め込み不良の発生を抑制することができる。
【０１０８】
また、コンタクトプラグの埋め込み不良が防止される結果、層間絶縁膜に亀裂が生じることを防止できる。また、コンタクトプラグ上の段差を低減できるので、上層の配線層や絶縁層にこの段差が反映されることを防止することができる。これにより、上層に形成する配線層との間のコンタクト不良や積層時の問題を回避することができる。
【０１０９】
なお、上記実施形態では、孔状ビアホールの設計デザイン上における径と、溝状ビアホールの設計デザイン上における幅とをほぼ等しくしているが、第１実施形態による半導体装置の場合と同様にして、孔状ビアホールの設計デザイン上における径よりも溝状ビアホールの設計デザイン上における幅が狭くなるようにパターン設計してもよい。これにより、コンタクトプラグの埋め込み不良の発生を更に抑制することができる。
【０１１０】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１８を用いて説明する。なお、図４乃至図１７に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１１１】
図１８は本実施形態による半導体装置の構造を示す設計デザイン上における平面図である。
【０１１２】
本実施形態による半導体装置は、溝状ビアパターン形成領域における溝状のビアホールの平面的なデザインが異なる他は、第１乃至第３実施形態による半導体装置及びその製造方法と同様である。
【０１１３】
本実施形態による半導体装置では、図１８に示すように、パターン角部における露光時の光量を制限するようにビアホール６６ａのパターンを工夫したものである。図１８では、ビアホール６６ａのパターンの角部を切り欠いたようなデザインとしている。このようにしてビアホール６６ａのパターンをデザインすることにより、ビアホール６６ａの角部における幅の増大を抑制することができる。これにより、角部におけるコンタクトプラグ７２ａの埋め込み不良の発生を抑制することができる。
【０１１４】
図１８に示すビアホールのレイアウトは、ビアホール４６ａに適用してもよい。こうすることにより、配線層５８の埋め込み不良の発生を抑制することができる。
【０１１５】
このように、本実施形態によれば、角部における露光時の光量を制限するように角部のパターンをデザインするので、孔状パターンと溝状パターンとでビアホールの出来上がりサイズに差が生じる場合であっても、コンタクトプラグや配線層の埋め込み不良の発生を抑制することができる。
【０１１６】
また、コンタクトプラグの埋め込み不良が防止される結果、層間絶縁膜に亀裂が生じることを防止できる。また、コンタクトプラグ上の段差を低減できるので、上層の配線層や絶縁層にこの段差が反映されることを防止することができる。これにより、上層に形成する配線層との間のコンタクト不良や積層時の問題を回避することができる。
【０１１７】
なお、上記実施形態では、溝状パターンの角部を切り欠いたようなデザインとしているが、角部における露光時の光量を制限しうるパターンであれば、図１８に示すパターンに限定されるものではない。
【０１１８】
また、上記実施形態では、孔状ビアホールの設計デザイン上における径と、溝状ビアホールの設計デザイン上における幅とをほぼ等しくしているが、第１実施形態による半導体装置の場合と同様にして、孔状ビアホールの設計デザイン上における径よりも溝状ビアホールの設計デザイン上における幅が狭くなるようにパターン設計してもよい。これにより、コンタクトプラグの埋め込み不良の発生を更に抑制することができる。
【０１１９】
［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１９及び図２０を用いて説明する。なお、図４乃至図１８に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２０】
図１９は本実施形態による半導体装置の構造を示す平面図、図２０は本実施形態の変形例による半導体装置の構造を示す平面図である。
【０１２１】
本実施形態による半導体装置は、溝状ビアパターン形成領域における溝状のビアホールの平面的なデザインが異なる他は、第１乃至第４実施形態による半導体装置及びその製造方法と同様である。
【０１２２】
本実施形態による半導体装置では、図１９に示すように、溝状のビアホール６６ａの外周部に、補助パターン８８，９０を配置したものである。補助パターン８８は、配線層５８と同一の層により形成される配線パターンであり、補助パターン９０は、ビアホール６６ａのパターンと同時に形成される溝状のビアパターンである。
【０１２３】
溝状のコンタクトプラグを隣接して設けた場合、コンタクトプラグに埋め込み不良が生じると、最外周の角部において層間絶縁膜６２の亀裂が生じる。ビアホール６６ａの外側に溝状パターン（補助パターン９０）を更に設ければ、内側のビアホール６６ａの角部では層間絶縁膜６２に亀裂は生じない。そして、この補助パターン９０を、例えば図１９に示すような埋め込み不良が発生しないパターンとすれば、補助パターン９０の角部においても層間絶縁膜６２に亀裂は生じることはない。
【０１２４】
このようにして補助パターン９０を設けることにより、ビアホール６６ａに埋め込まれるコンタクトプラグ７２ａに埋め込み不良が生じた場合であっても、層間絶縁膜６２に亀裂が生じることを防止することができる。
【０１２５】
このように、本実施形態によれば、溝状ビアパターンに隣接して、層間絶縁膜に亀裂が生じるのを防止する補助パターンを配置するので、溝状ビアパターンに埋め込み不良が生じた場合であっても、層間絶縁膜に亀裂が生じるのを防止することができる。
【０１２６】
なお、上記実施形態では、補助パターン８８，９０の双方をパターンの角部において不連続としたが、図２０に示すように、補助パターン８８のパターンが角部において連続となるようにしてもよい。
【０１２７】
また、上記実施形態では、補助パターンを設けることにより層間絶縁膜６２に亀裂が生じることを防止しているが、補助パターンを設けるとともに、ビアホール６６ａのパターンとして第１乃至第４実施形態による半導体装置と同様のデザインを採用してもよい。これにより、埋め込み不良の発生が抑制されるため、層間絶縁膜に亀裂が生じることを防止する効果を更に高めることができる。
【０１２８】
［第６実施形態］
本発明の第６実施形態による半導体装置及びその製造方法について図２１乃至図２３を用いて説明する。なお、図４乃至図２０に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１２９】
図２１は本実施形態による半導体装置の構造を示す平面図、図２２及び図２３は本実施形態の変形例による半導体装置の構造を示す平面図である。
【０１３０】
図１（ａ）に示すように、インダクタなどの素子では、電気抵抗を低減する等の観点から配線層１０上に複数の溝状ビアパターンを配置している。そこで、本実施形態では、一の配線層上に複数の溝状ビアパターンを配置する場合における溝状ビアホールの平面的なデザイン例について説明する。
【０１３１】
本実施形態による半導体装置は、溝状ビアパターン形成領域における溝状のビアホールの平面的なデザインが異なる他は、第１乃至第４実施形態による半導体装置及びその製造方法と同様である。
【０１３２】
本実施形態による半導体装置では、複数の溝状ビアパターンが隣接して設けられたパターンにおいて、最外周の溝状ビアパターンとして図１５に示す第２実施形態による半導体装置におけるビアホール６６ａのパターンを適用したものである。
【０１３３】
すなわち、図２１に示すように、配線層５８のパターン上には、角部において９０度の角度で屈曲する２つのビアホール６６ｂのパターンと、ビアホール６６ｂのパターンの外周部に設けられ、角部において１３５度の角度で２度に分けて屈曲するビアホール６６ａのパターンとが設けられている。
【０１３４】
溝状のコンタクトプラグを隣接して設けた場合、コンタクトプラグに埋め込み不良が生じると、最外周の角部において層間絶縁膜６２の亀裂が生じる。しかしながら、最外周に埋め込み不良が発生しないビアホール６６ａを配置することにより、ビアホール６６ｂに埋め込み不良が発生した場合であっても、層間絶縁膜６２に亀裂が生じることを防止することができる。
【０１３５】
このように、本実施形態によれば、複数の溝状ビアパターンが隣接して設けられたパターンを有する半導体装置において、最外周の溝状ビアパターンとして第２実施形態のパターンを用いるので、内側の溝状ビアパターンで埋め込み不良が生じた場合であっても、層間絶縁膜に亀裂が生じることを防止することができる。
【０１３６】
なお、上記実施形態では、最外周の溝状ビアパターンのみに第２実施形態のパターンを適用したが、図２２に示すように、すべての溝状ビアパターンに第２実施形態のパターンを適用してもよい。これにより、埋め込み不良の発生を更に抑制することができ、層間絶縁膜に亀裂が生じるのをより効果的に防止することができる。
【０１３７】
また、図２３に示すように、例えば図１６に示す第２実施形態の変形例の場合と同様にして、配線層５８のパターンをビアホール６６ａのパターンと同様に屈曲させるようにしてもよい。
【０１３８】
［第７実施形態］
本発明の第７実施形態による半導体装置及びその製造方法について図２４及び図２５を用いて説明する。なお、図４乃至図２３に示す第１乃至第６実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１３９】
図２４は本実施形態による半導体装置の構造を示す平面図、図２５は本実施形態の変形例による半導体装置の構造を示す平面図である。
【０１４０】
第６実施形態と同様、本実施形態では、一の配線層上に複数の溝状ビアパターンを配置する場合における溝状ビアホールの平面的なデザイン例について説明する。
【０１４１】
本実施形態による半導体装置は、溝状ビアパターン形成領域における溝状のビアホールの平面的なデザインが異なる他は、第１乃至第４実施形態による半導体装置及びその製造方法と同様である。
【０１４２】
本実施形態による半導体装置では、複数の溝状ビアパターンが隣接して設けられたパターンにおいて、最外周の溝状ビアパターンとして図１７に示す第３実施形態による半導体装置におけるビアホール６６ａのパターンを適用したものである。
【０１４３】
すなわち、図２４に示すように、配線層５８のパターン上には、角部において９０度の角度で屈曲する２つのビアホール６６ｂのパターンと、ビアホール６６ｂのパターンの外周部に設けられ、角部のパターンが取り除かれたビアホール６６ａのパターンとが設けられている。
【０１４４】
溝状のコンタクトプラグを隣接して設けた場合、コンタクトプラグに埋め込み不良が生じると、最外周の角部において層間絶縁膜６２の亀裂が生じる。しかしながら、最外周に埋め込み不良が発生しないビアホール６６ａを配置することにより、ビアホール６６ｂに埋め込み不良が発生した場合であっても、層間絶縁膜６２に亀裂が生じることを防止することができる。
【０１４５】
このように、本実施形態によれば、複数の溝状ビアパターンが隣接して設けられたパターンを有する半導体装置において、最外周の溝状ビアパターンとして第３実施形態のパターンを用いるので、内側の溝状ビアパターンで埋め込み不良が生じた場合であっても、層間絶縁膜に亀裂が生じることを防止することができる。
【０１４６】
なお、上記実施形態では、最外周の溝状ビアパターンのみに第３実施形態のパターンを適用したが、図２５に示すように、すべての溝状ビアパターンに第３実施形態のパターンを適用してもよい。これにより、埋め込み不良の発生を更に抑制することができ、層間絶縁膜に亀裂が生じるのをより効果的に防止することができる。
【０１４７】
［第８実施形態］
本発明の第８実施形態による半導体装置及びその製造方法について図２６乃至図３０を用いて説明する。なお、図４乃至図２５に示す第１乃至第７実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。
【０１４８】
図２６は本実施形態による半導体装置の構造を示す概略断面図、図２７及び図２８は本実施形態による半導体装置の製造方法を示す工程断面図、図２９はコンタクトプラグの埋め込み不良が生じる原因を説明する図、図３０はコンタクトプラグの埋め込み不良を防止する製造工程上の手段を説明する図である。
【０１４９】
はじめに、本実施形態による半導体装置の構造について図２６を用いて説明する。
【０１５０】
本実施形態による半導体装置は、図２６に示すように、基本的な断面構造は図５に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置が第１実施形態による半導体装置と異なる点は、シリコン窒化膜よりなるエッチングストッパ膜２２，３６，４０，６０の代わりに、ＳｉＣ膜によりなるエッチングストッパ膜２２ａ，３６ａ，４０ａ，６０ａをそれぞれ用いている点、シリコン酸化膜よりなる層間絶縁膜２４，３８，４２の代わりに、ＳｉＯＣ膜よりなる層間絶縁膜２４ａ，３８ａ，４２ａをそれぞれ用いている点である。
【０１５１】
本願発明者は、シリコン酸化膜／シリコン窒化膜系の層間絶縁膜構造を用いた場合のみならず、ＳｉＯＣ膜／ＳｉＣ膜系の層間絶縁膜構造を用いた場合にも、コンタクトプラグ７２ａの埋め込み不良により層間絶縁膜６２に亀裂が生じることを確認している。本発明は、ＳｉＯＣ膜／ＳｉＣ膜系の層間絶縁膜構造を用いた場合においても効果がある。
【０１５２】
また、本実施形態による半導体装置では、ビアホール６６ａの平面的なデザインとして、第１乃至第７実施形態による半導体装置のパターンを用いていない。溝状ビアパターンとして、例えば図１（ａ）に示すように、９０度の角度で屈曲するパターンを適用することも可能である。これは、本実施形態では後述する製造プロセス上の工夫によりコンタクトプラグ７２ａの埋め込み不良を防止するためである。
【０１５３】
次に、本実施形態による半導体装置の製造方法について図２７乃至図３０を用いて説明する。
【０１５４】
まず、例えば図７（ａ）乃至図１１（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、基板２０上に、配線層３４，５８等を形成する。この際、本実施形態では、シリコン窒化膜よりなるエッチングストッパ膜２２，３６，４０，６０の代わりに、ＳｉＣ膜によりなるエッチングストッパ膜２２ａ，３６ａ，４０ａ，６０ａを形成し、シリコン酸化膜よりなる層間絶縁膜２４，３８，４２の代わりに、ＳｉＯＣ膜よりなる層間絶縁膜２４ａ，３８ａ，４２ａを形成する（図２７（ａ））。
【０１５５】
次いで、例えば図１１（ｂ）乃至図１２（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、配線層５８が埋め込まれた層間絶縁膜４２ａ上にＳｉＣ膜よりなるエッチングストッパ膜６０ａと層間絶縁膜６２とを形成した後、層間絶縁膜６２及びエッチングストッパ膜６０ａに配線層５８に達するビアホール６６，６６ａを形成する（図２７（ｂ））。なお、ビアホールを形成する際、内部回路領域におけるビアホール６６の設計デザイン上における径を０．５μｍ、溝状ビアパターン形成領域における幅を０．５μｍとすると、前述の通り、ウェーハ上における出来上がり寸法は、ビアホール６６の径が約０．５０μｍ、ビアホール６６ａの幅が約０．５５μｍ、ビアホール６６ａの最大幅が約０．８０μｍとなる。
【０１５６】
次いで、例えばスパッタ法により膜厚５０ｎｍの窒化チタン膜６８を、例えばＣＶＤ法により膜厚４００ｎｍのタングステン膜７０を、順次形成する（図２８（ａ））。
【０１５７】
次いで、例えばＣＭＰ法により、層間絶縁膜６２が露出するまで、タングステン膜７０及び窒化チタン膜６８を平坦に除去する。こうして、ビアホール６６内に埋め込まれ、窒化チタン膜６８よりなるバリアメタル層６８ａとタングステン膜７０とを有するコンタクトプラグ７２と、ビアホール６６ａ内に埋め込まれ、窒化チタン膜６８よりなるバリアメタル層６８ａとタングステン膜７０とを有するコンタクトプラグ７２ａを形成する（図２８（ｂ））。
【０１５８】
第１実施形態では、ビアホール６６を埋め込むに十分な膜厚条件として、コンタクトプラグ７２を形成するための窒化チタン膜６８の膜厚を５０ｎｍ、タングステン膜７０の膜厚を３００ｎｍとしている。しかしながら、この膜厚条件では、最大で幅０．７μｍまでのビアホールを完全に埋め込むことはできても、角部に０．８μｍの最大幅を有するビアホール６６ａを完全に埋め込むことはできない（図２９（ｂ））。このため、その後ＣＭＰにより研磨してコンタクトプラグ７２ａを形成すると、プラグの中央部分には埋め込み不良が生じる（図２９（ａ），（ｃ））。
【０１５９】
そこで、本実施形態では、ビアホール６６ａの最大幅を考慮して、ビアホール６６を埋め込むための膜厚条件を設定している。コンタクトプラグ７２を形成するための窒化チタン膜６８及びタングステン膜７０の膜厚を、上述のようにそれぞれ５０ｎｍ及び４００ｎｍに設定すると、最大で幅０．９μｍまでのビアホールを完全に埋め込むことができるため、角部に約０．８μｍの最大幅を有するビアホール６６ａであっても完全に埋め込むことができる（図３０（ｂ））。したがって、その後ＣＭＰにより研磨してコンタクトプラグ７２ａを形成しても、埋め込み不良が生じることはない（図３０（ａ），（ｃ））。
【０１６０】
この後、例えば図１３（ｂ）乃至図１４に示す第１実施形態による半導体装置の製造方法と同様にして、コンタクトプラグ７２，７２ａが埋め込まれた層間絶縁膜６２上に、配線層８２，カバー膜等を形成する。
【０１６１】
このように、本実施形態によれば、溝状ビアパターンの最大幅を考慮してコンタクトプラグを形成する際の膜厚条件を設定するので、孔状パターンと溝状パターンとでビアホールの出来上がりサイズに差が生じる場合であっても、コンタクトプラグや配線層の埋め込み不良を防止することができる。また、埋め込み不良に起因して層間絶縁膜に亀裂が生じるのを防止することができる。
【０１６２】
なお、上記実施形態では、銅配線周りの層間絶縁膜構造として、ＳｉＯＣ膜／ＳｉＣ膜系の絶縁膜を用いたが、第１実施形態による半導体装置の場合と同様に、シリコン酸化膜／シリコン窒化膜系の層間絶縁膜構造を適用してもよい。
【０１６３】
また、上記実施形態では、ビアホール６６ａの平面的なデザインに工夫を施していないが、第１乃至第７実施形態による半導体装置のパターンを用いるようにしてもよい。これにより、デザイン上及びプロセス上の双方から埋め込み不良の発生を防止することが可能となり、その効果をより高めることができる。
【０１６４】
［第９実施形態］
本発明の第９実施形態による半導体装置について図３１及び図３２を用いて説明する。
【０１６５】
図３１は本実施形態による半導体装置の構造を示す概略断面図、図３２は本実施形態の他の例による半導体装置の構造を示す概略断面図である。
【０１６６】
本実施形態では、銅配線とアルミ配線とを用いた半導体装置の具体的な構造を示す。上記第１乃至第８実施形態では、配線層が３層の場合を示したが、本発明は、３層以上の配線層を有する半導体装置に適用することもできる。
【０１６７】
図３１に示す半導体装置は、７層の銅配線と１層のアルミ配線とにより多層配線構造を構成したものである。
【０１６８】
シリコン基板１００には、素子領域を確定する素子分離膜１０２が形成されている。素子分離膜１０２により画定された素子領域には、ゲート電極１０４とソース／ドレイン拡散層１０６とを有するＭＯＳトランジスタが形成されている。
【０１６９】
ＭＯＳトランジスタが形成されたシリコン基板１００上には、ＰＳＧ膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１０８が形成されている。層間絶縁膜１０８には、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ１１０が埋め込まれている。
【０１７０】
コンタクトプラグ１１０が埋め込まれた層間絶縁膜１０８上には、シリコン酸化膜／ＳｉＬＫ（登録商標）膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、銅膜／タンタル膜の積層構造よりなる配線層１１４が埋め込まれている。
【０１７１】
配線層１１４が埋め込まれた層間絶縁膜１１２上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１１６が形成されている。層間絶縁膜１１６上には、シリコン酸化膜／ＳｉＬＫ膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜１１８が形成されている。層間絶縁膜１１６，１１８内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜１１６内にビア部が埋め込まれ、層間絶縁膜１１８内に配線部が埋め込まれた配線層１２０が形成されている。
【０１７２】
配線層１２０が埋め込まれた層間絶縁膜１１８上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１２２が形成されている。層間絶縁膜１２２上には、シリコン酸化膜／ＳｉＬＫ膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜１２４が形成されている。層間絶縁膜１２２，１２４内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜１２２内にビア部が埋め込まれ、層間絶縁膜１２４内に配線部が埋め込まれた配線層１２６が形成されている。
【０１７３】
配線層１２６が埋め込まれた層間絶縁膜１２４上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１２８が形成されている。層間絶縁膜１２８上には、シリコン酸化膜／ＳｉＬＫ膜（又はＳＯＧ膜）の積層膜よりなる層間絶縁膜１３０が形成されている。層間絶縁膜１２８，１３０内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜１２８内にビア部が埋め込まれ、層間絶縁膜１３０内に配線部が埋め込まれた配線層１３２が形成されている。
【０１７４】
配線層１３２が埋め込まれた層間絶縁膜１３０上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１３４が形成されている。層間絶縁膜１３４上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１３６が形成されている。層間絶縁膜１３４，１３６内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜１３４内にビア部が埋め込まれ、層間絶縁膜１３６内に配線部が埋め込まれた配線層１３８が形成されている。
【０１７５】
配線層１３８が埋め込まれた層間絶縁膜１３６上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１４０が形成されている。層間絶縁膜１４０上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１４２が形成されている。層間絶縁膜１４０，１４２内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜１４０内にビア部が埋め込まれ、層間絶縁膜１４２内に配線部が埋め込まれた配線層１４４が形成されている。
【０１７６】
配線層１４４が埋め込まれた層間絶縁膜１４２上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１４６が形成されている。層間絶縁膜１４６上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１４８が形成されている。層間絶縁膜１４６，１４８内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜１４６内にビア部が埋め込まれ、層間絶縁膜１４８内に配線部が埋め込まれた配線層１５０が形成されている。
【０１７７】
配線層１５０が埋め込まれた層間絶縁膜１４８上には、シリコン酸化膜／シリコン窒化膜の積層膜よりなる層間絶縁膜１５２が形成されている。層間絶縁膜１５２には、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ１５４が埋め込まれている。
【０１７８】
コンタクトプラグ１５４が埋め込まれた層間絶縁膜１５２上には、窒化チタン膜／アルミ膜／窒化チタン膜の積層膜よりなる配線層１５６が形成されている。
【０１７９】
配線層１５６が形成された層間絶縁膜１５２上には、シリコン窒化膜／シリコン酸化膜の積層膜よりなるカバー膜１５８が形成されている。
【０１８０】
こうして、７層の銅配線と１層のアルミ配線とにより多層配線構造が構成された半導体装置が形成されている。
【０１８１】
図３１に示す半導体装置において、本発明は、コンタクトプラグ１５４の形成過程に適用することができる。これにより、コンタクトプラグ１５４の埋め込み不良、ひいては層間絶縁膜１５２の亀裂を防止することができる。また、銅配線が埋め込み不良を生じる場合にあっては、配線層１２０，１２６，１３２，１３８，１４４，１５０の形成過程に適用することができる。また、コンタクトプラグ１１０に溝状ビアを用いる場合にあっては、コンタクトプラグ１１０関しても埋め込み不良を防止することができる。
【０１８２】
図３２に示す半導体装置は、１０層の銅配線と１層のアルミ配線とにより多層配線構造を構成したものである。
【０１８３】
シリコン基板２００には、素子領域を確定する素子分離膜２０２が形成されている。素子分離膜２０２により画定された素子領域には、ゲート電極２０４とソース／ドレイン拡散層２０６とを有するＭＯＳトランジスタが形成されている。
【０１８４】
ＭＯＳトランジスタが形成されたシリコン基板２００上には、ＰＳＧ膜／シリコン窒化膜の積層膜よりなる層間絶縁膜２０８が形成されている。層間絶縁膜２０８には、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ２１０が埋め込まれている。
【０１８５】
コンタクトプラグ２１０が埋め込まれた層間絶縁膜２０８上には、ＳｉＣ膜／ＳｉＬＫ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２１２が形成されている。層間絶縁膜２１２には、銅膜／タンタル膜の積層構造よりなり、ビア部と配線部とを有する配線層２１４が埋め込まれている。
【０１８６】
配線層２１４が埋め込まれた層間絶縁膜２１２上には、ＳｉＣ膜／ＳｉＬＫ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２１６が形成されている。層間絶縁膜２１６には、銅膜／タンタル膜の積層構造よりなり、ビア部と配線部とを有する配線層２１８が埋め込まれている。
【０１８７】
配線層２１８が埋め込まれた層間絶縁膜２１６上には、ＳｉＣ膜／ＳｉＬＫ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２２０が形成されている。層間絶縁膜２２０には、銅膜／タンタル膜の積層構造よりなり、ビア部と配線部とを有する配線層２２２が埋め込まれている。
【０１８８】
配線層２２２が埋め込まれた層間絶縁膜２２０上には、ＳｉＣ膜／ＳｉＬＫ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２２４が形成されている。層間絶縁膜２２４には、銅膜／タンタル膜の積層構造よりなり、ビア部と配線部とを有する配線層２２６が埋め込まれている。
【０１８９】
配線層２２６が埋め込まれた層間絶縁膜２２４上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２２８が形成されている。層間絶縁膜２２８上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２３０が形成されている。層間絶縁膜２２８，２３０内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜２２８内にビア部が埋め込まれ、層間絶縁膜２３０内に配線部が埋め込まれた配線層２３２が形成されている。
【０１９０】
配線層２３２が埋め込まれた層間絶縁膜２３０上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２３４が形成されている。層間絶縁膜２３４上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２３６が形成されている。層間絶縁膜２３４，２３６内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜２３４内にビア部が埋め込まれ、層間絶縁膜２３６内に配線部が埋め込まれた配線層２３８が形成されている。
【０１９１】
配線層２３８が埋め込まれた層間絶縁膜２３６上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２４０が形成されている。層間絶縁膜２４０上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２４２が形成されている。層間絶縁膜２４０，２４２内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜２４０内にビア部が埋め込まれ、層間絶縁膜２４２内に配線部が埋め込まれた配線層２４４が形成されている。
【０１９２】
配線層２４４が埋め込まれた層間絶縁膜２４２上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２４６が形成されている。層間絶縁膜２４６上には、ＳｉＯＣ膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２４８が形成されている。層間絶縁膜２４６，２４８内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜２４６内にビア部が埋め込まれ、層間絶縁膜２４８内に配線部が埋め込まれた配線層２５０が形成されている。
【０１９３】
配線層２５０が埋め込まれた層間絶縁膜２４８上には、シリコン酸化膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２５２が形成されている。層間絶縁膜２５２上には、シリコン酸化膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２５４が形成されている。層間絶縁膜２５２，２５４内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜２５２内にビア部が埋め込まれ、層間絶縁膜２５４内に配線部が埋め込まれた配線層２５６が形成されている。
【０１９４】
配線層２５６が埋め込まれた層間絶縁膜２５４上には、シリコン酸化膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２５８が形成されている。層間絶縁膜２５８上には、シリコン酸化膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２６０が形成されている。層間絶縁膜２５８，２６０内には、銅膜／タンタル膜の積層構造よりなり、層間絶縁膜２５８内にビア部が埋め込まれ、層間絶縁膜２６０内に配線部が埋め込まれた配線層２６２が形成されている。
【０１９５】
配線層２６２が埋め込まれた層間絶縁膜２６０上には、シリコン酸化膜／ＳｉＣ膜の積層膜よりなる層間絶縁膜２６４が形成されている。層間絶縁膜２６４には、タングステン膜／窒化チタン膜の積層構造よりなるコンタクトプラグ２６６が埋め込まれている。
【０１９６】
コンタクトプラグ２６６が埋め込まれた層間絶縁膜２６４上には、窒化チタン膜／アルミ膜／窒化チタン膜の積層膜よりなる配線層２６８が形成されている。
【０１９７】
配線層２６８が形成された層間絶縁膜２６４上には、シリコン窒化膜／シリコン酸化膜の積層膜よりなるカバー膜２７０が形成されている。
【０１９８】
こうして、１０層の銅配線と１層のアルミ配線とにより多層配線構造が構成された半導体装置が形成されている。
【０１９９】
図３２に示す半導体装置において、本発明は、コンタクトプラグ２６６の形成過程に適用することができる。これにより、コンタクトプラグ２６６の埋め込み不良、ひいては層間絶縁膜２６４の亀裂を防止することができる。また、銅配線が埋め込み不良を生じる場合にあっては、配線層２１４，２１８，２２２，２２６，２３２，２３８，２４４，２５０，２５６の形成過程に適用することができる。また、コンタクトプラグ２１０に溝状ビアを用いる場合にあっては、コンタクトプラグ２１０関しても埋め込み不良を防止することができる。
【０２００】
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
【０２０１】
例えば、上記実施形態では、溝状ビアパターンを用いる構造体として主にインダクタを例にして説明したが、溝状ビアパターンを用いる構造体は、インダクタに限られるものではない。
【０２０２】
複数の半導体装置をウェーハ上に形成する際、各半導体回路領域は、図３３（ａ）に示すように、外部の水分等から保護するための耐湿リング９２により囲まれている。この耐湿リング９２は、図３３（ｂ）に示すように、溝状のビアパターン９４を用いて構成される。また、図３４（ａ）に示すように、冗長回路用のヒューズパターン９６の周囲にも耐湿リング９２が設けられるが、この耐湿リング９２も、図３４（ｂ）に示すように、溝状のビアパターン９４を用いて構成される。したがって、これら耐湿リングのパターン角部に本発明による構造を適用することにより、耐湿リングの角部の層間絶縁膜に亀裂が入るのを防止することができ、半導体装置の耐湿性を向上することができる。
【０２０３】
また、上記実施形態では、最上層の配線層のみをアルミ配線により構成したが、２層以上のアルミ配線を形成してもよい。本発明は、銅配線とアルミ配線との接続にタングステンプラグを用いる構造を有する半導体装置に広く適用することができ、配線層構造や絶縁膜構造は、上記実施形態に記載の構造に限定されるものではない。
【０２０４】
また、埋め込み不良の観点でみれば、基板上のコンタクトプラグへの適用も可能であり、上層配線を形成するうえでの不具合も回避可能である。
【０２０５】
また、上記第６及び第７実施形態では、複数の溝状ビアパターンを隣接して設ける場合のパターン例として、第２実施形態のパターン又は第３実施形態のパターンを用いる例を説明したが、第１実施形態のパターン又は第４実施形態のパターンを用いて複数の溝状ビアパターンを形成してもよい。また、第１乃至第４実施形態に記載の２以上のパターンを組み合わせて用いるようにしてもよい。また、複数の溝状ビアパターンを隣接して設ける場合において、第５実施形態の補助パターンを外周部に設けるようにしてもよい。
【０２０６】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０２０７】
（付記１） 基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１の配線層上の前記第２の絶縁膜に形成され、直角方向に屈曲する溝状のパターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有することを特徴とする半導体装置。
【０２０８】
なお、本願明細書にいう「充填」とは、溝状ビア或いは孔状ビア内に空洞が残存しないように、すなわち埋め込み不良が生じないように、埋め込み導電体が形成されている状態をいう。
【０２０９】
（付記２） 付記１記載の半導体装置において、前記溝状ビアは、前記パターンの屈曲部の幅が直線部の幅以下であることを特徴とする半導体装置。
【０２１０】
（付記３） 付記１記載の半導体装置において、前記溝状ビアは、前記パターンの屈曲部において９０度よりも大きい角度で複数回に分けて曲げられていることを特徴とする半導体装置。
【０２１１】
（付記４） 付記３記載の半導体装置において、前記溝状ビアは、前記パターンの前記屈曲部において１３５度で２回に分けて曲げられていることを特徴とする半導体装置。
【０２１２】
（付記５） 付記３又は４記載の半導体装置において、前記第１の配線層のパターンは、前記溝状ビアの前記パターンと同様に屈曲していることを特徴とする半導体装置。
【０２１３】
（付記６） 基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、前記第１の配線層上の前記第２の絶縁膜に形成され、溝状のパターンを有する溝状ビアと、前記溝状ビアに充填された第１の埋め込み導電体とを有し、前記溝状ビアは、前記パターンの角部において不連続になっていることを特徴とする半導体装置。
【０２１４】
（付記７） 付記１乃至６のいずれか１項に記載の半導体装置において、前記第１の配線層上の前記第２の絶縁膜に形成された孔状ビアと、前記孔状ビアに充填された第２の埋め込み導電体とを更に有することを特徴とする半導体装置。
【０２１５】
（付記８） 付記７記載の半導体装置において、前記溝状ビアの幅は、前記孔状ビアの幅の２０％〜１４０％の幅を有することを特徴とする半導体装置。
【０２１６】
（付記９） 付記７記載の半導体装置において、前記溝状ビアの幅は、前記孔状ビアの幅以下であることを特徴とする半導体装置。
【０２１７】
（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置において、前記第１の配線層上の前記第２の絶縁膜に形成され、複数の溝が隣接して設けられた溝状ビアパターンを有し、前記溝状ビアパターンの少なくとも一部が前記溝状ビアにより構成されていることを特徴とする半導体装置。
【０２１８】
（付記１１） 付記１０記載の半導体装置において、前記溝状パターンの最外周に前記溝状パターンが形成されていることを特徴とする半導体装置。
【０２１９】
（付記１２） 付記１０又は１１記載の半導体装置において、前記溝状ビアパターンは、前記第１の配線層の一のパターン上に形成されていることを特徴とする半導体装置。
【０２２０】
（付記１３） 付記１乃至１２のいずれか１項に記載の半導体装置において、前記溝状ビアは、前記第１の配線層のパターンの延在方向に沿って形成されていることを特徴とする半導体装置。
【０２２１】
（付記１４） 付記１乃至１３のいずれか１項に記載の半導体装置において、前記第１の絶縁膜に埋め込まれた前記第１の配線層が、前記基板に埋め込まれた導電層であることを特徴とする半導体装置。
【０２２２】
（付記１５） 付記１乃至１４のいずれか１項に記載の半導体装置において、前記第１の配線層は、銅を主体とする導電体により構成されていることを特徴とする半導体装置。
【０２２３】
（付記１６） 付記１乃至１５のいずれか１項に記載の半導体装置において、前記第２の絶縁膜上に形成され、アルミを主体とする導電体よりなる第２の配線層を更に有することを特徴とする半導体装置。
【０２２４】
（付記１７） 付記１６記載の半導体装置において、前記第１の配線層と前記第２の配線層とは等しいパターンを有することを特徴とする半導体装置。
【０２２５】
（付記１８） 半導体基板に形成された不純物拡散領域と、前記半導体基板上に形成された第１の絶縁膜と、前記不純物拡散領域上の第１の絶縁膜に形成され、直角方向に屈曲する溝状のパターンを有する溝状ビアと、前記不純物拡散領域上の前記第１の絶縁膜に形成された孔状ビアと、前記溝状ビアに充填された第１の埋め込み導電体と前記孔状ビアに充填された第２の埋め込み導電体とを有し、前記溝状ビアの幅は、前記孔状ビアの幅の２０％〜１４０％の幅を有することを特徴とする半導体装置。
【０２２６】
（付記１９） 付記１乃至１８のいずれか１項に記載の半導体装置において、前記第１の埋め込み導電体及び前記第２の埋め込み導電体は、タングステンを主体とする導電体により構成されていることを特徴とする半導体装置。
【０２２７】
（付記２０） 付記１乃至１７のいずれか１項に記載の半導体装置において、前記第２の絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜又はＳｉＣ膜とシリコン酸化膜との積層膜により構成されていることを特徴とする半導体装置。
【０２２８】
（付記２１） 付記１乃至２０のいずれか１項に記載の半導体装置において、前記第１の絶縁膜は、シリコン窒化膜とシリコン酸化膜との積層膜又はＳｉＣ膜とＳｉＯＣ膜との積層膜により構成されていることを特徴とする半導体装置。
【０２２９】
（付記２２） 基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成され、前記第１の配線層上に開口された溝状ビア及び孔状ビアを有する第２の絶縁膜とを有する半導体装置の製造方法であって、前記第２の絶縁膜に前記溝状ビア及び前記孔状ビアを形成する際に、前記溝状ビアの設計デザイン上における幅が、前記孔状ビアの設計デザイン上における幅よりも狭いマスクパターンを用い、前記孔状ビア及び前記溝状ビアを形成することを特徴とする半導体装置の製造方法。
【０２３０】
（付記２３） 基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成され、前記第１の配線層上に開口された溝状ビア及び孔状ビアと、前記溝状ビア及び前記孔状ビアのそれぞれに埋め込まれた埋め込み導電体とを有する第２の絶縁膜とを有する半導体装置の製造方法であって、前記埋め込み導電体を形成する際に、前記溝状ビアの最大幅を考慮して、前記埋め込み導電体となる導電膜の堆積膜厚を設定し、前記孔状ビア及び前記溝状ビアを前記埋め込み導電体により充填することを特徴とする半導体装置の製造方法。
【０２３１】
【発明の効果】
以上の通り、本発明によれば、絶縁膜に形成された孔状パターンや溝状パターンに導電体が埋め込まれてなる構造を有する半導体装置において、孔状パターンと溝状パターンとでビアホールの出来上がりサイズに差が生じる場合であっても、埋め込み導電体や配線層の埋め込み不良を防止することができる。また、埋め込み導電体の埋め込み不良を防止する結果、層間絶縁膜に亀裂が生じることを防止できる。また、埋め込み導電体上の段差を低減できるので、上層の配線層や絶縁層にこの段差が反映されることを防止することができる。これにより、上層に形成する配線層との間のコンタクト不良や積層時の問題を回避することができ、ひいては耐湿性及び配線信頼性の高い半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】インダクタ素子部と通常の内部配線部とにおける設計デザイン上でのパターンを示す平面図である。
【図２】インダクタ素子部と通常の内部配線部とにおけるウェーハ上でのパターンの出来上がりイメージを示す平面図である。
【図３】インダクタ素子部を走査型電子顕微鏡により撮影した結果を示す図である。
【図４】本発明の第１実施形態による半導体装置の構造を示す設計デザイン上における平面図である。
【図５】本発明の第１実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１５】本発明の第２実施形態による半導体装置の構造を示す設計デザイン上の平面図である。
【図１６】本発明の第２実施形態の変形例による半導体装置の構造を示す設計デザイン上の平面図である。
【図１７】本発明の第３実施形態による半導体装置の構造を示す設計デザイン上の平面図である。
【図１８】本発明の第４実施形態による半導体装置の構造を示す設計デザイン上の平面図である。
【図１９】本発明の第５実施形態による半導体装置の構造を示す平面図である。
【図２０】本発明の第５実施形態の変形例による半導体装置の構造を示す平面図である。
【図２１】本発明の第６実施形態による半導体装置の構造を示す平面図である。
【図２２】本発明の第６実施形態の変形例による半導体装置の構造を示す平面図（その１）である。
【図２３】本発明の第６実施形態の変形例による半導体装置の構造を示す平面図（その２）である。
【図２４】本発明の第７実施形態による半導体装置の構造を示す平面図である。
【図２５】本発明の第７実施形態の変形例による半導体装置の構造を示す平面図である。
【図２６】本発明の第８実施形態による半導体装置の構造を示す概略断面図である。
【図２７】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２８】本発明の第８実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２９】コンタクトプラグの埋め込み不良が生じる原因を説明する図である。
【図３０】コンタクトプラグの埋め込み不良を防止する製造工程上の手段を説明する図である。
【図３１】本発明の第９実施形態による半導体装置の構造を示す概略断面図である。
【図３２】本発明の第９実施形態の他の例による半導体装置の構造を示す概略断面図である。
【図３３】本発明の変形実施形態による半導体装置の構造を示す平面図（その１）である。
【図３４】本発明の変形実施形態による半導体装置の構造を示す平面図（その２）である。
【図３５】インダクタを有する従来の半導体装置の構造を示す平面図である。
【図３６】インダクタを有する従来の半導体装置の構造を示す概略断面図である。
【図３７】本願発明者が着想した新たな構造及びその課題を示す概略断面図である。
【図３８】従来の半導体装置における課題を示す概略断面図である。
【符号の説明】
１０，１４…配線層
１２…溝状ビアパターン
１６…ビアホール
２０…基板
２２，３６，４０，６０…エッチングストッパ膜
２４，３８，４２，６２…層間絶縁膜
２６，４４，５０，６４，８０…フォトレジスト膜
２８，５２…配線溝
３０，５４…タンタル膜
３０ａ，５４ａ…拡散防止膜
３２，５６…銅膜
３４，５８，８２…配線層
４６，４６ａ，６６，６６ａ…ビアホール
４８…非感光性樹脂
６８…窒化チタン膜
６８ａ…バリアメタル層
７０…タングステン膜
７２，７２ａ…コンタクトプラグ
７４，７８…窒化チタン膜
７６…アルミ膜
８４…シリコン酸化膜
８６…シリコン窒化膜
８８，９０…補助パターン
９２…耐湿リング
９４…溝状のビアパターン
９６…ヒューズパターン
１００…シリコン基板
１０２…素子分離膜
１０４…ゲート電極
１０６…ソース／ドレイン拡散層
１０８，１１２，１１６，１１８，１２２，１２４，１２８，１３０，１３４，１３６，１４０，１４６，１４８，１５２…層間絶縁膜
１１０，１５４…コンタクトプラグ
１１４，１２０，１２６，１３２，１３８，１４４，１５０，１５６…配線層
１５８…カバー膜
２００…シリコン基板
２０２…素子分離膜
２０４…ゲート電極
２０６…ソース／ドレイン拡散層
２０８，２１２，２１６，２２０，２２４，２２８，２３０，２３４，２３６，２４０，２４６，２４８，２５２，２５４，２５８，２６０，２６４…層間絶縁膜
２１０，２６６…コンタクトプラグ
２１４，２１８，２２２，２２６，２３２，２３８，２４４，２５０，２５６，２６２，２６８…配線層
２７０…カバー膜
３００…基板
３０２，３１６，３２０，３４０，３４４…エッチングストッパ膜
３０４，３１８，３２２，３４２，３４６…層間絶縁膜
３１０，３３４，３５２…拡散防止膜
３１２，３３６，３５４…銅膜
３１４，３３８，３５６，３７０…配線層
３５８…バリアメタル層
３６０…タングステン膜
３６２…コンタクトプラグ
３６４，３６８…窒化チタン膜
３６６…アルミ膜
４００…シリコン基板
４０２…不純物拡散領域
４０４，４０６，４０８，４１０…絶縁膜
４１２…バリアメタル層
４１４…タングステン膜
４１６…コンタクトプラグ
４１８…拡散防止膜
４２０…銅膜
４２２…配線層

Claims (13)

  1. 基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において直角方向に屈曲する溝状パターンを有し、前記溝状パターンの屈曲部の幅が直線部の幅以下である溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体と
    を有することを特徴とする半導体装置。
  2. 基板上に形成され、少なくとも表面側に直角に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において複数回に分けて曲げることにより直角方向に屈曲する溝状パターンを有する溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体と
    を有することを特徴とする半導体装置。
  3. 基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、溝状パターンを有する溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体とを有し、
    前記溝状ビアは、前記パターンの屈曲部において不連続になっている
    ことを特徴とする半導体装置。
  4. 基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において直角方向に屈曲する複数の溝状パターンを有する溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体とを有し、
    複数の前記溝状パターンの少なくとも一つは、前記溝状パターンの屈曲部の幅が直線部の幅以下である
    ことを特徴とする半導体装置。
  5. 基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、前記パターンの屈曲部において直角方向に屈曲する複数の溝状パターンを有する溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体とを有し、
    複数の前記溝状パターンの少なくとも一つは、前記パターンの前記屈曲部において複数回に分けて曲げることにより直角方向に屈曲している
    ことを特徴とする半導体装置。
  6. 基板上に形成され、少なくとも表面側に直角方向に屈曲するパターンを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記第１の配線層上の前記第２の絶縁膜に、前記配線層の前記パターンに沿って形成され、複数の溝状パターンを有する溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体とを有し、
    複数の前記溝状パターンの少なくとも一つは、前記パターンの角部において不連続になっている
    ことを特徴とする半導体装置。
  7. 請求項４乃至６のいずれか 1 項に記載の半導体装置において、
    前記少なくとも一つの前記溝状パターンは、前記溝状ビアの最外周に形成されている
    ことを特徴とする半導体装置。
  8. 請求項４乃至７のいずれか 1 項に記載の半導体装置において、
    前記溝状ビアは、前記配線層の一のパターン上に形成されている
    ことを特徴とする半導体装置。
  9. 基板上に形成され、少なくとも表面側に、直角方向に屈曲する第１のパターンと、前記第１のパターンに沿って隣接して設けられた第２のパターンとを有する配線層が埋め込まれた第１の絶縁膜と、
    前記配線層が埋め込まれた前記第１の絶縁膜上に形成された第２の絶縁膜と、
    前記配線層上の前記第２の絶縁膜に、前記配線層の前記第１のパターン及び前記第２のパターンのそれぞれに沿って形成された第１の溝状パターン及び第２の溝状パターンを有する溝状ビアと、
    前記溝状ビアに充填された第１の埋め込み導電体とを有し、
    前記第２の溝状パターンは、前記第１のパターンの屈曲部において不連続になっている
    ことを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第２のパターンは、前記第１のパターンの屈曲部において不連続になっている
    ことを特徴とする半導体装置。
  11. 請求項１乃至１０のいずれか１項に記載の半導体装置において、
    前記第１の配線層上の前記第２の絶縁膜に形成された孔状ビアと、
    前記孔状ビアに充填された第２の埋め込み導電体とを更に有し、
    前記溝状パターンは、前記孔状ビアの幅の２０％〜１４０％の幅を有する
    ことを特徴とする半導体装置。
  12. 基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成され、前記第１の配線層上に開口された溝状ビア及び孔状ビアを有する第２の絶縁膜とを有する半導体装置の製造方法であって、
    前記第２の絶縁膜に前記溝状ビア及び前記孔状ビアを形成する際に、前記溝状ビアの設計デザイン上における幅が、前記孔状ビアの設計デザイン上における幅よりも狭いマスクパターンを用い、前記孔状ビア及び前記溝状ビアを形成する
    ことを特徴とする半導体装置の製造方法。
  13. 基板上に形成され、少なくとも表面側に第１の配線層が埋め込まれた第１の絶縁膜と、前記第１の配線層が埋め込まれた前記第１の絶縁膜上に形成され、前記第１の配線層上に開口された溝状ビア及び孔状ビアと、前記溝状ビア及び前記孔状ビアのそれぞれに埋め込まれた埋め込み導電体とを有する第２の絶縁膜とを有する半導体装置の製造方法であって、
    前記埋め込み導電体を形成する際に、前記溝状ビアの最大幅を考慮して、前記溝状ビアが完全に埋め込まれるように前記埋め込み導電体となる導電膜の堆積膜厚を設定し、前記孔状ビア及び前記溝状ビアを前記埋め込み導電体により充填する
    ことを特徴とする半導体装置の製造方法。
JP2002223343A 2002-07-31 2002-07-31 半導体装置及びその製造方法 Expired - Lifetime JP3779243B2 (ja)

Priority Applications (42)

Application Number Priority Date Filing Date Title
JP2002223343A JP3779243B2 (ja) 2002-07-31 2002-07-31 半導体装置及びその製造方法
US10/622,614 US7301241B2 (en) 2002-07-31 2003-07-21 Semiconductor device for preventing defective filling of interconnection and cracking of insulating film
DE60331799T DE60331799D1 (de) 2002-07-31 2003-07-24 Halbleitervorrichtung
EP20100000804 EP2175487B8 (en) 2002-07-31 2003-07-24 Semiconductor device
EP15150440.4A EP2863430B1 (en) 2002-07-31 2003-07-24 Semiconductor device
EP17156454.5A EP3208846B1 (en) 2002-07-31 2003-07-24 Semiconductor device
EP20100000803 EP2175486B1 (en) 2002-07-31 2003-07-24 Semiconductor device and method for fabricating the same
EP15150443.8A EP2863431B1 (en) 2002-07-31 2003-07-24 Semiconductor device
EP03016553A EP1387404B1 (en) 2002-07-31 2003-07-24 Semiconductor device
KR1020030051297A KR100917455B1 (ko) 2002-07-31 2003-07-25 반도체 장치 및 그 제조 방법
TW092120527A TWI223399B (en) 2002-07-31 2003-07-28 Semiconductor device and method for fabricating the same
CNB031523986A CN1294653C (zh) 2002-07-31 2003-07-31 半导体装置及其制造方法
US11/142,407 US7446418B2 (en) 2002-07-31 2005-06-02 Semiconductor device for preventing defective filling of interconnection and cracking of insulating film
US11/898,548 US7906851B2 (en) 2002-07-31 2007-09-13 Semiconductor device having groove-shaped via-hole
US12/881,515 US7932609B2 (en) 2002-07-31 2010-09-14 Semiconductor device having groove-shaped via-hole
US13/013,103 US8410613B2 (en) 2002-07-31 2011-01-25 Semiconductor device having groove-shaped pattern
US13/548,911 US8791576B2 (en) 2002-07-31 2012-07-13 Semiconductor device having groove-shaped via-hole
US13/548,966 US8633595B2 (en) 2002-07-31 2012-07-13 Semiconductor device having groove-shaped via-hole
US13/549,006 US8829681B2 (en) 2002-07-31 2012-07-13 Semiconductor device having groove-shaped via-hole
US13/548,857 US8872347B2 (en) 2002-07-31 2012-07-13 Semiconductor device having groove-shaped via-hole
US13/548,792 US8633594B2 (en) 2002-07-31 2012-07-13 Semiconductor device having groove-shaped via-hole
US13/780,174 US8853861B2 (en) 2002-07-31 2013-02-28 Semiconductor device having groove-shaped via-hole
US13/780,311 US8872353B2 (en) 2002-07-31 2013-02-28 Semiconductor device having groove-shaped via-hole
US13/780,396 US8847403B2 (en) 2002-07-31 2013-02-28 Semiconductor device including two groove-shaped patterns
US13/780,236 US8872352B2 (en) 2002-07-31 2013-02-28 Semiconductor device having groove-shaped via-hole
US13/834,418 US8841775B2 (en) 2002-07-31 2013-03-15 Semiconductor device having groove-shaped via-hole
US14/085,124 US20140077392A1 (en) 2002-07-31 2013-11-20 Semiconductor device and method for fabricating the same
US14/169,717 US9082771B2 (en) 2002-07-31 2014-01-31 Semiconductor device including two groove-shaped patterns that include two bent portions
US14/169,649 US9105640B2 (en) 2002-07-31 2014-01-31 Semiconductor device including two groove-shaped patterns
US14/304,186 US9406611B2 (en) 2002-07-31 2014-06-13 Semiconductor device having groove-shaped via-hole
US14/304,225 US9412697B2 (en) 2002-07-31 2014-06-13 Semiconductor device having groove-shaped via-hole
US14/304,088 US9412696B2 (en) 2002-07-31 2014-06-13 Semiconductor device having groove-shaped via-hole
US14/304,139 US9406610B2 (en) 2002-07-31 2014-06-13 Semiconductor device having groove-shaped via-hole
US14/310,244 US9412698B2 (en) 2002-07-31 2014-06-20 Semiconductor device having groove-shaped via-hole
US14/310,338 US9224689B2 (en) 2002-07-31 2014-06-20 Semiconductor device having groove-shaped via-hole
US14/310,680 US9224690B2 (en) 2002-07-31 2014-06-20 Semiconductor device having groove-shaped via-hole
US14/310,612 US9502353B2 (en) 2002-07-31 2014-06-20 Semiconductor device having groove-shaped via-hole
US14/313,024 US9412699B2 (en) 2002-07-31 2014-06-24 Semiconductor device having groove-shaped via-hole
US14/312,867 US9406612B2 (en) 2002-07-31 2014-06-24 Semiconductor device having groove-shaped via-hole
US14/313,010 US9406613B2 (en) 2002-07-31 2014-06-24 Semiconductor device having groove-shaped via-hole
US15/291,593 US9972531B2 (en) 2002-07-31 2016-10-12 Method of manufacturing a semiconductor device having groove-shaped via-hole
US15/950,201 US10403543B2 (en) 2002-07-31 2018-04-11 Semiconductor device having groove-shaped via-hole

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002223343A JP3779243B2 (ja) 2002-07-31 2002-07-31 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2004063990A JP2004063990A (ja) 2004-02-26
JP3779243B2 true JP3779243B2 (ja) 2006-05-24

Family

ID=30112961

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002223343A Expired - Lifetime JP3779243B2 (ja) 2002-07-31 2002-07-31 半導体装置及びその製造方法

Country Status (7)

Country Link
US (31) US7301241B2 (ja)
EP (6) EP1387404B1 (ja)
JP (1) JP3779243B2 (ja)
KR (1) KR100917455B1 (ja)
CN (1) CN1294653C (ja)
DE (1) DE60331799D1 (ja)
TW (1) TWI223399B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230197650A1 (en) * 2017-07-13 2023-06-22 Fuji Electric Co., Ltd. Semiconductor device

Families Citing this family (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) * 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US7400025B2 (en) 2003-05-21 2008-07-15 Texas Instruments Incorporated Integrated circuit inductor with integrated vias
US7198409B2 (en) 2003-06-30 2007-04-03 Adc Telecommunications, Inc. Fiber optic connector holder and method
JP4725092B2 (ja) * 2004-12-10 2011-07-13 ソニー株式会社 固体撮像装置及びその製造方法
US7323784B2 (en) * 2005-03-17 2008-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Top via pattern for bond pad structure
JP2007019188A (ja) 2005-07-06 2007-01-25 Renesas Technology Corp 半導体集積回路装置およびその製造方法
KR100632467B1 (ko) * 2005-08-12 2006-10-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
JP5038612B2 (ja) 2005-09-29 2012-10-03 富士通セミコンダクター株式会社 半導体装置
KR100650907B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 구리 금속으로 된 집적회로 인덕터 및 그 제조 방법
US7459792B2 (en) * 2006-06-19 2008-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Via layout with via groups placed in interlocked arrangement
KR100737155B1 (ko) * 2006-08-28 2007-07-06 동부일렉트로닉스 주식회사 반도체 소자의 고주파 인덕터 제조 방법
US20080067554A1 (en) * 2006-09-14 2008-03-20 Jae-Hun Jeong NAND flash memory device with 3-dimensionally arranged memory cell transistors
US20080099884A1 (en) * 2006-10-31 2008-05-01 Masahio Inohara Staggered guard ring structure
KR100995558B1 (ko) 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5332200B2 (ja) * 2007-03-22 2013-11-06 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US8030733B1 (en) 2007-05-22 2011-10-04 National Semiconductor Corporation Copper-compatible fuse target
US7964934B1 (en) 2007-05-22 2011-06-21 National Semiconductor Corporation Fuse target and method of forming the fuse target in a copper process flow
KR100946024B1 (ko) * 2007-09-06 2010-03-09 주식회사 하이닉스반도체 반도체 소자의 금속 배선 및 그것의 형성 방법
US20090079083A1 (en) * 2007-09-26 2009-03-26 United Microelectronics Corp. Interconnect structure and fabricating method of the same
JP5411436B2 (ja) * 2008-03-04 2014-02-12 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 集積回路及びその製造方法
JP5324833B2 (ja) * 2008-06-16 2013-10-23 ルネサスエレクトロニクス株式会社 半導体装置
US9287438B1 (en) * 2008-07-16 2016-03-15 Solaero Technologies Corp. Method for forming ohmic N-contacts at low temperature in inverted metamorphic multijunction solar cells with contaminant isolation
US7709956B2 (en) * 2008-09-15 2010-05-04 National Semiconductor Corporation Copper-topped interconnect structure that has thin and thick copper traces and method of forming the copper-topped interconnect structure
JP2010108966A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
JP2010141097A (ja) * 2008-12-11 2010-06-24 Panasonic Corp 半導体装置及びその製造方法
US8630033B2 (en) 2008-12-23 2014-01-14 Silex Microsystems Ab Via structure and method thereof
SE533992C2 (sv) 2008-12-23 2011-03-22 Silex Microsystems Ab Elektrisk anslutning i en struktur med isolerande och ledande lager
US20100314765A1 (en) * 2009-06-16 2010-12-16 Liang Wen-Ping Interconnection structure of semiconductor integrated circuit and method for making the same
JP5460141B2 (ja) * 2009-06-26 2014-04-02 ラピスセミコンダクタ株式会社 半導体装置
JP2011014610A (ja) * 2009-06-30 2011-01-20 Toshiba Corp 半導体記憶装置
US8314472B2 (en) 2010-07-29 2012-11-20 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar
US8344504B2 (en) 2010-07-29 2013-01-01 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Semiconductor structure comprising pillar and moisture barrier
KR101143637B1 (ko) * 2010-11-18 2012-05-09 에스케이하이닉스 주식회사 내부 연결 구조를 포함하는 반도체 소자
CN102324427B (zh) * 2011-10-20 2016-03-16 上海集成电路研发中心有限公司 一种金属薄膜电阻结构及其制造方法
US8536707B2 (en) 2011-11-29 2013-09-17 Avago Technologies General Ip (Singapore) Pte. Ltd. Semiconductor structure comprising moisture barrier and conductive redistribution layer
JP5802534B2 (ja) * 2011-12-06 2015-10-28 株式会社東芝 半導体装置
US8994178B2 (en) * 2012-03-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
SE538058C2 (sv) * 2012-03-30 2016-02-23 Silex Microsystems Ab Metod att tillhandahålla ett viahål och en routing-struktur
US8877628B2 (en) * 2012-07-12 2014-11-04 Micron Technologies, Inc. Methods of forming nano-scale pores, nano-scale electrical contacts, and memory devices including nano-scale electrical contacts, and related structures and devices
US8754508B2 (en) * 2012-08-29 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure to increase resistance to electromigration
US8871634B2 (en) * 2012-08-30 2014-10-28 Intel Corporation Chip package incorporating interfacial adhesion through conductor sputtering
US9691719B2 (en) * 2013-01-11 2017-06-27 Renesas Electronics Corporation Semiconductor device
US8793627B1 (en) * 2013-03-15 2014-07-29 Globalfoundries Inc. Via non-standard limiting parameters
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9577023B2 (en) 2013-06-04 2017-02-21 Globalfoundries Inc. Metal wires of a stacked inductor
US9251948B2 (en) * 2013-07-24 2016-02-02 International Business Machines Corporation High efficiency on-chip 3D transformer structure
US9831026B2 (en) 2013-07-24 2017-11-28 Globalfoundries Inc. High efficiency on-chip 3D transformer structure
US9171663B2 (en) 2013-07-25 2015-10-27 Globalfoundries U.S. 2 Llc High efficiency on-chip 3D transformer structure
US9779869B2 (en) 2013-07-25 2017-10-03 International Business Machines Corporation High efficiency on-chip 3D transformer structure
US9263420B2 (en) * 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
KR102515198B1 (ko) * 2014-12-23 2023-03-29 타호 리서치 리미티드 비아 차단 층
US9583438B2 (en) * 2014-12-26 2017-02-28 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure with misaligned metal lines coupled using different interconnect layer
CN106684046B (zh) * 2015-11-11 2019-03-08 无锡华润上华科技有限公司 一种降低多晶高阻的氢化作用的结构、方法及半导体器件
US9818729B1 (en) 2016-06-16 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and method
KR20180006740A (ko) * 2016-07-11 2018-01-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102307127B1 (ko) * 2017-06-14 2021-10-05 삼성전자주식회사 반도체 소자
US10643006B2 (en) * 2017-06-14 2020-05-05 International Business Machines Corporation Semiconductor chip including integrated security circuit
DE102018108763A1 (de) 2018-04-12 2019-10-17 Hettich-Oni Gmbh & Co. Kg Scharnier
CN208489194U (zh) 2018-05-23 2019-02-12 京东方科技集团股份有限公司 阵列基板、显示面板及显示装置
US11545449B2 (en) * 2018-06-25 2023-01-03 Intel Corporation Guard ring structure for an integrated circuit
WO2020113578A1 (en) 2018-12-07 2020-06-11 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
US11004805B2 (en) * 2019-08-16 2021-05-11 Winbond Electronics Corp. Semiconductor device and method of fabricating same including two seal rings
JP7290513B2 (ja) * 2019-08-26 2023-06-13 ルネサスエレクトロニクス株式会社 半導体装置
JP7284121B2 (ja) * 2020-03-23 2023-05-30 株式会社東芝 アイソレータ
CN113589638A (zh) * 2020-04-30 2021-11-02 中芯国际集成电路制造(上海)有限公司 掩膜版版图和半导体结构
KR20220028539A (ko) * 2020-08-28 2022-03-08 에스케이하이닉스 주식회사 반도체 장치
CN112447518A (zh) * 2020-11-25 2021-03-05 绍兴同芯成集成电路有限公司 一种igbt晶圆的接触孔成形工艺
CN113506786B (zh) * 2021-07-08 2022-02-15 哈尔滨工业大学 一种适用于叠层式封装的层间连接线改良设计方法

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020578A (ja) * 1983-07-15 1985-02-01 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造法
JPS6223135A (ja) 1985-07-24 1987-01-31 Hitachi Micro Comput Eng Ltd 半導体装置
JPH0389548A (ja) 1989-08-31 1991-04-15 Fujitsu Ltd 半導体集積回路
JP3216161B2 (ja) 1991-09-12 2001-10-09 日本電気株式会社 半導体装置
JPH05175198A (ja) 1991-12-25 1993-07-13 Kawasaki Steel Corp 半導体装置
JP2823461B2 (ja) * 1992-12-11 1998-11-11 三菱電機株式会社 高周波帯ｉｃ用パッケージ
JPH07201855A (ja) * 1993-12-28 1995-08-04 Fujitsu Ltd 半導体装置
US5559367A (en) * 1994-07-12 1996-09-24 International Business Machines Corporation Diamond-like carbon for use in VLSI and ULSI interconnect systems
US5584320A (en) * 1994-10-31 1996-12-17 Cobe Laboratories, Inc. Multi-tube clamp actuator and mating cartridge
US5521121A (en) * 1995-04-03 1996-05-28 Taiwan Semiconductor Manufacturing Company Oxygen plasma etch process post contact layer etch back
US5981384A (en) * 1995-08-14 1999-11-09 Micron Technology, Inc. Method of intermetal dielectric planarization by metal features layout modification
JPH09153545A (ja) * 1995-09-29 1997-06-10 Toshiba Corp 半導体装置及びその製造方法
JPH09312391A (ja) * 1996-05-22 1997-12-02 Toshiba Corp 半導体装置およびその製造方法
JP3526376B2 (ja) * 1996-08-21 2004-05-10 株式会社東芝 半導体装置及びその製造方法
US6349401B2 (en) * 1996-09-12 2002-02-19 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit, design method and computer-readable medium using a permissive current ratio
TW325576B (en) * 1996-12-12 1998-01-21 Winbond Electronics Corp The manufacturing methods for die seal
KR100444012B1 (ko) 1997-05-08 2004-11-06 삼성전자주식회사 반도체칩의가드링(guard-ring)
US5895267A (en) * 1997-07-09 1999-04-20 Lsi Logic Corporation Method to obtain a low resistivity and conformity chemical vapor deposition titanium film
JP3164025B2 (ja) 1997-08-04 2001-05-08 日本電気株式会社 半導体集積回路装置及びその製造方法
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
JP3697044B2 (ja) * 1997-12-19 2005-09-21 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
JP3500319B2 (ja) * 1998-01-08 2004-02-23 太陽誘電株式会社 電子部品
US5955781A (en) * 1998-01-13 1999-09-21 International Business Machines Corporation Embedded thermal conductors for semiconductor chips
US6365958B1 (en) * 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US5977571A (en) * 1998-02-26 1999-11-02 Lucent Technologies, Inc. Low loss connecting arrangement for photodiodes
US6353242B1 (en) * 1998-03-30 2002-03-05 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US5986343A (en) * 1998-05-04 1999-11-16 Lucent Technologies Inc. Bond pad design for integrated circuits
JP3578644B2 (ja) 1998-10-12 2004-10-20 Ｎｅｃエレクトロニクス株式会社 半導体装置
US6483714B1 (en) * 1999-02-24 2002-11-19 Kyocera Corporation Multilayered wiring board
US6531717B1 (en) * 1999-03-01 2003-03-11 Teccor Electronics, L.P. Very low voltage actuated thyristor with centrally-located offset buried region
US6956248B2 (en) * 1999-03-01 2005-10-18 Teccor Electronics, Lp Semiconductor device for low voltage protection with low capacitance
JP3502288B2 (ja) 1999-03-19 2004-03-02 富士通株式会社 半導体装置およびその製造方法
JP2000294625A (ja) 1999-04-02 2000-10-20 Sony Corp 半導体装置
US20020000665A1 (en) * 1999-04-05 2002-01-03 Alexander L. Barr Semiconductor device conductive bump and interconnect barrier
JP2000311939A (ja) * 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
JP2001007202A (ja) * 1999-06-22 2001-01-12 Sony Corp 半導体装置の製造方法
JP4122113B2 (ja) * 1999-06-24 2008-07-23 新電元工業株式会社 高破壊耐量電界効果型トランジスタ
US6204557B1 (en) * 1999-09-13 2001-03-20 Integrated Device Technology, Inc. Reduction of topside movement during temperature cycles
US6483176B2 (en) * 1999-12-22 2002-11-19 Kabushiki Kaisha Toshiba Semiconductor with multilayer wiring structure that offer high speed performance
US6436763B1 (en) * 2000-02-07 2002-08-20 Taiwan Semiconductor Manufacturing Company Process for making embedded DRAM circuits having capacitor under bit-line (CUB)
JP3386032B2 (ja) * 2000-04-11 2003-03-10 セイコーエプソン株式会社 半導体装置
JP4979154B2 (ja) * 2000-06-07 2012-07-18 ルネサスエレクトロニクス株式会社 半導体装置
US6362524B1 (en) * 2000-07-26 2002-03-26 Advanced Micro Devices, Inc. Edge seal ring for copper damascene process and method for fabrication thereof
JP3917355B2 (ja) * 2000-09-21 2007-05-23 株式会社東芝 半導体装置およびその製造方法
US6555909B1 (en) * 2001-01-11 2003-04-29 Advanced Micro Devices, Inc. Seedless barrier layers in integrated circuits and a method of manufacture therefor
US6709945B2 (en) * 2001-01-16 2004-03-23 Micron Technology, Inc. Reduced aspect ratio digit line contact process flow used during the formation of a semiconductor device
JP3506676B2 (ja) * 2001-01-25 2004-03-15 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP4118029B2 (ja) * 2001-03-09 2008-07-16 富士通株式会社 半導体集積回路装置とその製造方法
US20020167071A1 (en) * 2001-05-10 2002-11-14 Mu-Chun Wang Guard ring for protecting integrated circuits
FR2824954A1 (fr) * 2001-05-18 2002-11-22 St Microelectronics Sa Plot de connexion d'un circuit integre
TW518680B (en) * 2001-06-13 2003-01-21 Matsushita Electric Ind Co Ltd Semiconductor device and method for fabricating the same
JP2003031575A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP3538170B2 (ja) 2001-09-11 2004-06-14 松下電器産業株式会社 半導体装置及びその製造方法
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
EP1341238B1 (en) * 2002-02-20 2012-09-05 Shindengen Electric Manufacturing Co., Ltd. Diode device and transistor device
JP3914785B2 (ja) * 2002-02-20 2007-05-16 新電元工業株式会社 ダイオード素子
US6841825B2 (en) * 2002-06-05 2005-01-11 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device
JP4274771B2 (ja) * 2002-10-04 2009-06-10 新電元工業株式会社 半導体装置
JP3779243B2 (ja) * 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
JP4177798B2 (ja) * 2004-08-23 2008-11-05 株式会社東芝 半導体装置
JP2006210439A (ja) * 2005-01-25 2006-08-10 Nec Electronics Corp 半導体装置
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
US7485912B2 (en) * 2006-03-28 2009-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible metal-oxide-metal capacitor design

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230197650A1 (en) * 2017-07-13 2023-06-22 Fuji Electric Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
TW200403809A (en) 2004-03-01
KR20040012499A (ko) 2004-02-11
US9406610B2 (en) 2016-08-02
US8853861B2 (en) 2014-10-07
EP2175486B1 (en) 2015-04-22
JP2004063990A (ja) 2004-02-26
US20140291863A1 (en) 2014-10-02
EP3208846A1 (en) 2017-08-23
US20170033005A1 (en) 2017-02-02
DE60331799D1 (de) 2010-05-06
US8791576B2 (en) 2014-07-29
EP2863430A3 (en) 2015-07-22
US20120273953A1 (en) 2012-11-01
US8847403B2 (en) 2014-09-30
EP2863431B1 (en) 2017-04-26
US20140327143A1 (en) 2014-11-06
US20140299994A1 (en) 2014-10-09
EP2175487B1 (en) 2015-03-11
CN1294653C (zh) 2007-01-10
US20130168799A1 (en) 2013-07-04
CN1484303A (zh) 2004-03-24
US20130168865A1 (en) 2013-07-04
US8633595B2 (en) 2014-01-21
US20140299960A1 (en) 2014-10-09
US7906851B2 (en) 2011-03-15
US20140299996A1 (en) 2014-10-09
EP2175486A2 (en) 2010-04-14
US20130175692A1 (en) 2013-07-11
US20080012147A1 (en) 2008-01-17
US20130175691A1 (en) 2013-07-11
US20140299987A1 (en) 2014-10-09
EP2175487A3 (en) 2012-04-18
US9502353B2 (en) 2016-11-22
US9412699B2 (en) 2016-08-09
US8633594B2 (en) 2014-01-21
EP2863430A2 (en) 2015-04-22
US20140145335A1 (en) 2014-05-29
EP2863430B1 (en) 2017-04-12
US20140306346A1 (en) 2014-10-16
EP2175487B8 (en) 2015-05-06
US9412698B2 (en) 2016-08-09
US8841775B2 (en) 2014-09-23
US8872352B2 (en) 2014-10-28
US20120319281A1 (en) 2012-12-20
US8410613B2 (en) 2013-04-02
US9224690B2 (en) 2015-12-29
US9224689B2 (en) 2015-12-29
US7446418B2 (en) 2008-11-04
US20110001248A1 (en) 2011-01-06
EP2863431A3 (en) 2015-07-22
US10403543B2 (en) 2019-09-03
US20040021227A1 (en) 2004-02-05
US20180233405A1 (en) 2018-08-16
US9412696B2 (en) 2016-08-09
US20050218527A1 (en) 2005-10-06
US20140291864A1 (en) 2014-10-02
EP2175487A2 (en) 2010-04-14
US20140077392A1 (en) 2014-03-20
US20140299993A1 (en) 2014-10-09
EP1387404A2 (en) 2004-02-04
US20130200481A1 (en) 2013-08-08
US20140145336A1 (en) 2014-05-29
US20140291861A1 (en) 2014-10-02
US8829681B2 (en) 2014-09-09
EP2175486A3 (en) 2012-03-28
US7301241B2 (en) 2007-11-27
KR100917455B1 (ko) 2009-09-14
US8872353B2 (en) 2014-10-28
US9082771B2 (en) 2015-07-14
US9406612B2 (en) 2016-08-02
EP3208846B1 (en) 2018-09-12
US8872347B2 (en) 2014-10-28
US20120273969A1 (en) 2012-11-01
US9412697B2 (en) 2016-08-09
US9406611B2 (en) 2016-08-02
EP2863431A2 (en) 2015-04-22
US9406613B2 (en) 2016-08-02
TWI223399B (en) 2004-11-01
US20110115091A1 (en) 2011-05-19
EP1387404A3 (en) 2005-02-09
US20120280396A1 (en) 2012-11-08
US9972531B2 (en) 2018-05-15
US7932609B2 (en) 2011-04-26
US9105640B2 (en) 2015-08-11
US20120273956A1 (en) 2012-11-01
EP1387404B1 (en) 2010-03-24
US20140291862A1 (en) 2014-10-02

Similar Documents

Publication Publication Date Title
JP3779243B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041026

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060228

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060301

R150 Certificate of patent or registration of utility model

Ref document number: 3779243

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090310

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100310

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100310

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110310

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110310

Year of fee payment: 5

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110310

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110310

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120310

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130310

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140310

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

EXPY Cancellation because of completion of term