KR101143637B1 - 내부 연결 구조를 포함하는 반도체 소자 - Google Patents

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Abstract

제1접속 단자들을 노출하는 앞면 및 제1접속 단자들과 이격되게 위치하는 제2접속 단자들을 노출하는 대향되는 후면을 가지는 반도체 칩, 및 제1 및 제2접속 단자들을 연결하기 위해 반도체 칩 내부를 관통하는 수직한 연결 비아들 및 수평한 매몰 도전 라인들을 포함하는 내부 연결 구조체를 포함하는 반도체 소자를 제시한다.

Description

내부 연결 구조를 포함하는 반도체 소자{Semiconductor device including inner-interconnection structure}
본 발명은 반도체 기술에 관한 것으로, 특히, 내부 연결 구조(inner interconnection structure)를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 패키지(package)는 보다 작은 크기에 고밀도로 반도체 칩(chip)들을 실장하게 요구되고 있다. 이에 따라, 관통 전극(TSV: Through Silicon Via)를 이용하여 칩과 칩을 접촉시켜 3차원적으로 적층 스택(stack)을 형성하는 기술이 개발되고 있다. 관통 전극은 반도체 칩을 관통하게 형성되므로, 전기적 신호 전달 경로가 와이어 본딩(wire bonding)에 비해 보다 짧아질 수 있어 고속 동작 소자에 유리할 것으로 예상되고 있다.
관통 전극이 반도체 칩을 관통하게 도입되므로, 관통 전극은 반도체 칩의 표면의 제한된 영역에 위치하게 된다. 관통 전극이 회로 소자들이 집적된 반도체 칩의 활성 영역에 배치될 수 없으므로, 관통 전극은 반도체 칩의 가장자리 부분이나 스크라이브 레인(scribe lane) 영역이 위치하는 중앙부에 제한되게 위치할 수 있다. 따라서, 반도체 칩 후면에 접속 단자로 노출되는 관통 전극들의 노출 위치 또한 이러한 제한된 영역에 한정되게 된다.
반도체 칩을 외부의 모듈 기판(module substrate)이나 다른 전자 소자에 실장할 때, 모듈 기판이나 다른 전자 소자와 반도체 칩의 전기적 연결을 위한 외부 접속 단자로 솔더 볼(solder ball)이 이용된다. 솔더 볼의 배치는 제덱(JEDEC: Joint Electron Device Engineering Council) 규약에 의해 제약되고 있으며, 이러한 솔더 볼의 배치 위치는 관통 전극의 위치와 어긋나게 된다. 따라서, 솔더 볼과 관통 전극을 전기적으로 연결시키기 위해서, 배선 라우팅(routing)을 위한 별도의 위한 재배열 배선이나 인쇄회로기판(PCB)이 솔더 볼과 반도체 칩 사이에 개재되고 있다. 따라서, 솔더 볼의 배치에 의해 TSV의 위치가 제약될 수 있으며, 또한, 별도의 기판의 도입에 따라 전기적 신호의 경로 또한 부가적으로 길어지게 된다.
본 발명은 외부 접속 단자의 배치에 따른 제약을 극복하여 보다 자유롭게 관통 전극 또는 이에 연결된 패드(pad)를 위치시킬 수 있으며, 배선 라우팅을 위한 별도의 기판의 도입을 생략할 수 있는 반도체 소자를 제시하고자 한다.
본 발명의 일 관점은, 앞면 및 대향되는 후면을 가지는 반도체 칩; 상기 반도체 칩 내부에 측방향으로 매몰된 매몰 도전 라인(line)들; 상기 반도체 칩의 앞면으로부터 관통하여 상기 매몰 도전 라인에 연결되는 제1도전 비아(via); 및 상기 반도체 칩의 후면으로부터 관통하여 상기 매몰 도전 라인에 연결되는 제2도전 비아를 포함하는 반도체 소자를 제시한다.
본 발명의 다른 일 관점은, 앞면 및 대향되는 후면을 가지는 반도체 칩; 상기 반도체 칩 내부에 측방향으로 매몰된 제1매몰 도전 라인(line)들; 상기 제1매몰 도전 라인들에 교차하게 상기 반도체 칩 내부에 측방향으로 매몰된 제2매몰 도전 라인들; 상기 반도체 칩의 앞면으로부터 관통하여 상기 제1매몰 도전 라인에 연결되는 제1도전 비아(via); 상기 반도체 칩의 후면으로부터 관통하여 상기 제2매몰 도전 라인에 연결되는 제2도전 비아; 및 상기 제1 및 제2매몰 도전 라인을 연결하는 제3도전 비아를 포함하는 반도체 소자를 제시한다.
본 발명의 다른 일 관점은, 제1접속 단자들을 노출하는 앞면 및 상기 제1접속 단자들과 이격되게 위치하는 제2접속 단자들을 노출하는 대향되는 후면을 가지는 반도체 칩; 및 상기 제1 및 제2접속 단자들을 연결하기 위해 상기 반도체 칩 내부를 관통하는 수직한 연결 비아들 및 수평한 매몰 도전 라인들을 포함하는 내부 연결 구조체를 포함하는 반도체 소자를 제시한다.
상기 매몰 도전 라인들은 상기 앞면에 대해 수평하고 상호 간에 이격되게 제1배열을 이루고 상기 제1도전 비아가 연결되는 제1매몰 도전 라인; 및 상기 제1배열에 대해 수직 방향으로 이격되고 상기 제1배열에 교차되는 제2배열을 이루고 상기 제2도전 비아가 연결되는 제2매몰 도전 라인을 포함할 수 있다.
상기 연결 비아들은 상기 제1 및 제2 매몰 도전 라인들을 상호 연결하는 제3도전 비아를 더 포함할 수 있다.
상기 제1 또는 제2매몰 도전 라인들을 선택적으로 단락시켜 상기 제1도전 비아, 상기 제1매몰 도전 라인, 상기 제3도전 비아, 상기 제2매몰 도전 라인 및 상기 제2도전 비아를 포함하는 전기적 연결 경로를 유도하는 절연 비아들을 더 포함할 수 있다.
본 발명에 따르면, 반도체 칩 내부에 신호 또는 전압을 인가하는 내부 연결 구조체를, 수직한 연결 비아(via)들과 수평한 매몰 도전 라인(line)들로 구비할 수 있다. 이에 따라, 제덱(JEDEC: Joint Electron Device Engineering Council) 규약에 의해 배치가 제한되는 외부 접속 단자인 솔더 볼(solder ball)의 배치와 무관하게, 반도체 칩 앞면의 접속 단자인 패드(pad)들을 배치시킬 수 있다. 이에 따라, 반도체 칩 앞면의 패드 배치의 자유도를 증가시킬 수 있다.
반도체 칩 앞면의 패드와 후면의 솔더 볼 사이를 내부 연결 구조체에 의한 칩 내부의 통로를 이용하여 연결시킬 수 있다. 이에 따라, 별도의 배선 라우팅(routing)을 위한 재배열 배선이나 인쇄회로기판(PCB)의 도입을 배제할 수 있다. 또한, 내부 연결 구조체에 의해 패드와 솔더 볼이 직접적으로 상호 연결되므로, 연결 경로(path)가 별도의 기판을 도입하는 경우에 비해 단축될 수 있어, 전기 신호의 경로를 보다 짧게 구현할 수 있다. 이에 따라, 반도체 소자의 고속 동작을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 일례를 보여주는 사시도이다.
도 2는 본 발명의 실시예에 따른 매몰 도전 라인들의 배열을 보여주는 평면도이다.
도 3은 본 발명의 실시예에 따른 내부 연결 구조를 보여주는 평면도이다.
도 4 및 도 5는 본 발명의 실시예에 따른 내부 연결 구조의 일례를 보여주는 도면들이다.
도 6는 본 발명의 실시예에 따른 내부 연결 구조의 다른 일례를 보여주는 단면도이다.
도 7은 본 발명의 실시예에 따른 매물 도전 라인을 형성하는 과정을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 매몰 도전 라인의 단면 구조를 보여주는 도면이다.
도 9는 본 발명의 실시예에 따른 반도체 소자의 변형예를 보여주는 단면도이다.
본 발명의 실시예는 칩 스케일 패키지(chip scale package)와 같은 반도체 소자를 제시한다. 반도체 칩 내부에 신호 또는 전압을 인가하는 내부 연결 구조체를, 수직한 연결 비아(via)들과 수평한 매몰 도전 라인(line)들로 구비한다. 절연 비아(via)를 이용하여 매몰 도전 라인을 단락(short)시켜 신호를 부분적으로 차단함으로써, 반도체 칩의 활성 영역(active region)을 포함하는 앞면에 노출되는 제1접속 단자(terminal)과 후면에 노출되는 제2접속 단자를 전기적으로 연결시킨다.
매몰 도전 라인들이 서로 다른 층위에 다수 개가 배열되게 배치하고, 이들 매몰 도전 라인에 선택적으로 도전 비아들이 연결되고, 또한, 절연 비아들이 매몰 도전 라인을 선택적으로 절단하여 통전을 차단함으로써, 내부 연결 구조체는 2차원 또는 3차원적으로 자유도를 가지며 제1접속 단자와 제2접속 단자를 연결시킬 수 있다. 이에 따라, 제덱 규약에 의해 배치가 제한되는 제2접속 단자, 예컨대 솔더 볼(solder ball)과 제1접속 단자, 예컨대, 패드(pad)를 보다 높은 자유도로 연결시키는 것이 가능하다. 이에 따라, 활성 영역에 의해 위치가 제한될 수 밖에 없는 제1접속 단자의 배치를 보다 높은 자유도를 가지며 자유롭게 설정할 수 있다. 즉, 패드 배치의 자유도를 증가시킬 수 있다.
제1접속 단자와 제2접속 단차의 위치가 상호 간에 차이가 나 중첩되지 않더라도, 내부 연결 구조체에 의해 칩 내부의 통로를 이용하여 연결되므로, 별도의 배선 라우팅(routing)을 위한 재배열 배선이나 인쇄회로기판(PCB)의 도입을 배제할 수 있다. 또한, 내부 연결 구조체에 의해 제1 및 제2접속 단자가 상호 연결되므로, 연결 경로(path)가 별도의 기판을 도입하는 경우에 비해 단축될 수 있어, 전기 신호의 경로를 보다 짧게 구현할 수 있다. 따라서, 반도체 소자의 고속 동작에 유리하다.
도 1을 참조하면, 반도체 칩(100)의 앞면(101)에는 디램(DRAM) 소자와 같은 메모리 뱅크(bank)들이 위치하는 활성 영역(102)들을 포함하고, 이들 활성 영역(102) 내에 트랜지스터와 같은 소자들이 집적된다. 활성 영역(102)에는 디램(DRAM) 소자의 경우, 셀 트랜지스터(cell transisor), 커패시터(capacitor)가 집적되어 메모리 셀을 구성하고, 이들 메모리 셀들의 동작 및 센싱(sensing)을 위한 회로 소자들 및 배선들이 또한 집적된다. 이들 활성 영역(102) 이외의 영역에 제1접속 단자(210), 예컨대 연결 패드가 위치할 수 있다. 따라서, 제1접속 단자(210)는 칩(100)의 중앙부의 센터 패드(center pad) 형태로 배치되거나 또는 가장자리부의 에지 패드(edge pad) 형태로 배치될 수 있다.
반도체 칩(100)의 앞면(101)에 대향되는 후면(103)에는 제2접속 단자(450)들이 예컨대 솔더 볼(solder ball) 형태로 배치될 수 있다. 제2접속 단자(450)의 솔더 볼의 배치는 제덱 규정에 의해 제한된다. 제2접속 단자(450)들 사이의 전기적 단락(short)을 방지하기 위해서, 후면(103) 상에 솔더 볼이 배치될 위치를 여는 솔더 레지스트(solder resist: 410)가 도입될 수 있다.
반도체 칩(100)의 측면(105)으로부터 관통하는 제1매몰 도전 라인(310)들의 제1배열 및 제2매몰 도전 라인(330)들의 제2배열이 수직 방향으로 이격되게 도입될 수 있다. 도 2에 제시된 바와 같이, 제1배열의 제1매몰 도전 라인(310)들이 상호 간에 측 방향으로 이격되게 배열되고, 제2배열의 제2매몰 도전 라인(330)들이 상호 간에 측 방향으로 익격되게 배열된다. 이때, 제1배열의 제1매몰 도전 라인(310)과 제2배열의 제2매몰 도전 라인(330)의 상호 간에 평면에서 볼 때 예컨대 수직하게 교차하게 배치되어, 평면 상에서 2차원적인 메쉬(mesh)를 이루게 배치될 수 있다.
도 1 및 도 3을 함께 참조하면, 반도체 칩(100)의 앞면(101)에 배치된 제1접속 단자(210)가 활성 영역(102)에 의해 배치될 위치가 제한되게 된다. 예컨대 도 3에 제시된 바와 같이 제1접속 단자(210)가 센터 패드 형태로 배치될 때, 반도체 칩(100)의 후면(103) 상에 배치되는 제2접속 단자(450)인 솔더 볼은, 제1접속 단자(210)와 평면 상에서 볼 때 중첩하지 않고 이격된 위치에 배치되게 된다. 따라서, 반도체 칩(100)을 수직하게 관통하는 관통전극(TSV: Through Silicon Via)로서는 제1접속 단자(210)와 제2접속 단자(450)는 직접적으로 연결시킬 수 없다. 제1접속 단자(210)와 제2접속 단자(450)를 연결시키기 위해서는 하나의 측방향으로 연장되는 제1경로(510)나, 상호 간에 수직인 두 측방향으로 연장되는 제2경로(530)가 반도체 칩(100) 내에 구비되어야 할 것이다. 본 발명의 실시예에서는 제1 및 제2매몰 도전 라인(310, 330)을 교차시키고, 이들 교차 지점에 연결 비아를 도입하여 제1경로(510)를 구성할 수 있다. 또는, 매몰 도전 라인(310, 330)들 중 하나와 이에 수직하게 연결되는 비아들을 포함하여 제2경로(530)를 구성할 수 있다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 반도체 소자의 내부 연결 구조체의 일례를 고려하면, 반도체 칩(100)의 측방향으로 제1매몰 도전 라인(310)들 및 제2매몰 도전 라인(330)들의 배열들이 도입되고, 반도체 칩(100)의 앞면(101)에 노출되는 제1접속 단자(210)와 후면(103)에 노출되는 제2접속 단자(450)를 전기적으로 연결하기 위해서, 연결 비아들(220, 230, 240)이 수직하게 매몰 도전 라인들(310, 330)에 연결되게 도입된다.
반도체 칩(100)의 앞면(101)으로부터 관통하여 제1매몰 도전 라인(310)에 접속 연결되게 제1도전 비아(220)들이 각각 형성될 수 있다. 제2매몰 도전 라인(330)에 접속 연결되게 제2도전 비아(230)들이 각각 형성될 수 있다. 또한, 제1 및 제2매몰 도전 라인들(310, 330) 상호 간을 연결하는 제3도전 비아(240)들이 제1경로(510)를 구성하게 선별적으로 형성될 수 있다. 이러한 도전 비아들(220, 230, 240)은 관통 전극(TSV)로 형성될 수 있으며, 각각의 매몰 도전 라인(310, 330)들에 연결되게 이들을 관통하게 형성될 수 있다.
도 5에 제시된 바와 같이, 선택된 제1접속 단자(211)와 이에 대응될 선택된 제2접속 단자(451)을 연결하는 제1경로(510)를 구성하는 내부 연결 구조는, 제1접속 단자(211)에 연결되는 제1도전 비아(221)를 선택된 제1매몰 도전 라인(311)에 연결되게 도입하고, 제1매몰 도전 라인(311)에 교차되는 제2매몰 도전 라인(330)들 중 선택된 제2매몰 도전 라인(331)에 제1매몰 도전 라인(311)을 연결시키는 제3도전 비아(241)를 해당 위치를 선택하여 형성한다. 제2매몰 도전 라인(331)과 제2접속 단자(451)를 연결하는 제2도전 비아(231)를 선택하여 형성한다. 이에 따라, 제1접속 단자(211)와 제2접속 단자(451)을 연결하는 제1경로(510)가 3차원 경로를 포함하여 반도체 칩(100) 내에 구비된다.
제2매몰 도전 라인(331)은 다른 제2접속 단자(453)에 제2도전 비아(233)에 의해 연결될 수 있다. 제2접속 단자(453)과 선택된 제2접속 단자(451)이 단락되어야 하므로, 제2매몰 도전 라인(331)의 중간을 자르게 관통하여 단락시키는 절연 비아(370)가 도입된다. 이러한 절연 비아(370) 또한 TSV 과정으로 형성되지만, 관통홀 내부를, 도전 비아(220, 230, 240)들과 달리 구리(Cu)와 같은 도전 물질이 아닌 절연 물질로 채움으로써 구현된다. 이와 같이 절연 비아(370)에 의한 단락에 의해서, 제1경로(510)과 제3경로(511)이 제1도전 비아(223), 제1매몰 도전 라인(313), 제3도전 비아(243) 및 제2도전 비아(233)으로 구비될 수 있다.
도 4 및 도 5를 다시 참조하면, 절연 비아(370)는 제2매몰 도전 라인(330) 뿐만 아니라 제1매몰 도전 라인(310)을 잘라 단락시키게 선별적으로 도입될 수 있으며, 절연 비아(370)가 반도체 칩(100)의 후면(103)으로부터 관통하는 TSV 형태뿐만 아니라, 반도체 칩(100)의 앞면(101)으로부터 관통하는 TSV 형태로 구비될 수도 있다.
도 6을 참조하면, 제1경로(510)과 달리 도 3의 제2경로(530)는 보다 간단한 2차원 구조의 내부 연결 구조로 도 6에 제시된 바와 같이 구비될 수 있다. 선택된 제1접속 단자(215)와 이에 대응될 선택된 제2접속 단자(455)을 연결하는 제2경로(530)를 구성하는 내부 연결 구조는, 제1접속 단자(215)에 연결되는 제1도전 비아(225)를 선택된 제2매몰 도전 라인(335)에 연결되게 도입하고, 제2매몰 도전 라인(335)과 제2접속 단자(455)를 연결하는 제2도전 비아(235)를 선택하여 형성한다. 이에 따라, 제1접속 단자(215)와 제2접속 단자(455)을 연결하는 제2경로(530)가 2차원 경로를 포함하여 반도체 칩(100) 내에 구비된다. 이때, 제2매몰 도전 라인(335)의 중간을 자르게 관통하여 단락시키는 절연 비아(370)가 선별적으로 도입된다. 이러한 제2경로(530)가 제2매몰 도전 라인(330)만을 이용하여 구성되는 예를 설명하지만, 제1매몰 도전 라인(310)만을 이용하여 마찬가지로 구성될 수도 있다.
한편, 도 6 및 도 1을 참조하면, 제2매몰 도전 라인(335, 330) 또는 제1매몰 도전 라인(310)은 반도체 칩(100) 또는 반도체 기판의 내부에 매몰되게 구비되므로, 반도체 칩(100)의 앞면(102)에 반도체 집적 공정으로 트랜지스터, 커패시터 또는 배선들을 포함하는 회로 소자들 집적되는 활성 영역(102)과 두께 방향으로 이격된 위치에 위치하게 된다. 반도체 칩(100)의 두께 방향으로 내부 깊숙한 위치에 매몰 도전 라인(310, 330)이 위치하며, 이들 매몰 도전 라인(310, 330)은 회로 소자들이 집적되는 활성 영역(102)과 수직 방향으로 이격되어 격리되게 된다.
도 7을 참조하면, 본 발명의 실시예에 따른 매몰 도전 라인(310, 330)은 반도체 칩(100)을 측방향으로 관통하게 형성될 수 있다. 이를 위해서, 도전 비아(220, 230, 240)이 형성되기 이전에, 웨이퍼 상태의 반도체 기판에서 측방향으로 관통하게 매몰 도전 라인(310, 330)이 TSV 과정이나 또는 드릴링(drilling)을 이용하여 형성될 수 있다. 또는 도 7에 제시된 바와 같이 잉곳(ingot: 610) 상태에서 웨이퍼(601) 또는 반도체 기판으로 슬라이싱(slicing)되기 이전에, 측방향으로 관통하게 매몰 도전 라인(310)을 형성할 수 있다.
도 8을 참조하면, 매몰 도전 라인(310, 330)은 반도체 칩(100)을 측방향으로 관통하는 관통홀을 형성한 후, 이러한 관통홀 내에 중심 위치의 도전성 코어(core)부(301)를 구리나 도전성 실리콘과 같은 도전성 재질로 형성하고, 도전성 코어부(301)을 감싸는 절연층(330)을 형성하여, 도전성 코어부(301)와 반도체 칩(100) 사이의 절연을 구현할 수 있다.
상술한 바와 같은 반도체 소자는 내부 연결 구조를 구비하여 제1접속 단자(도 4의 210)와 제2접속 단자(도 4의 450)을 보다 자유롭게 연결할 수 있으므로, 제1접속 단자(210)의 위치에 대한 자유도를 증가시킬 수 있다. 이와 같은 반도체 소자는 칩 스케일 패키지 형태를 이루지만, 도 9에 제시된 바와 같이, 반도체 칩(100) 상에 제3접속 단차(721) 및 제4접속 단자(723)을 패드 형태로 구비하고, 이들을 연결하는 관통 전극(TSV: 720)을 구비하는 다른 제2의 반도체 칩(700)이 더 스택(stack)된 스택 패키지 형태로 구비될 수 있다. 예컨대, 제1반도체 칩(100)은 센터 패드 배열을 가지는 DRAM 메모리 소자의 칩일 수 있고, 제2반도체 칩(700)은 CPU나 GPU 또는 LSI 칩일 수 있다. 상술한 바와 같은 반도체 소자의 내부 연결 구조는 칩 가장자리에 패드들이 배치된 에지(edge) 패드 배열을 가지는 NAND 메모리칩과 센터 패드 배열을 가지는 DRAM 메모리 칩을 적층할 때, 서로 다른 패드 위치들을 상호 연결시키는 데 적용될 수 있다.
100...반도체 칩 210...제1접속 단자
220, 230, 240...도전 비아 310, 330...매몰 도전 라인
450...제2접속 단자.

Claims (20)

  1. 회로 소자 또는 배선들이 집적된 앞면 및 대향되는 후면을 가지는 반도체 칩;
    상기 반도체 칩의 앞면에 수직하게 이격되도록 상기 반도체 칩 내부에 측방향으로 매몰된 매몰 도전 라인(line)들;
    상기 반도체 칩의 앞면으로부터 관통하여 상기 매몰 도전 라인에 연결되는 제1도전 비아(via); 및
    상기 반도체 칩의 후면으로부터 관통하여 상기 매몰 도전 라인에 연결되는 제2도전 비아를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 매몰 도전 라인을 단락시켜 상기 제1도전 비아, 상기 매몰 도전 라인 및 상기 제2도전 비아를 포함하는 전기적 연결 경로를 유도하는 절연 비아를 더 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 절연 비아는 상기 반도체 칩의 후면으로부터 관통하여 상기 매몰 도전 라인을 단락시키는 반도체 소자.
  4. 제1항에 있어서,
    상기 매몰 도전 라인들은 상기 앞면에 대해 수평하고 상호 간에 이격되게 배열된 반도체 소자.
  5. 제1항에 있어서,
    상기 매몰 도전 라인들은
    상기 앞면에 대해 수평하고 상호 간에 측방향으로 이격되는 제1배열; 및
    상기 제1배열에 대해 수직 방향으로 이격되고 상기 제1배열에 교차되는 제2배열을 포함하는 반도체 소자.
  6. 제1항에 있어서,
    상기 매몰 도전 라인은
    중심의 도전성 코어(core)부; 및
    상기 도전성 코어부를 감싸는 절연층을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 매몰 도전 라인은
    상기 반도체 칩을 측방향으로 관통하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 및 제2도전 비아는 상호 간에 이격된 위치에서 상기 매몰 도전 라인에 각각 연결되는 반도체 소자.
  9. 제1항에 있어서,
    상기 제1도전 비아의 상기 반도체 칩의 앞면에 노출되는 부분에 연결되는 제1접속 단자; 및
    상기 제2도전 비아의 상기 반도체 칩의 후면에 노출되는 부분에 연결되는 제2접속 단자를 더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 제1접속 단자는
    상기 반도체 칩 상에 스택(stack)되는 관통 비아를 가지는 제2의 반도체 칩의 상기 관통 비아에 연결되는 패드(pad)를 포함하는 반도체 소자.
  11. 제9항에 있어서,
    상기 제2접속 단자를 노출하게 상기 반도체 칩의 후면을 덮는 절연층을 더 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 제2접속 단자는
    상기 절연층에 의해 노출되는 볼 랜드(ball land)를 포함하는 반도체 소자.
  13. 앞면 및 대향되는 후면을 가지는 반도체 칩;
    상기 반도체 칩 내부에 측방향으로 매몰된 제1매몰 도전 라인(line)들;
    상기 제1매몰 도전 라인들에 교차하게 상기 반도체 칩 내부에 측방향으로 매몰된 제2매몰 도전 라인들;
    상기 반도체 칩의 앞면으로부터 관통하여 상기 제1매몰 도전 라인에 연결되는 제1도전 비아(via);
    상기 반도체 칩의 후면으로부터 관통하여 상기 제2매몰 도전 라인에 연결되는 제2도전 비아; 및
    상기 제1 및 제2매몰 도전 라인을 연결하는 제3도전 비아를 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 매몰 도전 라인을 단락시켜 상기 제1도전 비아, 상기 제1매몰 도전 라인, 상기 제3도전 비아, 상기 제2매몰 도전 라인 및 상기 제2도전 비아를 포함하는 전기적 연결 경로를 유도하는 절연 비아를 더 포함하는 반도체 소자.
  15. 제13항에 있어서,
    상기 제1, 제2 및 제3도전 비아들은 상호 간에 이격된 위치에 위치하는 반도체 소자.
  16. 제13항에 있어서,
    상기 제1도전 비아의 상기 반도체 칩의 앞면에 노출되는 부분에 연결되는 제1접속 단자; 및
    상기 제2도전 비아의 상기 반도체 칩의 후면에 노출되는 부분에 연결되는 제2접속 단자를 더 포함하는 반도체 소자.
  17. 제1접속 단자들을 노출하는 앞면 및 상기 제1접속 단자들과 이격되게 위치하는 제2접속 단자들을 노출하는 대향되는 후면을 가지는 반도체 칩; 및
    상기 제1 및 제2접속 단자들을 연결하기 위해 상기 반도체 칩 내부를 관통하는 수직한 연결 비아들 및 수평한 매몰 도전 라인들을 포함하는 내부 연결 구조체를 포함하는 반도체 소자.
  18. 제17항에 있어서,
    상기 연결 비아들은
    상기 반도체 칩의 앞면으로부터 관통하여 상기 매몰 도전 라인에 연결되는 제1도전 비아(via); 및
    상기 반도체 칩의 후면으로부터 관통하여 상기 매몰 도전 라인에 연결되는 제2도전 비아를 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 매몰 도전 라인을 단락시켜 상기 제1도전 비아, 상기 매몰 도전 라인 및 상기 제2도전 비아를 포함하는 전기적 연결 경로를 유도하는 절연 비아를 더 포함하는 반도체 소자.
  20. 제18항에 있어서,
    상기 매몰 도전 라인들은
    상기 앞면에 대해 수평하고 상호 간에 이격되게 제1배열을 이루고 상기 제1도전 비아가 연결되는 제1매몰 도전 라인; 및
    상기 제1배열에 대해 수직 방향으로 이격되고 상기 제1배열에 교차되는 제2배열을 이루고 상기 제2도전 비아가 연결되는 제2매몰 도전 라인을 포함하고,
    상기 연결 비아들은 상기 제1 및 제2 매몰 도전 라인들을 상호 연결하는 제3도전 비아를 더 포함하고,
    상기 제1 또는 제2매몰 도전 라인들을 선택적으로 단락시켜 상기 제1도전 비아, 상기 제1매몰 도전 라인, 상기 제3도전 비아, 상기 제2매몰 도전 라인 및 상기 제2도전 비아를 포함하는 전기적 연결 경로를 유도하는 절연 비아들을 더 포함하는 반도체 소자.
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