CN102468270B - 包括内部互连结构的半导体装置 - Google Patents

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Abstract

本申请公开了一种包括内部互连结构的半导体装置，该半导体装置包括半导体芯片和内部互连结构。该半导体芯片包括前表面和与前表面相反的后表面，前表面暴露第一连接，后表面暴露与第一连接端分离的第二连接端。该内部互连结构包括水平埋置导线和竖直连接线，其设置为穿过半导体芯片从而连接第一连接端和第二连接端。

Description

包括内部互连结构的半导体装置
技术领域
本发明的示范性实施例涉及半导体技术，更具体地，涉及包括内部互连结构的半导体装置。
背景技术
半导体装置封装要求半导体芯片以高密度安装在小的区域中。因此，正在研发采用贯穿硅通路(through silicon via，TSV)结构接触半导体芯片而形成三维堆叠封装的技术。因为TSV形成为穿过半导体芯片，所以TSV结构相比于引线接合结构可更加有效地缩短电信号传输路径。因此，TSV结构被认为是对高速运行装置有利的。
因为TSV被引入以穿过半导体芯片，所以TSV位于半导体芯片的表面上的受限区域中。尽管TSV不能设置在电路元件集成在其中的半导体芯片的有源区域中，但是TSV可以位于划片窄道(scribe lane)位于其中的半导体芯片的中心区域中或者半导体芯片的边缘区域中。因此，暴露为半导体芯片的后表面上的连接端的TSV的暴露位置限制在受限区域内。
当在模块基板或另一个电子装置上安装半导体芯片时，焊料球可用作半导体芯片与模块基板或另一个电子装置之间的电性连接的外部连接端。然而，焊料球的布置受限于电子元件工业联合会(Joint Electron DeviceEngineering Council，JEDEC)标准，并且焊料球的位置可能与TSV的位置不一致。因此，为了电性连接焊料球和TSV，用于互连路径选择(interconnectionrouting)的重排互连或印刷电路板(PCB)被设置在焊料球与半导体芯片之间。因此，TSV的位置可能受限于焊料球的布置，并且电信号路径可由于分离的基板的引入而被增加。
发明内容
本发明的实施例涉及半导体装置，其可克服由于外部连接端的排布造成的限制，因此允许以更大范围布置TSV或连接焊盘。
在一个实施例中，半导体装置包括：半导体芯片，包括前表面和与前表面相反的后表面，前表面上具有集成在其上的电路元件和互连；埋置导线，包括第一埋置导线和第二埋置导线，其中第一埋置导线与第二埋置导线相对于半导体芯片的前表面在垂直方向上分离；第一导电通路，从半导体芯片的前表面穿过而连接到埋置导线；以及第二导电通路，从半导体芯片的后表面穿过而连接到埋置导线。
在另一个实施例中，半导体装置包括：半导体芯片，包括前表面和与前表面相反的后表面；埋置导线，包括第一埋置导线和第二埋置导线，其中第一埋置导线与第二埋置导线相对于半导体芯片的前表面在垂直方向上分离；第一导电通路，从半导体芯片的前表面穿过而连接到第一埋置导线；第二导电通路，从半导体芯片的后表面穿过而连接到第二埋置导线；以及第三导电通路，设置以连接第一埋置导线和第二埋置导线。
在另一个实施例中，半导体装置包括：半导体芯片，包括前表面和与前表面相反的后表面，前表面暴露第一连接端，且后表面暴露与第一连接端分离的第二连接端；以及内部互连结构，包括水平埋置导线和垂直连接通路，设置以穿过半导体芯片从而连接第一连接端和第二连接端。
埋置导线可包括：第一埋置导线，平行于半导体芯片的前表面并且彼此分离以构成第一阵列；以及第二埋置导线，与第一阵列在垂直方向上分离并且设置为跨过第一阵列以构成第二阵列。
连接通路还可包括第三导电通路，设置以使第一埋置导线与第二埋置导线互连。
该半导体装置还可包括电介质通路，设置以从半导体芯片的前表面和后表面之一穿过而选择性地使第一埋置导线和第二埋置导线之一电性分离为多个导线部分。
附图说明
从以下结合附图的详细描述，上面的以及其它的方面、特征和优点将被更清楚地理解，其中：
图1是示出根据本发明示范性实施例的半导体装置的示例的透视图；
图2是示出根据本发明示范性实施例的埋置导线的布置的平面图；
图3是示出根据本发明示范性实施例的内部互连结构的平面图；
图4和5是示出根据本发明示范性实施例的内部互连结构的示例的视图；
图6是示出根据本发明示范性实施例的内部互连结构的另一示例的截面图；
图7是示出根据本发明示范性实施例的埋置导线的形成工艺的视图；
图8是示出根据本发明示范性实施例的埋置导线的截面结构的视图；以及
图9是示出根据本发明示范性实施例的半导体装置的变型的截面图。
具体实施方式
在下文，将参考附图描述本发明的实施例。然而，实施例仅为示例目的而不旨在限制本发明的范围。
本发明的实施例提供诸如芯片级封装的半导体装置。能在半导体芯片中传导信号或电压的内部互连结构可提供有垂直连接通路和水平埋置导线。电介质通路可用于将埋置导线电性分离为多个部分，使得每个部分可用于不同的电路。
埋置导线布置在不同的层上，导电通路被选择性地连接到埋置导线，并且电介质通路按需要选择性地电性分离埋置导线，使得内部互连结构可具有二维或三维的自由度并且可连接第一连接端和第二连接端。因此，可连接其布置受限于JEDEC(电子元件工业联合会)标准的第二连接端(例如，焊料球)与第一连接端(例如，焊盘)。
第一连接端和第二连接端可通过内部互连结构经由芯片的内部路径而被连接，即使当它们由于位置偏移而彼此不重叠时。因此，不需要引入用于互连路径选择的重排互连或印刷电路板(PCB)。而且，因为第一连接端和第二连接端通过内部互连结构直接互连，所以可以缩短电性连接路径。因此，半导体装置可实现更高速地运行。
图1是示出根据本发明示范性实施例的半导体装置的示例的透视图。图2是示出根据本发明示范性实施例的埋置导线的布置的平面图。图3是示出根据本发明示范性实施例的内部互连结构的平面图。图4和5是示出根据本发明示范性实施例的内部互连结构的示例的视图。图6是示出根据本发明示范性实施例的内部互连结构的另一示例的截面图。图7是示出根据本发明示范性实施例的埋置导线的形成工艺的视图。图8是示出根据本发明示范性实施例的埋置导线截面结构的视图。图9是示出根据本发明示范性实施例的半导体装置的变型的截面图。
参考图1，诸如用于DRAM装置的存储体(memory bank)的电路被设置在半导体芯片100的前表面101的有源区域102中。诸如晶体管的元件可被集成在有源区域102中。在DRAM装置的情况下，单元晶体管和电容器(未示出)被集成从而在每个有源区域102中构成存储单元，并且用于运行和感测存储单元的电路元件和互连也集成在其中。第一连接端210(例如，连接焊盘)可设置在有源区域102之外的区域中。因此，第一连接端210可设置为半导体芯片100的中心区域中的中心焊盘，或者可设置为半导体芯片100的边缘区域中的边缘焊盘。
第二连接端450(例如可为焊料球)可设置在半导体芯片100的后表面103上。焊料球的设置受限于JEDEC(电子元件工业联合会)标准。为了防止第二连接端450之间的电性短路，可引入阻焊剂410，从而在后表面103上断开焊料球的位置。此外，诸如例如电介质材料的绝缘材料可设置在后表面103上，从而电性隔离第二连接端450。
第一埋置导线310可与第二埋置导线330在垂直方向上分离(separatedvertically)。第一埋置导线310和第二埋置导线330可穿过半导体芯片100的侧表面105。如图2所示，第一埋置导线310的每一个都彼此分离，并且第二埋置导线330的每一个都彼此分离。第一埋置导线310和第二埋置导线330可设置为在平面图上彼此垂直交叉，并且可设置为从上面看时形成二维网。
参考图1和3，在半导体芯片100的前表面101上的第一连接端210的位置可受限于有源区域102。例如，如图3所示，当从上面看时，设置为中心焊盘的第一连接端210之一(例如，第一连接端211)以及设置在半导体芯片100的后表面103上的第二连接端450之一(例如，第二连接端451)可能横向偏移。因此，第一连接端211和第二连接端451不能由垂直穿过半导体芯片100的TSV(贯穿硅通路)直接连接。
为了连接第一连接端211和第二连接端451，半导体芯片100可形成为包括第一路径510。在本发明的示范性实施例中，第一埋置导线310之一和第二埋置导线330之一例如可由通路连接以构成第一路径510。从而，可见埋置导线310和330以及通路可用于将芯片100的前表面101上的各种第一连接端210连接到芯片100的后表面103上的各种第二连接端450。
参考图4和5，考虑根据本发明示范性实施例的半导体装置的内部互连结构的示例，在半导体芯片100中引入第一埋置导线310和第二埋置导线330。连接通路220、230和240连接适当的埋置导线310和330，以将暴露于半导体芯片100的前表面101的第一连接端210之一(参看第一连接端211)电性连接到暴露于半导体芯片100的后表面103上的第二连接端450之一(参看第二连接端451)。
第一导电通路220之一(参看通路221)可从半导体芯片100的前表面101穿过，以连接到第一埋置导线310之一。第二导电通路230之一(参看通路231)可连接到第二埋置导线330之一。第三导电通路240之一(参看通路241)可连接第一埋置导线310之一和第二埋置导线330之一。从而，第一路径510可选择性地形成，以将第一连接端211连接到第二连接端451。导电通路220、230和240例如可形成为TSV。
如图5所示，对于构建连接第一连接端211和对应的第二连接端451的第一路径510的内部互连结构，连接到第一连接端211的通路221被引入以连接到第一埋置导线310之一(参看第一埋置导线311)，并且通路241被选择性地引入以将第一埋置导线311连接到第二埋置导线330之一(参看第二埋置导线331)。通路231形成为连接第二埋置导线331和第二连接端451。因此，连接第一连接端211和第二连接端451的第一路径510提供在半导体芯片100中。
第二埋置导线331例如也可用于将另一个第一连接端213连接到另一个第二连接端453。例如，这可通过在第一连接端213和第二连接端453之间形成路径511而实现。路径511可如下形成：采用通路223将第一连接端213连接到第一埋置导线313；采用通路243将第一埋置导线313连接到第二埋置导线331；以及采用通路233将第二埋置导线331连接到第二连接端453。
因为第二连接端453和所选择的第二连接端451可能不希望被短路，所以电介质通路(dielectric via)370被引入以通过穿过第二埋置导线331而将连接到第二连接端451的第二埋置导线331的一部分与连接到第二连接端453的第二埋置导线331的一部分隔离。电介质通路370也可通过TSV工艺形成。与导电通路220、230和240不同，电介质通路370以电介质材料而不是导电材料填充通孔而形成。
参考图4和5，可见诸如电介质通路370的电介质通路可被引入以根据需要将任意的第一埋置导线310和第二埋置导线330分成两个或更多个部分。电介质通路可被设置为从半导体芯片100的后表面103穿过的TSV形状，也可被设置为从半导体芯片的前表面101穿过的TSV形状。尽管未示出，但是可有多于两层的导线。在此情况下，在形成芯片100期间可不穿过前表面101或后表面103而形成电介质通路。
图3的第二路径530可形成为具有如图6所示的二维内部互连结构。对于连接第一连接端215和对应的第二连接端455的第二路径530的内部互连结构，连接到第一连接端215的通路225被连接到第二埋置导线335，并且通路235连接到第二埋置导线335和第二连接端455。因此，连接第一连接端215和第二连接端455的第二路径530被设置在包括二维路径的半导体芯片100中。这里，电介质通路370被选择性引入以穿过第二埋置导线335从而电性分离第二埋置导线335。从而，一部分的第二埋置导线335可用于另一个路径，该另一个路径将另一个第一连接端210连接到另一个第二连接端450。尽管示出了第二路径530仅采用第二埋置导线330形成，但是第二路径530也可仅采用第一埋置导线310类似地形成。
参考图1和6，因为第二埋置导线335和330或第一埋置导线310埋置在半导体芯片100或半导体基板中，所以它们在有源区域102之下，在有源区域102中，包括晶体管、电容器或互连的电路元件通过半导体集成工艺集成在半导体芯片100的前表面101上。因此，埋置导线310和330不干扰有源区域102中的元件的正常运行。
参考图7，根据本发明的示范性实施例的埋置导线310和330可形成为横向穿过半导体芯片。为此，在形成导电通路220、230和240之前，埋置导线310和330可通过TSV工艺或钻孔工艺形成，以横向穿过晶片级半导体基板。而且，如图7所示，在从锭坯(ingot)610切片成晶片601或者半导体基板之前，埋置导线310可形成为横向穿过。
参考图8，对于埋置导线310和330，通孔可形成为横向穿过半导体芯片100，导电芯部分301由导电(例如，铜或者导电硅)形成在通孔的中心，并且诸如介电层330的绝缘材料形成为覆盖导电芯部分301，从而隔离导电芯部分301与半导体芯片100。
如上所述，半导体装置具有内部互连结构以更加自由地连接第一连接端(图4的210)和第二连接端(图4的450)，从而提高了第一连接端210的位置的自由度。半导体装置形成芯片级封装。然而，如图9所示，第二半导体芯片700可堆叠在半导体芯片100上以形成堆叠封装，第二半导体芯片700具有焊盘形状的第三连接端721和第四连接端723以及连接第三连接端721和第四连接端723的TSV 720。例如，第一半导体芯片100可为具有中心焊盘阵列的DRAM装置的芯片，并且第二半导体芯片700可为CPU、GPU或LSI芯片。例如，当堆叠在芯片的边缘区域中具有边缘焊盘阵列的NAND存储器芯片与具有中心焊盘阵列的DRAM芯片时，上述的半导体装置的内部互连结构可用于互连不同的焊盘位置。
根据本发明，垂直连接通路和水平埋置导线可在半导体芯片中提供施加信号或电压的内部互连结构。因此，可不管焊料球的布置而设置焊盘(即，半导体芯片的前表面上的连接端)，焊料球为外部连接端，其设置受限于JEDEC(电子元件工业联合会)标准。因此，可提高半导体芯片的前表面上的焊盘布置的自由度。
内部互连结构可将半导体芯片的前表面上的焊盘连接到半导体芯片的后表面上的焊料球。因此，用于互连路径选择的重排互连或者印刷电路板(PCB)的引入是不必要的。而且，因为焊盘和焊料球直接由内部互连结构互连，所以可以缩短电信号路径。因此，该半导体装置可实现高速运行。
上面已经描述了用于示例目的的本发明的实施例。本领域的技术人员应理解，在不脱离如所附权利要求公开的本发明的范围和精神的情况下，各种变型、增加和替换是可能的。
本申请要求于2010年11月18日提交韩国知识产权局的韩国申请No.10-2010-0115038的优先权，将其全部内容引用结合于此。

Claims (16)

1.一种半导体装置，包括：
半导体芯片，包括前表面和与该前表面相反的后表面，该前表面具有电路元件和集成在该前表面上的互连；
第一埋置导线，与该半导体芯片的该前表面在垂直方向上分离；
第一导电通路，从该半导体芯片的该前表面穿过而连接到该第一埋置导线；以及
第二导电通路，从该后表面穿过该半导体芯片而连接到该第一埋置导线，
所述半导体装置还包括电介质通路，设置以将该第一埋置导线之一电性分离为多个导线部分。
2.如权利要求1所述的半导体装置，其中该电介质通路被设置以从该半导体芯片的该前表面和该后表面之一穿过而电性分离该第一埋置导线之一。
3.如权利要求1所述的半导体装置，其中该第一埋置导线平行于该半导体芯片的该前表面。
4.如权利要求1所述的半导体装置，其中，所述半导体装置还包括第二埋置导线，其中该第一埋置导线垂直于该第二埋置导线。
5.如权利要求1所述的半导体装置，其中该第一埋置导线包括由绝缘层覆盖的导电芯部分。
6.如权利要求1所述的半导体装置，其中该第一埋置导线横向穿过该半导体芯片。
7.如权利要求1所述的半导体装置，其中该第一导电通路和该第二导电通路在彼此偏移的位置连接到该第一埋置导线。
8.如权利要求1所述的半导体装置，还包括：
第一连接端，连接到暴露于该半导体芯片的该前表面的该第一导电通路的一部分；以及
第二连接端，连接到暴露于该半导体芯片的该后表面的该第二导电通路的一部分。
9.如权利要求8所述的半导体装置，其中该第一连接端包括焊盘，该焊盘连接到堆叠在该半导体芯片上的第二半导体芯片的贯穿通路。
10.如权利要求8所述的半导体装置，还包括设置以覆盖该半导体芯片的该后表面的介电层，其中该第二连接端被暴露。
11.如权利要求10所述的半导体装置，其中该第二连接端包括焊料球。
12.一种半导体装置，包括：
半导体芯片，包括前表面和与该前表面相反的后表面；
埋置导线，包括第一埋置导线和第二埋置导线，其中相对于该半导体芯片的该前表面，该第一埋置导线与该第二埋置导线在垂直方向上分离；
第一导电通路，从该半导体芯片的该前表面穿过而连接到该第一埋置导线；
第二导电通路，从该半导体芯片的该后表面穿过而连接到该第二埋置导线；以及
第三导电通路，设置以连接该第一埋置导线和该第二埋置导线，
所述半导体装置还包括电介质通路，设置以将该埋置导线之一分离为多个导线部分。
13.如权利要求12所述的半导体装置，其中该第一导电通路、该第二导电通路和该第三导电通路彼此分离。
14.如权利要求12所述的半导体装置，还包括：
第一连接端，连接到暴露于该半导体芯片的该前表面的该第一导电通路的一部分；以及
第二连接端，连接到暴露于该半导体芯片的该后表面的该第二导电通路的一部分。
15.一种半导体装置，包括：
半导体芯片，包括前表面和与该前表面相反的后表面，该前表面暴露第一连接端，该后表面暴露与该第一连接端分离的第二连接端；以及
内部互连结构，包括水平埋置导线和连接通路，该水平埋置导线和该连接通路设置以穿过该半导体芯片从而连接该第一连接端和该第二连接端，
其中该连接通路包括：
第一导电通路，从该半导体芯片的该前表面穿过而连接到该埋置导线之一；以及
第二导电通路，从该半导体芯片的该后表面穿过而连接到该埋置导线之一，
所述半导体装置还包括电介质通路，设置以将该埋置导线之一电性分离为多个导线部分。
16.如权利要求15所述的半导体装置，其中
该埋置导线包括：第一埋置导线，平行于该半导体芯片的该前表面且彼此分离以构成第一阵列；以及第二埋置导线，与该第一阵列在垂直方向上分离且跨过该第一阵列布置以构成第二阵列，
该连接通路还包括第三导电通路，该第三导电通路设置以互连该第一埋置导线和该第二埋置导线，并且
所述电介质通路设置以从该半导体芯片的该前表面和该后表面之一穿过而选择性地将该第一埋置导线和该第二埋置导线之一电性分离为多个导线部分。
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