KR20100003237A - 장치, 칩 및 집적 회로 패키지 - Google Patents

장치, 칩 및 집적 회로 패키지 Download PDF

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Abstract

일부 실시예에서, 제 2 다이에 결합된 제 1 다이를 구비하는 집적 회로가 제공된다. 제 2 다이는 자신을 관통하여 배치되어 있는, 제 1 다이에 기준 전력을 공급하는 관통 실리콘 비아(through-silicon via)를 갖는다. 관통 실리콘 비아는 제 2 다이 내의 회로 섹션을 방해하지 않고 측면으로 재배치될 수 있다.

Description

장치, 칩 및 집적 회로 패키지{MULTI-DIE INTEGRATED CIRCUIT DEVICE AND METHOD}
도 1에 도시된 바와 같이, 2(또는 복수)개의 다이가 적층되어(일반적으로 3차원 집적 회로 패키지라고 지칭한다) 제 1 다이(예를 들어, 프로세서)(105)와 제 2 다이(예를 들어, 메모리)(107) 사이에 조밀(dense)한 상호접속(예컨대, 3000 또는 그 이상의 상호접속)을 제공할 수 있는데, 이는 다이들 사이에 대역폭을 증가시킨다. 그러나, 다이(구체적으로는 제 1 의 상부 다이)에 신호 및 전력 공급 라인을 제공하기 위해, 제 2 (하부) 다이를 통과하는 관통 실리콘 비아(TSV ; through silicon via)(109)가 이용될 수 있다.
일부 실시예에서, 제 1 (상부) 다이는 프로세서인 반면에, 제 2 (하부) 다이는 조밀한 메모리 디바이스를 포함한다. 하위 다이 상의 범프는 패키지 기판에 접속되고, 이 기판은 패키지를 마더보드와 같은 외부 접속부에 결합시킨다. 도 2a는 메모리 다이(107)를 위한 예시적인 고레벨 레이아웃도이다. 메모리는 개별 뱅크(Mem.Bank(205))에 편성된다. 메모리 다이는 또한 주변의 I/O 회로 블록과, 가운데의 로직, 클록 및 타이밍 회로 블록을 포함한다. 관통 실리콘 비아는 메모리 다이의 후면으로부터 처리되어 미리 할당된 패드, 예를 들면 상위(프로세서) 다이 와의 계면에 놓여진다.
도 2b는 전체 메모리 다이에 걸쳐 놓여있는 TSV에 대한 접촉 패드를 배치하는 한가지 가능한 방법을 도시하고 있다. 불행히도, 도면에 도시된 바와 같이, TSV는 메모리 뱅크 섹션을 통과해 와서 다양한 비대칭적인 또는 불규칙한 장소에서 종료된다. 따라서, 개선된 해결책이 요망된다.
이하에서는 예를 통해 본 발명의 실시예를 설명하는데, 첨부한 도면에서 유사 참조 번호는 유사한 구성요소를 지칭한다.
도 3은 메모리 섹션(205) 및 TSV를 갖는 메모리 다이(칩)의 일부 실시예의 레이아웃을 도시한 것이다. 메모리 섹션(어레이)은 TSV 주위에 배치된다. 위에서 논의한 실시예에 비해, 뱅크 크기는 축소되고, TSV(또는 관통 비아)는 도시된 빈 공간 내부에 위치한다. 이 방법의 하나의 이점은 (이 도면에는 나타나 있지 않지만 공간에 분포되어 있는)로직, 클록 및 타이밍 회로에 대한 공간 절감이다.
그러나, 일부 상황에서, 회로(예컨대, 메모리) 디자인은 패키지 구성이 설계되고 있는 경우에도 진전될 수 있으며, 많은 경우에, TSV 배치 사양이 동시에 변하는 것이 바람직하다. 예를 들어, 3D 스택에서, 사양이 변할 수 있는 다른 다이에 의해 하나의 다이에 대한 TSV 사양이 요구될 수도 있다. 이것은, 메모리 뱅크, 특히 메모리 셀 어레이가 그들의 섹션 내에 TSV를 수용할 필요가 있을 수 있다는 것을 의미한다. 불행히도, 메모리는 일반적으로 조밀하게 설계된다. 따라서, 메모리 편성(organization)은 TSV 위치가 이동될 때와 같이 쉽게 타협될 수 없는데, 이는 성가실 수 있으며 때론 메모리 어레이 설계를 방해한다.
도 4a 및 4b는 멀티 다이 IC 스택에서 TSV를 구현하는 다른 방법을 도시한 것이다. 도 4a는 일부 실시예에 따른 TSV를 갖는 메모리 다이에 대한 레이아웃도이고, 도 4b는 IC 패키지의 측면도이다. (본원의 모든 도면들과 마찬가지로, 뱅크 및 TSV는 축척으로 도시되어 있지 않다. 실제 TSV 위치는 통상적으로 도시되어 있는 것보다 더 작다). 도면에서 알 수 있듯이, 메모리 뱅크(405)(이 도면에는 12개의 뱅크가 도시되어 있다)는 이격된 섹션(417)으로 분석될 수 있다. 뱅크들이 도시된 바와 같이 배치되면, 섹션들 사이의 공간은 TSV를 포함하는 트랙(419)(간결성을 위해 모든 트랙이 참조되지는 않음)을 형성하도록 정렬된다. 도시된 실시예에서, 트랙(419)은 서로 이격되며 (X축을 따라)서로 나란히 정렬된다. (본 명세서에서 사용된 바와 같이, "트랙(track)"이란 용어는 예컨대 긴 직사각형과 같은 긴 형상의 공간을 나타낸다. 이것은 반드시 임의의 물리적인 구조를 지칭하는 것은 아니다.)
이 구성에 의하면, TSV는 트랙 내의 임의의 위치에 수용될 수 있다. 즉, 이들은, 심지어 나중의 IC 패키지 개발 단계 동안에도, 설계자들이 보다 큰 유연성을 가지고 비아들을 측면으로 이동시킬 수 있도록 트랙 내에서 이동할 수 있다. (설계의 관점에서 보면, TSV는 이동가능(slidable)하지만 실제로는 일단 제조되면 이동하지 않는다. 이것은, 메모리 뱅크 섹션(417)이 3차원 프로세스 개발에 실질적으로 영향을 주지 않거나 또는 TSV 배치 사양의 변화 없이 임의의 위치에서 이들이 "트랙"을 따라 이동할 수도 있다는 것을 의미한다.
도 4b는 예를 들어 3,000개를 초과하는 수많은 상호접속 접속부를 통해 다이 상호접속부(409)에 함께 결합된 제 1 및 제 2 다이(402, 406)를 도시한 것이다. 제 1 및 제 2 다이는 자신의 회로가 형성되어 있는 기판(403, 407)을 가지며, 다이들 내부 또는 그 사이에서 회로 소자들을 상호 접속하고 TSV로부터의 신호 및 기준 전력을 분배하는 금속화물층(M1 내지 M7)을 각각 갖는다. 다이(402, 406)는 이들의 금속 층이 보다 효과적인 상호접속을 위해 서로 인접하도록 함께 결합된다.
통상적으로, 각각의 금속층은 이격되어 동일한 방향으로 뻗어있는 금속 라인들을 포함한다. 일반적으로, 주어진 층 내의 라인들은, 인접한 층들 내의 금속 라인들이 서로에 대해 교차하도록, 인접 층들 내의 라인들에 대해 직교한다. (그러나, 이것은 항상 그러한 것은 아닌데, 아래에서 논의하는 바와 같이, 예를 들어 제 2 다이(407) 내의 M1 및 M2층은 모두 Y 방향을 향한다.) 도 4b에서, 이것은 점선과 실선을 사용하여 반영된다. 즉, 점선은 Y축에 정렬된 라인을 갖는 층을 나타내는 반면에, 실선은 X축에 정렬된 라인을 갖는 금속층을 나타낸다.
도시된 실시예에서, M1 층은 접촉층 역할을 하고 TSV 랜딩 패드를 용이하게 한다. M2 라인은 주어진 라인 내의 원하는 TSV 접촉부를 서로 결합하는데 사용된다. 예를 들어, 한 라인 내의 VSS 접촉부가 서로 결합될 수 있고 한 라인 내의 VCC 접촉부가 서로 결합될 수 있다. TSV 패드 주변의 빈 영역은 리피터(repeater), 로직, 타이밍, 클록 버퍼 등을 위해 사용될 수 있다. M3 라인들은 메모리 뱅크 내의 개별 섹션들을 함께 결합하는데 사용될 수 있고, TSV 접속부가 M2 라인으로부터 나타나도록, 예를 들어 제 1 다이(402)에 결합될 수 있도록 공간(또는 갭)은 M3 라인 내에서 유지된다.
앞의 설명에서, 많은 특정 세부사항을 개시하였다. 그러나, 본 발명의 실시예는 이들 특정 세부사항 없이 실시될 수 있다. 다른 예에서는, 공지된 회로, 구조, 기법들은 설명의 이해를 모호하게 하지 않도록 상세히 설명되지 않을 수도 있 다. "일실시예", "다양한 실시예" 등의 표현은 그렇게 기재된 본 발명의 실시예(들)가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 그러한, 특징, 구조 또는 특성을 포함하지는 않는다는 것을 나타낸다. 또한, 일부 실시예는 다른 실시예에 대해 설명한 특징들의 일부, 전부를 가질 수도 있고 전혀 갖지 않을 수도 있다.
전술한 설명 및 하기 청구범위에서, 다음과 같은 용어들은 다음과 같이 해석해야 한다. 즉, 용어 "결합" 및 "접속" 및 그 파생어가 사용될 수도 있다. 이들 용어는 서로에 대한 동의어로서 사용하고자 하는 것은 아니다. 오히려, 특정 실시예에서는 "접속이 둘 이상의 요소가 서로 직접적인 물리적 또는 전기적 접촉을 갖는 것을 나타내는데 사용된다. "결합"은 둘 이상의 요소가 서로 협력하거나 상호작용하지만, 이들이 직접적인 물리적 또는 전기적인 접촉을 하고 있지 않을 수도 있다는 것을 나타내는데 사용된다.
본 발명은 상술한 실시예에 한정되지 않고, 첨부한 청구범위의 사상 및 범주 내에서 수정 및 변경되어 실시될 수 있다. 예를 들어, 본 발명은 모든 유형의 반도체 집적 회로(IC) 칩에 적용가능하다. 이들 IC 칩의 예는 프로세서, 제어기, 칩셋 부품, 프로그램가능한 로직 어레이(PLA; programmable logic array), 메모리 칩, 네트워크 칩 등을 포함하지만, 이들에 한정되지는 않는다.
일부 도면에서, 신호 도체 라인은 라인으로 표현되어 있다. 일부는 보다 많은 신호 경로를 나타내기 위해 보다 두꺼울 수 있으며, 다수의 신호 경로를 나타내기 위해 다수의 레벨을 가질 수도 있고/또는 주 정보 흐름 방향을 나타내기 위해 하나 이상의 단부에 화살표를 가질 수도 있다. 그러나, 이것은 한정된 방식으로 해석해서는 안 된다. 오히려, 그러한 부가된 세부사항은 회로의 이해를 보다 용이하게 하기 위해 하나 이상의 실시예와 함께 사용될 수도 있다. 임의의 표시된 신호 라인은, 부가 정보를 갖던지 또는 갖지 않던지, 복수의 방향으로 진행할 수 있는 하나 이상의 신호를 실제로 가질 수 있으며, 예를 들어 차분 쌍, 광 파이버 라인 및/또는 단일 종단 라인으로 실시된 디지털 또는 아날로그 라인과 같은 임의의 적절한 유형의 신호 체계로 실시될 수도 있다.
예시적인 크기/모델/값/범위가 주어졌을 수도 있지만, 본 발명은 이들과 동일하게 한정되지는 않는다. 제조 방법(예를 들면, 포토리소그래피)은 시간이 경과함에 따라 성숙해지므로, 보다 작은 크기의 디바이스들이 제조될 수 있을 것으로 기대된다. 또한, 도시 및 설명의 간략화를 위해, 그리고 본 발명을 모호하게 하지 않기 위해, IC 칩 및 다른 부품에 대한 공지된 전력/접지 접속이 도면에 도시되어 있을 수도 있고 도시되어 있지 않을 수도 있다. 또한, 본 발명을 모호하게 하지 않기 위해 장치들은 블록도 형태로 도시되어 있는데, 이는 그러한 블록도 구성의 실시에 대한 특성이 본 발명이 실시되는 플랫폼에 매우 의존한다는 사실을 고려한 것으로, 즉, 그러한 특성은 당업자의 범위 내에 있다. 본 발명의 예시적인 실시예를 기술하기 위해 특정 세부사항(예를 들면, 회로들)을 개시한 경우, 당업자는 본 발명이 이들 특정 세부사항 없이 또는 그 변형으로 실시될 수 있다는 것을 알 수 있을 것이다. 따라서, 상세한 설명은 제한 사항이 아니라 예시적인 것으로 간주되어야 한다.
도 1은 2개의 다이를 갖는 종래의 3차원 집적 회로(IC)의 사시도.
도 2a는 도 1의 IC를 위한 메모리 다이 내의 메모리 뱅크의 레이아웃도.
도 2b는 IC 패키지 내의 2개의 다이에 신호를 커플링하는데 사용된 관통 실리콘 비아(TSV)에 대한 위치를 보여주는 도 2a의 레이아웃도.
도 3은 일부 실시예에 따른 TSV를 갖는 메모리 다이의 레이아웃도.
도 4a는 다른 실시예에 따른 TSV를 갖는 메모리 다이의 레이아웃도.
도 4b는 일부 실시예에 따른 도 4a에서와 같은 제 1 다이 및 제 2 메모리 다이를 갖는 IC 패키지의 측면도.

Claims (15)

  1. 제 2 다이에 결합된 제 1 다이와,
    상기 제 2 다이를 관통하여 배치되어 상기 제 1 다이에 기준 전력을 제공하는 비아를 포함하되,
    상기 비아는 상기 제 2 다이 내의 회로 섹션을 방해하지 않으면서 제 1 축을 따라 측면으로 재배치가능한(laterally re-positionable)
    장치.
  2. 제 1 항에 있어서,
    상기 제 2 다이의 회로 섹션은 상기 제 1 축을 따라 다시 재배치가능한(re-re-positionable)
    장치.
  3. 제 1 항에 있어서,
    상기 회로 섹션은 하나 이상의 메모리 뱅크로 편성된(organized) 메모리 섹션과 이격되어 있는
    장치.
  4. 제 1 항에 있어서,
    상기 제 2 다이는 적어도 제 1, 제 2, 제 3 금속 라인층을 포함하고, 상기 제 1 금속 라인층은 상기 제 2 다이 내의 회로에 더 가깝고, 이어서 상기 제 2 및 제 3 금속 라인층이 뒤따르며,
    상기 제 1 층은 상기 비아를 위한 접촉 패드를 제공하는데 사용되고, 상기 제 2 층은 유사한 비아를 함께 결합하는데 사용되며, 상기 제 3 층은 회로 섹션의 부분들을 서로 상호접속하는데 사용되는
    장치.
  5. 제 4 항에 있어서,
    상기 제 3 금속층 내의 라인은 상기 제 2 금속층으로부터 자신을 관통하는 접속을 수용하도록 갭을 갖는
    장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 3 층 내의 라인은 동일한 방향으로 정렬되고, 상기 제 2 금속 라인 층 내의 라인과 직교하도록 정렬되는
    장치.
  7. 제 6 항에 있어서,
    상기 제 1 다이는 금속 라인 층과 이격되고, 상기 제 1 및 제 2 다이는 상기 제 1 다이로부터의 상기 금속 라인 층이 상기 제 2 다이로부터의 금속 라인 층과 인접(adjacent)하도록 서로 이웃하여(next to each other) 탑재되는
    장치.
  8. 회로 부품을 포함하는 기판과,
    상기 기판을 관통하는 TSV(through-silicon-via)를 위한 복수의 TSV 랜딩 패드(landing pad)를 갖는 금속층을 포함하되,
    상기 랜딩 패드는 상기 회로 부품을 포함하는데 사용된 트랙에 평행한 라인을 따라 배치되고, 상기 TSV는 상기 회로 소자에 영향을 주지 않으면서 자신의 라인을 따라 재배치될 수 있는
    칩.
  9. 제 8 항에 있어서,
    상기 회로 부품은 메모리 뱅크에 편성되는
    칩.
  10. 제 9 항에 있어서,
    상기 접촉 패드의 적어도 일부는 제 2 칩 내의 금속 라인에 결합되는
    칩.
  11. 제 9 항에 있어서,
    상기 회로 부품은 소정의 뱅크 내에서 서로 이격되어 있는 메모리 뱅크 섹션에 편성되는
    칩.
  12. 집적 회로(IC) 패키지로서,
    스택 구성의 메모리 다이에 결합된 프로세서 다이 -상기 메모리 다이는 이격된 메모리 뱅크 섹션을 각각 포함하는 메모리 뱅크를 포함함- 와,
    상기 집적 회로 패키지의 외부로부터 상기 프로세서 및 메모리 다이에 기준 전력을 공급하기 위해 상기 메모리 다이를 통해 배치된 TSV(through-silicon-via) 를 포함하되,
    상기 TSV는 상기 메모리 뱅크 섹션을 방해하지 않고 병렬 트랙 내에 측면으로 재배치될 수 있는
    집적 회로 패키지.
  13. 제 12 항에 있어서,
    상기 메모리 뱅크 섹션은 상기 TSV 트랙에 평행한 트랙을 따라 재배치될 수 있는
    집적 회로 패키지.
  14. 제 13 항에 있어서,
    상기 메모리 다이는 적어도 제 1, 제 2, 제 3 금속 라인층을 포함하고, 상기 제 1 금속 라인층은 상기 메모리 다이 내의 회로에 더 가깝고, 이어서 상기 제 2 및 제 3 금속 라인층이 뒤따르며,
    상기 제 1 층은 상기 TSV를 위한 랜딩 패드를 제공하는데 사용되고, 상기 제 2 층은 유사한 TSV를 함께 결합하는데 사용되며, 상기 제 3 층은 메모리 뱅크 섹션의 부분들을 서로 상호접속하는데 사용되는
    집적 회로 패키지.
  15. 제 14 항에 있어서,
    상기 제 3 금속층 내의 라인은 상기 제 2 금속층으로부터 자신을 관통하여 상기 프로세서 다이 내의 하나 이상의 금속 라인으로의 접속을 수용하는 갭을 갖는
    집적 회로 패키지.
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