JP2010016377A - マルチダイ集積回路デバイスおよび方法 - Google Patents

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Abstract

【課題】複数のダイを３次元集積回路パッケージとして積層する際に、貫通シリコンビアのコンタクトパッドの効率的な配置が可能なデバイスを提供する。
【解決手段】メモリダイなどの第２ダイに連結された第１ダイを含む集積回路において、複数の貫通シリコンビアＴＳＶが第２ダイを貫通するよう設けられ、第１ダイに電力リファレンスを供給する。複数の貫通シリコンビアは、第２ダイの複数の回路セクションＭＳを妨害することなく横方向に再配置可能である。
【選択図】図３

Description

図１に示すように、２つのダイ（または複数のダイ）を、通常、３次元集積回路パッケージと称されるように積層して、第１ダイ（例えばプロセッサ）１０５および第２ダイ（例えばメモリ）１０７の間に高密度のインターコネクション（例えば、３０００以上のインターコネクト）を提供して、ダイ間の帯域幅を増大させることができる。しかし、ダイ（特に第１の上部ダイ）に対して信号および電力供給配線を提供するには、第２（下部）ダイに貫通シリコンビア（ＴＳＶ）１０９が設けられる場合がある。
幾らかの実施形態においては、第１（上部）ダイはプロセッサであり、第２（下部）ダイは高密度のメモリデバイスを含む。下部ダイ上のバンプはパッケージ基板へと接続され、パッケージを、マザーボード等の外部接続へと連結する。図２Ａは、メモリダイ１０７の高レベル配置図の１例である。メモリは、個々のバンクへと構成されている（Ｍｅｍ．Ｂａｎｋ２０５）。メモリダイはさらに、周辺Ｉ／Ｏ回路ブロックと、その間に、ロジック、クロック、およびタイミング回路ブロックとを含む。貫通シリコンビアは、メモリダイの背面からプロセスされ、予め割り当てられたコンタクトパッド上に（例えば、上部（プロセッサ）ダイとのインタフェースに）ランドする。
図２Ｂは、メモリダイ全体に亘りランドするＴＳＶのコンタクトパッド配置の１例を示す。本図面においては、ＴＳＶがメモリバンクセクションを通り、様々な非対称または不規則な場所へ配置されてしまっている。これは改善の余地がある。
本発明の実施形態を、限定ではなく例示により示すが、添付図面においては、同様の参照番号が付されている部材同士は同様であることを示す。
従来の２つのダイを有する３次元集積回路（ＩＣ）パッケージの概略断面図である。 図１のＩＣのメモリダイのメモリバンクの配置図である。 ＩＣパッケージの２つのダイに信号を導くのに利用される貫通シリコンビア（ＴＳＶ）の配置を示す図２Ａの配置図である。 ある実施形態によるＴＳＶを有するメモリダイの配置図である。 さらなる実施形態によるＴＳＶを有するメモリダイの配置図である。 ある実施形態による図４Ａに示すような第１ダイおよび第２メモリダイを有するＩＣパッケージの側面図である。
図３は、メモリセクション２０５およびＴＳＶを有するメモリダイ（チップ）のある実施形態の配置を示す。メモリセクション（アレイ）は、ＴＳＶの周りに配置される。前述した実施形態に比して、バンクサイズは小さくなっており、ＴＳＶ（または貫通ビア）は、図の空の領域内に設けられている。この方法の利点の１つは、ロジック、クロック、およびタイミング回路用の領域を残しておけることである（これらは、図面に示されていない領域にも配設される）。
しかし状況によっては、パッケージ構成の設計中においても回路（メモリ）デザインを進める場合があり、多くの場合において、ＴＳＶ配置仕様を同時に変更することが望ましい。例えば、３Ｄ積層においては、１つのダイのＴＳＶ仕様は、その仕様もまた変化する可能性がある他のダイにより支配される場合がある。これは、メモリバンクの（特にメモリセルアレイの）セクション内にＴＳＶを収容する必要があることを意味する。残念ながら、メモリは一般的に高密度設計である。故に、メモリの構成は、ＴＳＶの位置を移動する必要がある場合等においても容易には折り合いがつかず、これは邪魔になりえて、時にはメモリアレイ設計の妨げともなりうる。
図４Ａおよび４Ｂは、マルチダイＩＣ積層にＴＳＶを実装する別の方法を示す。図４Ａは、ある実施形態によるＴＳＶを有するメモリダイの配置図であり、図４Ｂは、ＩＣパッケージの側面図である。本開示の全ての図面において同様のことが言えるが、バンクおよびＴＳＶが原寸に即して描かれていない点に注意されたい。実際のＴＳＶランドゾーンは通常、図示されているよりも小さい。お分かりのように、メモリバンク４０５（１２個のバンクが図示されている）は、互いに間隔のあいたセクション４１７へとパーズ（parse）される。図示のような配置のバンクにおいては、セクション間の間隔は、ＴＳＶを含むべくトラック４１９を形成するような配置となっている（簡略化目的からその全ては示さない）。図示されている実施形態においては、トラック４１９は、互いから間隔をあけて、互いに対して平行に配列されている（Ｘ軸に沿って）。（ここでは「トラック」という用語が、長方形（elongated rectangle）のような縦長の形状を１例とする間隔を表していることに注意されたい。必ずしも物理的な構造のことでなくてよい。）
この配置においては、ＴＳＶはトラックのどこかに収容されうる。つまり、比ゆ表現で言うと、トラック内で「スライド」してよく、これにより設計者は、後のＩＣパッケージ開発段階においても、横方向にビアを移動させる大きな柔軟性を与えられる。（設計上の観点からは、ＴＳＶは「スライド可能」であっても、実際にはひとたび製造されると移動はされない。）これは、メモリバンクセクション４１７も、３次元プロセス開発またはＴＳＶ配置仕様変更に実質的な影響を与えず、自身の「トラック」に沿って任意の位置に移動可能であることを意味する。
図４Ｂは、多くのインターコネクトのコンタクト（３０００を超える）を介してダイインターコネクト４０９において互いに連結された多くの第１ダイ４０２および第２ダイ４０６を示す。第１ダイおよび第２ダイはそれぞれ基板（それぞれ４０３、４０７）を有し、例示されている実施形態では基板上には、回路が形成され、そこから各々がメタライゼーション層Ｍ１−Ｍ７を有して、ダイ内およびダイ間の回路要素をインターコネクトして、ＴＳＶからの信号および電力リファレンス（power reference）を配信する。第１ダイ４０２および第２ダイ４０６は、互いに連結され、各々のメタル層同士も、より効率的なインターコネクトを可能とすべく互いに隣接させられる。
通常、各メタル層は、間隔があけられて同じ方向に走るメタル配線を含む。通常、ある層の配線は、隣接する層の配線とは直交関係にあり、隣接する層の間でメタル配線が互いに略クロスオーバする関係にある。しかし、以下で説明する第２ダイ４０６のＭ１およびＭ２層両方がＹ方向に走る例のように、必ずしも常にこうではなくてもよい。図４Ｂにおいては、このことは、破線または実線を利用して示されている。つまり、破線は、配線がＹ軸方向に並ぶ１層を表し、実線は、配線がＸ軸方向に並ぶ複数のメタル層を表す。
例示されている実施形態においては、Ｍ１層はコンタクト層として機能し、ＴＳＶがパッドにランドするのを助ける。Ｍ２配線を利用して、１つの配線の所望のＴＳＶコンタクトを互いに連結する。例えば、１つの配線のＶＳＳコンタクト同士が互いに連結されてよく、１配線のＶＣＣコンタクト同士が互いに連結されてよい。ＴＳＶパッドの周りの空き領域は、リピータ、ロジック、タイミング、クロックバッファ等への利用が可能である。その後Ｍ３配線を利用してメモリバンク内の別個のセクション同士を連結してよく、ある実施形態においては、間隔（または間隙）をＭ３配線内に維持して、Ｍ２配線からのＴＳＶ接続を、例えば第１ダイ４０２に連結させる。
先の記載においては、幾らもの詳細を述べた。しかし、本発明の実施形態は、これら特定の詳細なしにも実施することができる。他の場合には、公知の回路、構造、および技術は、詳細には示さず、本記載の理解を曖昧にしないようにしている。このことを踏まえ、「１実施形態」、「１つの実施形態」、「例示的な実施形態」、「様々な実施形態」等という言い回しは、記載されている実施形態が、特定のフィーチャ、構造、または特性を有するが、全ての実施形態が必ずしもその特定の特徴、構造、または特性を有するとは限らない。さらに、幾らかの実施形態は、他の実施形態で記載したフィーチャの幾らか、全てを含んでもよく、または１つも含まなくてもよい。
先の記載および添付請求項では、以下の用語が以下のように解釈されることを意図している。「連結」、「接続」、およびその派生語を利用している。これら用語は、互いに同義語であることを意図していない。特定の実施形態においては、「接続」とは、２以上の部材が互いに直接物理的または電気的接触関係にあることを示している。「連結」とは、２つ以上の部材が、互いに協働、または相互作用するが、必ずしも直接的な物理的または電気的接触関係になくてもよい。
本発明は、記載されている実施形態には限られず、添付請求項の精神および範囲に含まれる修正および変更を加えて実施が可能である。例えば、本発明は、全ての種類の半導体集積回路（ＩＣ）チップにおいて利用可能である。これらＩＣチップの例には、プロセッサ、コントローラ、チップセットコンポーネント、プログラマブルロジックアレイ（ＰＬＡ）、メモリチップ、ネットワークチップ等が含まれるが、それらに限られない。
図面の中には、信号電線（signal conductor line）がラインで示されているものがある。その中には太く表示することで多くの信号経路により構成されていることを示しているものがあり、参照番号を付すことで構成されている信号経路の数を示しているものがあり、および／または、１以上の端部を矢印とすることで主要な情報の流れの方向を示しているものがある。しかしこれは、限定的に受け取られるべきではない。これら追加された詳細は、１以上の例示的な実施形態との関連で利用されることで、回路の理解を助けることを目的としている。表されている信号配線は、追加的情報を有しても有さなくても、実際に多数の方向に向かいうる１以上の信号を有していてよく、任意の適切な種類の信号方式（例えば、異なる対、光学ファイバ配線、および／またはシングルエンド配線で実装されるデジタルまたはアナログ配線）で実装が可能である。
例示的なサイズ／モデル／値／範囲を記載してきたが、本発明はこれらに限定されない。今後の製造技術（フォトリソグラフィ）の成熟にともない、より小さなサイズのデバイス製造が可能になることが予期される。さらに、ＩＣチップおよび他のコンポーネントへの公知の電力／接地接続は、例示および説明を簡略化する目的から、および、本発明を曖昧にしない目的から、図面に示している場合もそうでない場合もある。さらに、本発明を曖昧にすることを避ける目的から、且つ、ブロック図の配置の実装に関する詳細が、本発明を実装するプラットフォームに顕著に依存するという事実に鑑みて、配置をブロック図形式で示している（つまり、これら詳細は当業者の裁量範囲内である）。特定の詳細（例えば回路）は、本発明の例示的な実施形態を説明する目的から述べられており、当業者であれば、これら特定の詳細なしに、またはこれら特定の詳細の変形例により、本発明を実施できることが明らかであろう。故に記載は例示的に捉えられるべきであり、限定的に捉えられるべきではない。

Claims (19)

  1. 第２ダイに連結された第１ダイと、
    前記第２ダイを貫通するよう設けられ、前記第１ダイに電力リファレンスを供給する複数のビアと
    を備え、
    前記貫通する複数のビアは、前記第２ダイの複数の回路セクションを妨害することなく第１軸に沿って横方向に再配置可能である、装置。
  2. 前記第２ダイの複数の回路セクションは、前記第１軸に沿って再々配置可能である、請求項１に記載の装置。
  3. 前記第２ダイは、メモリチップである、請求項１に記載の装置。
  4. 前記複数のビアのそれぞれは、前記第１軸に平行な関連配線に沿って設けられる、請求項１に記載の装置。
  5. 前記複数の回路セクションは、１以上のメモリバンクに構成された、互いに間隔があいた複数のメモリセクションである、請求項１に記載の装置。
  6. 前記第２ダイは、少なくとも第１メタル配線層、第２メタル配線層、および第３メタル配線層を含み、
    前記第１メタル配線層、前記第２メタル配線層、前記第３メタル配線層の順に、前記第２ダイの回路に近く、
    前記第１メタル配線層を利用して前記複数のビアの複数のコンタクトパッドが提供され、
    前記第２メタル配線層を利用して同様のビア同士を連結して、
    前記第３メタル配線層を利用して、複数の回路セクションの部分同士をインターコネクトする、請求項１に記載の装置。
  7. 前記第３メタル配線層の配線は、間隙を有し、
    前記間隙は、前記第２メタル配線層からの接続を受け、貫通させる、請求項６に記載の装置。
  8. 前記第１メタル配線層内の配線および前記第３メタル配線層内の配線は、同じ方向に配列され、前記第２メタル配線層の配線と直交するよう配列される、請求項６に記載の装置。
  9. 前記第１ダイは、互いに間隔があいた複数のメタル配線層を含み、
    前記第１ダイおよび前記第２ダイは、互いに隣接するよう設けられ、
    前記第１ダイの前記複数のメタル配線層は、前記第２ダイの複数のメタル配線層と隣接する、請求項６に記載の装置。
  10. 複数の回路コンポーネントを有する基板と、
    前記基板を通る複数のＴＳＶ（貫通シリコンビア）用の複数のランドパッドを有するメタル層と
    を備え、
    前記複数のランドパッドは、前記複数の回路コンポーネントを収容するのに利用される複数のトラックに平行な複数の配線に沿って設けられ、
    前記複数のＴＳＶは、前記複数の回路コンポーネントに影響を与えることなく自身の配線に沿って再配置可能である、チップ。
  11. 前記複数の回路コンポーネントは、複数のメモリバンクに構成されている、請求項１０に記載のチップ。
  12. 前記複数のランドパッドの少なくとも幾つかは、第２チップの複数のメタル配線に連結される、請求項１１に記載のチップ。
  13. 前記複数の回路コンポーネントは、１つのバンク内の互いに間隔があいた複数のメモリバンクセクションに構成されている、請求項１１に記載のチップ。
  14. ＩＣパッケージであって、
    各々が互いに間隔があいた複数のメモリバンクセクションを含む複数のメモリバンクを含むメモリダイに、積層構成で連結されたプロセッサダイと、
    前記メモリダイを貫通するよう設けられ、前記プロセッサおよび複数のメモリダイに、前記ＩＣパッケージの外から電力リファレンスを供給する複数のＴＳＶ（貫通シリコンビア）と
    を備え、
    前記複数のＴＳＶは、前記複数のメモリバンクセクションを妨害することなく、平行な複数のトラックにおいて横方向に再配置可能である、ＩＣパッケージ。
  15. 前記複数のメモリバンクセクションは、前記複数のＴＳＶのトラックに平行な複数のトラックに沿って再配置可能である、請求項１４に記載のＩＣパッケージ。
  16. 前記メモリダイは、少なくとも第１メタル配線層、第２メタル配線層、および第３メタル配線層を含み、
    前記第１メタル配線層、前記第２メタル配線層、前記第３メタル配線層の順に、前記メモリダイの回路に近く、
    前記第１メタル配線層を利用して前記複数のＴＳＶの複数のランドパッドが提供され、
    前記第２メタル配線層を利用して同様のＴＳＶ同士を連結して、
    前記第３メタル配線層を利用して、前記複数のメモリバンクセクションの部分同士をインターコネクトする、請求項１５に記載のＩＣパッケージ。
  17. 前記第３メタル配線層の配線は、間隙を有し、
    前記間隙は、前記第２メタル配線層からの接続を受け、前記プロセッサダイの１以上のメタル配線へと貫通させる、請求項１６に記載のＩＣパッケージ。
  18. 前記第１メタル配線層内の配線および前記第３メタル配線層内の配線は、同じ方向に配列され、前記第２メタル配線層の前記配線と直交するよう配列される、請求項１６に記載のＩＣパッケージ。
  19. 前記プロセッサダイは、互いに間隔があいた複数のメタル配線層を含み、
    前記プロセッサダイおよび前記メモリダイは、互いに隣接するよう設けられ、
    前記プロセッサダイの前記複数のメタル配線層は、前記メモリダイの複数のメタル配線層と隣接する、請求項１６に記載のＩＣパッケージ。
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