JP4099502B2 - 半導体チップのｉ／ｏアレイ構造 - Google Patents

Description

本発明は、入出力回路をアレイ状に配列した半導体チップのＩ／Ｏアレイ構造及びその作製方法に関する。

近年、ＬＳＩの大規模化、プロセスの複雑化に伴い、異種の半導体チップを１つのパッケージに収納することで、ＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社の半導体チップとの混載や、光・機械等の異種の半導体チップとの混載等の多機能化を進める事も可能となる。

このような従来のＳＩＰの技術が、例えば、特許文献１又は特許文献２に開示されている。この従来のＳＩＰは、例えば、２つの異なる半導体チップを重ねてリードフレーム上にスタック配置している。すなわち、ＳＩＰは、半導体チップがリードフレームにマウントされ、半導体チップがチップにマウントされる。そして、このＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。また、ＳＩＰは、チップのボンディング・パッドから、リードフレームへワイヤーでボンディングされている。これにより高密度な半導体集積回路チップの実装を可能としている。

とろこで、これらのパッケージング手法における半導体チップ間の電気的な接続については、例えば、非特許文献に示すように、半導体チップの周囲に配列された接続パッド同士を、マイクロバンプを介して行うことが開示されている。

上記非特許文献３も含め、上記パッケージングにおける半導体チップ間では、バス間の転送レートのさらなる向上を図り、クロストークなどのノイズの問題を避けるために多ビット化することが望まれる。チップ間の入出力回路（Ｉ／Ｏ）を多ビット化した場合、その信号数は数百から数千ピンにもおよぶため、Ｉ／Ｏアレイを構成するには多大な期間と労力を必要とする。また、Ｉ／Ｏアレイはさまざまな半導体メーカーのプロセスに対応するために、半導体メーカー毎に再開発する必要があり、膨大な期間と労力を必要とする。さらに、これらのＩ／Ｏはパッケージング後には、半導体装置内部の接続としてしか認識できず、半導体製造過程での静電破壊による故障を検出することが困難であるという問題がある。

従って、本発明の目的は、Ｉ／Ｏアレイを効率よく構成することができ、パッケージ後にＩ／Ｏ（入出力回路）の静電破壊有無の確認が容易な半導体チップのＩ／Ｏアレイ構造、その作製方法を提供することである。

上記課題は、以下の手段により解決される。
即ち、本発明の半導体チップのＩ／Ｏアレイ構造は、
アレイ状に配列された接続パッド群のパッド毎に当該パッドと電気的に接続した入出力回路を配置した帯状の入出力回路配置領域と、
少なくとも前記入出力回路の動作を決定するロジック回路を配置した帯状のロジック回路配置領域と
前記接続パッド群のパッドと前記入出力回路との間に電気的な接続関係で配設される静電破壊防止回路を配置した静電破壊防止回路配置領域と、
を持つ単位セル領域を有し、
当該単位セル領域を前記接続パッド群のパッドと共にアレイ状に配列し、隣合う前記単位セル領域の前記入出力回路同士を入出力回路用電源線・接地線により電気的に接続し、
隣合う前記単位セル領域の前記ロジック回路同士をロジック回路用電源線・接地線により電気的に接続し、且つ前記入出力回路と前記ロジック回路との電源を分離したことを特徴としている。

本発明の半導体チップのＩ／Ｏアレイ構造では、入出力回路を配置して入出力回路配置領域を帯状に敷設すると共に、ロジック回路を配置してロジック回路配置領域も帯状に敷設し、且つ前記接続パッド群のパッドと前記入出力回路との間に配設される静電破壊防止回路を配置して静電破壊防止回路配置領域も敷設し、これら領域で構成される単位セル領域を例えば直列に配列したり、回転或いは反転させることで、容易にアレイ状に配列することができ、レイアウト効率に優れる。

また、このような構成をとることで、例えば、ロジック回路を形成しない状態、つまり、静電防止回路及び入出力回路（入力回路、出力回路）をライブラリー化しておき、単位セル領域３２の配置方向と、ロジック回路の配置・配線を行うための回路接続情報をもとに市販の配置配線ツールによって自動で行うことが可能となり、効率的にＩ／Ｏアレイを構成することができる。

なお、所望の入出力回路を構成するには、例えば、単位セル領域をもとに入出力回路配置領域とロジック配置領域に所望の回路を構成するための素子を配置し、配線することで実現可能である。

ここで、「入出力回路」とは、信号の入力及び出力の双方の機能を有する回路のみならず、入力単独の機能を有する回路、出力単独の機能を有する回路をも含む。つまり、入力回路を配設する接続パッドは入力専用の接続パッドであり、出力回路を配設する接続パッドは出力専用の接続パッドであり、入力・出力を機能別に設け、接続パッド群全体で出入力を行わせる構成であってもよいことを意味する。

一方、半導体チップを例えば配線チップなどのインターポーザにダイボンディングなどにより実装する際、静電破壊が生じる可能性があるが、入出力回路を個々に独立して作製した場合、外部に信号として取り出せないため、不良品を判別するのが困難である。そこで、アレイ状に配列された隣合う単位セル領域の入出力回路同士を電気的に接続し、隣合う前記単位セル領域の前記ロジック回路同士をロジック回路用電源線・接地線により電気的に接続し、且つ前記入出力回路と前記ロジック回路との電源を分離することで、静電破壊が生じた際、リーク電流として検知することが可能となり、不良品判別が容易となる。

本発明の半導体チップのＩ／Ｏアレイ構造において、前記単位セル領域間の前記ロジック回路同士をロジック回路用電源線・接地線により互いに接続させ、前記単位セル領域間の前記入出力回路同士を入出力回路用電源線・接地線により互いに接続させ、それら電源線・接地線が当該ロジック回路及び入出力回路と独立して布線させてもよい。この構成により、入出力回路とロジック回路の電源を容易に分離することが可能となる。

本発明の半導体チップのＩ／Ｏアレイ構造において、前記単位セルは、前記入出力回路配置領域、ロジック回路配置領域、及び前記静電破壊防止回路配置領域と共に、入出力回路用電源線配置領域、入出力回路用接地線配置領域、ロジック回路用電源線配置領域、及びロジック回路用接地線配置領域を有し、
前記入出力回路配置領域及びロジック回路配置領域が互いに平行に帯状に配設され、
前記入出力回路用電源線配置領域及び前記入出力回路用接地線配置領域が、前記入出力回路配置領域と直交すると共に、静電破壊防止回路配置領域の一辺側に、且つ前記入出力回路配置領域と直交する方向に沿って帯状に配設され、
前記ロジック回路用電源線配置領域及び前記ロジック回路用接地線配置領域が、前記ロジック回路配置領域と直交すると共に、静電破壊防止回路配置領域の他辺側に、且つ前記ロジック回路配置領域と直交する方向に沿って帯状に配設された構成であることがよい。

本発明によれば、Ｉ／Ｏアレイを効率よく構成することができ、パッケージ後にＩ／Ｏ（入出力回路）の静電破壊有無の確認が容易な半導体チップのＩ／Ｏアレイ構造を提供することができる。

次に、本発明の適用可能な実施形態を説明する。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。また、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。なお、各図において同一の符号を付されたものは同一の構成要素を示しており、適宜、説明を省略する。

図１は、実施形態に係る半導体装置を示す平面図である。図２は、図１のＡ−Ａ断面図である。図３は、実施形態に係る半導体チップを示す平面図である。図４は、実施形態に係る半導体装置の半導体チップ間の接続を説明するための概念図である。図５は、実施形態に係る半導体チップの入出力領域（Ｉ／Ｏアレイ）を構成する単位セル領域のレイアウト構造を示す概念図である。

本実施形態に係る半導体装置１００は、図１及び図２に示すように、配線チップ１０の同一主表面上に、第１の半導体チップ２０と、第２の半導体チップ３０とがフィリップチップ実装されている。なお、以下、第１の半導体チップ２０と第２の半導体チップ３０との対向する一辺に沿った方向をＹ方向、このＹ方向に対する直交方向をＸ方向として説明する。

配線チップ１０は、シリコン基板に不図示の複数の金属配線（例えばアルミ線や銅線など）が配されて形成されている。そして、各々の金属配線の一端側及び他端側に、第１の半導体チップ２０実装用の接続パッド１１Ａと、第２の半導体チップ３０実装用の接続パッド１１Ｂと、が各々接続され群を成している。

配線チップ１０の接続パッド１１Ａ，１１Ｂは、実装する第１の半導体チップ２０及び第２の半導体チップ３０の接続パッドに対応して、それぞれ格子状に配列されている。これら配線チップ１０の接続パッド１１Ａ，１１Ｂの配線ピッチは、実装するチップに応じて、適宜設定される。また、配線チップ１０の接続パッド１１Ａ，１１Ｂの数も、実装するチップに応じて、適宜設定される。

第１の半導体チップ２０は、図２に示すように、その接続パッド２１が配線チップ１０の接続パッド１１Ａ（パッド開口部）と向き合うように配置されている。

第１の半導体チップ２０の接続パッド２１は、図３に示すように、配線チップ１０の接続パッド１１Ａと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド２１と電気的に接続された入出力回路を含む単位セル領域２２が配設されている。このため、単位セル領域２２も接続パッド２１と共に格子状に配列されている。この単位セル領域をアレイ状に配列することで、入出力領域２３（Ｉ／Ｏアレイ）を構成している。単位セル領域２２及び接続パッド２１の配列は格子状に限られず、アレイ状に配列されていれば特に制限はなく、例えば、千鳥状に配列していてもよい。この単位セル領域をアレイ状に配列することで、入出力領域２３（Ｉ／Ｏアレイ）を構成している。

第１の半導体チップ２０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。

第２の半導体チップ３０は、図２に示すように、その接続パッド３１が配線チップ１０の接続パッド１１Ｂ（パッド開口部）と向き合うように配置されている。

第２の半導体チップ３０の接続パッド３１は、図３に示すように、配線チップ１０の接続パッド１１Ｂと同様に格子状に配列されて群を成している。そして、その直下（チップ厚み方向直下）に接続パッド３１と電気的に接続された入出力回路を含む単位セル領域３２が配設されている。このため、単位セル領域３２も接続パッド３１と共に格子状に配列されている。単位セル領域３２及び接続パッド３１の配列は格子状に限られず、アレイ状に配列されていれば特に制限はなく、例えば、千鳥状に配列していてもよい。この単位セル領域をアレイ状に配列することで、入出力領域３３（Ｉ／Ｏアレイ）を構成している。

第２の半導体チップ３０は、配線チップ１０とパッド（パッド開口部）同士が向き合うように配置され、パッド間がバンプ４０で物理的に接続され、かつ、電気的に接続されて、配線チップ１０上にフィリップチップ実装されている。

第１の半導体チップ２０と第２の半導体チップ３０とは、各接続パッド及び配線チップ１０の金属配線を介して電気的且つ物理的に接続されている。

ここで、第１の半導体チップ２０と第２の半導体チップ３０とは、図４に示すように電気的な接続が図られている。即ち、第１の半導体チップ２０の単位セル領域２２に設けられた出力回路２４としてのインターフェイスバッファ回路（例えばインバータ回路）と、第２の半導体チップ３０の単位セル領域３２に設けられた入力回路３５としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）とが、電気的に接続するように第１の半導体チップ２０の接続パッド２１及び第２の半導体チップ３０の接続パッド３１を介して接続している。

一方、第１の半導体チップ２０の単位セル領域２２に設けられた入力回路２５としてのインターフェイスバッファ回路（例えばクロックドインバータ回路）と、第２の半導体チップ３０の単位セル領域３２に設けられた出力回路３４としてのインターフェイスバッファ回路（例えばインバータ回路）と、電気的に接続するように第１の半導体チップ２０の接続パッド２１及び第２の半導体チップ３０の接続パッド３１を介して接続している。

各入出力回路（入力回路、出力回路）と各接続パッドとの間には静電破壊防止回路２６，３６（例えば静電保護ダイオード、静電保護トランジスタ）が配設されている。第１の半導体チップ２０の入出力回路（入力回路２５、出力回路２４）は、入出力回路（入力回路２５、出力回路２４）の動作を決定するためのロジック回路２７（所謂、コントロール回路）と電気的に接続され、当該ロジック回路２７を介して第１の半導体チップの内部回路（不図示）へ電気的に接続されている。そして、第２の半導体チップ３０の入出力回路（入力回路３５、出力回路３４）は、入出力回路（入力回路３５、出力回路３４）の動作を決定するためのロジック回路３７（所謂、コントロール回路）と電気的に接続され、当該ロジック回路３７を介して第２の半導体チップの内部回路（不図示）へ電気的に接続されている。

このようにして、第１の半導体チップ２０の接続パッド２１と第２の半導体チップ３０の接続パッド３１とを接続することで、上記バス・ライン接続が図られる。

また、第１の半導体チップ２０の入出力回路（入力回路２５、出力回路２４）は、その一端及び他端（そのソース及びドレインに位置する端）がそれぞれ電源線２８及び接地線２９により互いに電気的に接続している。また、同様に、第２の半導体チップ３０の入出力回路（入力回路３５、出力回路３４）は、その一端及び他端（そのソース及びドレインに位置する端）がそれぞれ電源線３８及び接地線３９により互いに電気的に接続されている。そして、図示しないが、このように電源線及び接地線により、互いに隣合う入出力回路が電気的に接続するようにした単位セル領域３２の配列方向（図５Ｙ方向）と直交方向（図５Ｘ方向）に配列した単位セル領域３２の入出力回路同士は、その一端及び他端（そのソース及びドレインに位置する端）でそれぞれ直接電気的に接続されている。なお、静電破壊防止回路も、電源線及び接地線に電気的に接続されている。

このようにして、アレイ状に配列した隣り合う入出力回路（入力回路、出力回路）は、互いに電気的に接続された構成となっている。

なお、図示しないが、アレイ状に配列した隣り合うロジック回路も、入出力回路（入力回路、出力回路）と同様に互いに電気的に接続された構成となっている。

ここで、第２の半導体チップ３０のＩ／Ｏアレイ構造を構成する単位セル領域３２は、図５に示すように、静電破壊防止回路配置領域３２Ａと、入出力回路配置領域３２Ｂと、ロジック回路配置領域３２Ｃと、入出力回路用電源線配置領域３２Ｄと、入出力回路用接地線配置領域３２Ｅと、ロジック回路用電源線配置領域３２Ｆと、ロジック回路用接地線配置領域３２Ｇと、で構成している。なお、図５中、単位セル領域３２は、見やすいように間隙を持って配列させて描いているが、実際には単位セル領域３２は隣接するように配列されている。

入出力回路配置領域３２Ｂは、Ｘ方向に沿って配列された単位セル領域３２の入出力回路（入力回路３５、出力回路３４）同士を電気的に接続させて、レール状（帯状）に配設されている。

入出力回路用電源線配置領域３２Ｄ及び入出力回路用接地線配置領域３２Ｅは、Ｘ方向に沿ってレール状（帯状）に配設された入出力回路配置領域３２Ｂと直交するように、Ｙ方向に沿って静電破壊防止回路配置領域３２Ａの一辺側に配設されている。入出力回路用電源線配置領域３２Ｄ及び入出力回路用接地線配置領域３２Ｅに配設される電源線及び接地線は、単位セル領域３２に配設される入出力回路（入力回路３５、出力回路３４）と電気的に接続している。

そして、入出力回路用電源線配置領域３２Ｄ及び入出力回路用接地線配置領域３２Ｅは、Ｙ方向に沿って配列された単位セル領域３２と共通化するようにレール状（帯状）配設しており、電源線及び接地線は、Ｙ方向に沿って配列された単位セル領域３２の入出力回路（入力回路３５、出力回路３４）同士を電気的に接続させている。このようにして、隣り合う単位セル領域３２の入出力回路（入力回路３５、出力回路３４）を電気的に接続している。

即ち、一方向（Ｘ方向）に配列された単位セル領域３２の隣合う入出力回路（入力回路３５、出力回路３４）同士を電気的に接続させ、当該一方向（Ｘ方向）と直交する方向に配列された単位セル領域３２の隣合う入出力回路（入力回路３５、出力回路３４）を電源線及び接地線により電気的に接続させて、アレイ状に配列した単位セル領域３２の入出力回路（入力回路３５、出力回路３４）を全て電気的に接続している。

一方、ロジック回路配置領域３２Ｃは、Ｘ方向に沿って配列された単位セル領域３２のロジック回路３７同士を電気的に接続させて、レール状（帯状）に配設されている。ロジック回路配置領域３２Ｃに配置されるロジック回路のセルとしては、例えば、入出力回路の動作を決定する回路、所謂コントロール回路の他、ＬＳＩのテストで用いられるバウンダリースキャンなどと同様なシフトレジスターなどが挙げられる。

ロジック回路用電源線配置領域３２Ｆ及びロジック回路用接地線配置領域３２Ｇは、Ｘ方向に沿ってレール状（帯状）に配設されたロジック回路配置領域３２Ｃと直交するように、Ｙ方向に沿って静電破壊防止回路配置領域３２Ａの他辺側に配設されている。ロジック回路用電源線配置領域３２Ｆ及びロジック回路用接地線配置領域３２Ｇに配設される電源線及び接地線は、単位セル領域３２に配設されるロジック回路３７と電気的に接続している。

そして、ロジック回路用電源線配置領域３２Ｆ及びロジック回路用接地線配置領域３２Ｇは、Ｙ方向に沿って配列された単位セル領域３２と共通化するようにレール状（帯状）配設しており、電源線及び接地線は、Ｙ方向に沿って配列された単位セル領域３２のロジック回路３７同士を電気的に接続させている。このようにして、隣り合う単位セル領域３２のロジック回路３７を電気的に接続している。

即ち、一方向（Ｘ方向）に配列された単位セル領域３２の隣合うロジック回路３７同士を電気的に接続させ、当該一方向（Ｘ方向）と直交する方向に配列された単位セル領域３２の隣合うロジック回路３７を電源線及び接地線により電気的に接続させて、アレイ状に配列した単位セル領域３２のロジック回路３７を全て電気的に接続している。

但し、これら電源線配置領域及び接地線配置領域に配設される電源線及び接地線は、図示しないが入出力回路、ロジック回路及び静電破壊防止回路と例えば層間絶縁膜を介して別層、即ち独立して布線され、入出力回路配置領域及びロジック回路配置領域と交差する領域又は並行する一部の領域の層間絶縁膜にビア（開口）を設けることで各々の電気的な接続を図っている。

このようにして、入出力回路とロジック回路との電源を分離している。

なお、本実施形態では、一方向（Ｘ方向）に配列された隣合う単位セル領域３２の入出力回路及びロジック回路はそれぞれ互いに電気的に直接接続し、他方（Ｙ方向）に配列された隣合う単位セル領域３２の入出力回路及びロジック回路は、それぞれ互いに電源線・設置線により電気的に接続した形態を説明したがこれに限られない。

具体的には、例えば、第１の金属配線層によって電源・接地線をＸ方向に沿ってレール状（帯状）に布線し、第２層の金属配線層によって第１の金属配線層と直交するように布線する。第１の配線層と第２の金属配線層が交差した領域の層間絶縁膜にビア（開口）を設けることで各々の電気的な接続を図る。第３層以上の金属配線層についても同様に下層の金属配線層と直行するように布線を行い、各配線層が交差した領域の層間絶縁膜にビア（開口）を設けることで各々の電気的な接続を図る。そして、これらの電源・接地線により、Ｘ方向及びＹ方向に配列した隣合う単位セル領域３２の入出力回路同士を電気的に接続することができる。

同様に、これらの電源・接地線により、Ｘ方向及びＹ方向に配列した隣合う単位セル領域３２のロジック回路同士も電気的に接続することができる。

ここで、入出力回路の電源・接地配線とロジック回路の電源・接地配線は、それぞれ独立して布線する。

また、図６に示すように、単位セル領域３２の静電破壊防止回路配置領域３２Ａの周囲には、単位セル領域３２からはみ出るようにＮ型ガードリング３２Ｈを設けることができる。このようにＮ型ガードリング３２Ｈを設けて、図７に示すように単位セル領域３２を直列に配列したり、回転或いは反転させてアレイ状に配列することで、一部の隣合う単位セル領域３２のＮ型ガードリング３２Ｈ同士が隣接して配置され、即ち隣合う単位セル領域３２のガードリングが共有化され、ガードリングの内部領域が増えることとなり、実質的に各種素子の配置領域が増える。結果、特に出力回路のトランジスタのサイズを大きくすることができるため駆動能力を低減させることなく回路を構成できる利点がある。図６及び図７は、静電破壊防止回路配置領域以外は省略している。

同様に、図８に示すように、単位セル領域３２の静電破壊防止回路配置領域３２Ａの周囲には、単位セル領域３２からはみ出るように、Ｎ型ガードリング３２Ｈ及びＰ型ガードリング３２Ｉも設けることができる。この場合でも、図９に示すように、はみ出る単位セル領域３２を直列に配列したり、回転或いは反転させてアレイ状に配列すると、一部の隣合う単位セル領域３２のＮ型ガードリング３２Ｈ及びＰ型ガードリング３２Ｉ同士がそれぞれ隣接して配置され、即ち隣合う単位セル領域３２のガードリングが共有化され、ガードリング領域が増えることとなり、実質的に各種素子の配置領域が増える。結果、特に出力回路のトランジスタのサイズを大きくすることができるため駆動能力を低減させることなく回路を構成できる利点がある。図８及び図９は、静電破壊防止回路配置領域以外は省略している。

上記レイアウト構造の単位セル領域３２をもとにＩ／Ｏアレイを構成するには、例えば、ロジック回路（セル）を形成しない状態、つまり、静電防止回路及び入出力回路（入力回路、出力回路）をライブラリー化しておき、単位セル領域３２の配置方向と、ロジック回路の配置・配線を行うための回路接続情報をもとに市販の配置配線ツールによって自動で行うことが可能となり、効率的にＩ／Ｏアレイを構成することができる。

なお、第１半導体チップ２０も、第２半導体チップ３０と同様の構成とすることができる。

以上説明した本実施形態では、第１の半導体チップ２０及び第２の半導体チップ３０における外部（互いのチップ）との接続を図るための接続パッド２１，３１毎に入出力回路（入力回路２５，３５、出力回路２４，３４）を配設し、これらをアレイ状（に配列している。即ち、入出力回路（入力回路２５，３５、出力回路２４，３４）を含む単位セル領域２２，３２をアレイ状に配列して、Ｉ／Ｏアレイ（入出力領域２３，３３）を構成している。このため、チップに多ビットのＩ／Ｏアレイ（アレイ状に配列された単位セル領域で構成される入出力領域２３，３３）を実現でき、例えば、２５６〜４０９６ビットのビット幅を持つ第１の半導体チップ２０及び第２の半導体チップ３０となっている。従って、周波数を上昇させる必要がなく、クロストークによるノイズなどが発生することなく、バス間の転送レートを飛躍的に改善することができる。即ち、互いのチップ間の転送レートが高い半導体装置となる。

また、本実施形態では、各チップの接続パッド２１，３１と入出力回路（入力回路２５，３５、出力回路２４，３４）との間に静電破壊防止回路２６，３６をそれぞれ配設し、当該パッド（及び入出力回路）と共に静電破壊防止回路２６，３６をアレイ状に配列して各単位セル領域２２，３２を構成している。この構成により、アレイ状に配列した接続パッド２１，３１毎に入出力回路（入力回路２５，３５、出力回路２４，３４）を配設した半導体チップの静電破壊が防止できる。

そして、例えば、第２の半導体チップ３０における入出力回路を配置して入力回路配置領域３２Ｂをレール状に敷設すると共に、ロジック回路を配置してロジック回路配置領域３２Ｃもレール状に敷設し、且つ接続パッドと入出力回路との間に配設される静電破壊防止回路を配置して静電破壊防止回路配置領域３２Ａも敷設し、これら領域で構成される単位セル領域３２をアレイ状に配列するように、単位セル領域３２をレイアウト構成とすることで、当該単位セル領域３２を直列に配列したり、回転或いは反転させて、容易に格子状、即ちアレイ状に配列させることができる。即ち、Ｉ／Ｏアレイ構造のレイアウト効率に優れる。なお、本実施形態では、Ｘ方向に沿って配列した単位セル領域３２の群をＹ方向に繰り返し反転させるように配列している。

通常、半導体チップを例えば配線チップなどのインターポーザにダイボンディングなどにより実装する際、静電破壊が生じる可能性があるが、入出力回路を個々に独立して作製した場合、外部に信号として取り出せないため、不良品を判別するのが困難である。そこで、隣合う単位セル領域２２，３２の入出力回路（入力回路２５，３５、出力回路２４，３４）同士を電気的に接続し、且つ入出力回路（入力回路２５，３５、出力回路２４，３４）とロジック回路２７、３７との電源を分離することで、静電破壊が生じた際、例えば、一つの単位セル領域２２，３２における入出力回路（入力回路２５，３５、出力回路２４，３４）をモニターすることで、半導体チップを配線チップに実装して静電破壊が生じた際、リーク電流として検知することが可能となり、不良品判別が容易となる。

加えて、単位セル領域２２，３２間のロジック回路同士をロジック回路用電源線・接地線により互いに接続させ、単位セル領域２２，３２間の前記入出力回路同士を入出力回路用電源線・接地線により互いに接続させ、それらの電源線・接地線を当該回路と独立して布線することで、入出力回路とロジック回路の電源を容易に分離することが可能となる。

なお、本実施形態に係る半導体双対及び半導体装置は、例えば、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化並びに少消費電力を志向するシステムの半導体装置に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。

実施形態に係る半導体装置を示す平面図である。 図１のＡ−Ａ断面図である。 実施形態に係る半導体チップを示す平面図である。 実施形態に係る半導体装置の半導体チップ間の接続を説明するための概念図である。 実施形態に係る半導体チップの入出力領域（Ｉ／Ｏアレイ）を構成する単位セル領域のレイアウト構造を示す概念図である。 静電破壊防止回路配置領域の周囲にＮ型ガードリングを設けた単位セル領域の一例を示す平面図である。 Ｎ型ガードリングを設けた単位セル領域をアレイ状に配列する一例を示す平面図である。 静電破壊防止回路配置領域の周囲にＮ型ガードリング及びＰ型ガードリングを設けた単位セル領域の一例を示す平面図である。 Ｎ型ガードリング及びＰ型ガードリングを設けた単位セル領域をアレイ状に配列する一例を示す平面図である。

符号の説明

１０ 配線チップ
１１Ａ，１１Ｂ 接続パッド
２０ 第１の半導体チップ
２１ 接続パッド
２２ 単位セル領域
２３ 入出力領域
２４ 出力回路
２５ 入力回路
２６ 静電破壊防止回路
２７ ロジック回路
２８ 電源線
２９ 接地線
３０ 第２の半導体チップ
３１ 接続パッド
３２ 単位セル領域
３２Ａ 静電破壊防止回路配置領域
３２Ｂ 入出力回路配置領域
３２Ｃ ロジック回路配置領域
３２Ｄ 入出力回路用電源線配置領域
３２Ｅ 入出力回路用接地線配置領域
３２Ｆ ロジック回路用電源線配置領域
３２Ｇ ロジック回路用接地線配置領域
３２Ｈ Ｎ型ガードリング
３２Ｉ Ｐ型ガードリング
３３ 入出力領域
３４ 出力回路
３５ 入力回路
３６ 静電破壊防止回路
３７ ロジック回路
３８ 電源線
３９ 接地線
４０ バンプ
１００ 半導体装置

Claims (3)

1. アレイ状に配列された接続パッド群のパッド毎に当該パッドと電気的に接続した入出力回路を配置した帯状の入出力回路配置領域と、
   少なくとも前記入出力回路の動作を決定するロジック回路を配置した帯状のロジック回路配置領域と
   前記接続パッド群のパッドと前記入出力回路との間に電気的な接続関係で配設される静電破壊防止回路を配置した静電破壊防止回路配置領域と、
   を持つ単位セル領域を有し、
   当該単位セル領域を前記接続パッド群のパッドと共にアレイ状に配列し、隣合う前記単位セル領域の前記入出力回路同士を入出力回路用電源線・接地線により電気的に接続し、隣合う前記単位セル領域の前記ロジック回路同士をロジック回路用電源線・接地線により電気的に接続し、且つ前記入出力回路と前記ロジック回路との電源を分離したことを特徴とする半導体チップのＩ／Ｏアレイ構造。
2. 前記単位セル領域間の前記ロジック回路同士をロジック回路用電源線・接地線により互いに接続させ、前記単位セル領域間の前記入出力回路同士を入出力回路用電源線・接地線により互いに接続させ、それら電源線・接地線が当該ロジック回路及び入出力回路と独立して布線されてなることを特徴とする請求項１に記載の半導体チップのＩ／Ｏアレイ構造。
3. 前記単位セルは、前記入出力回路配置領域、ロジック回路配置領域、及び前記静電破壊防止回路配置領域と共に、入出力回路用電源線配置領域、入出力回路用接地線配置領域、ロジック回路用電源線配置領域、及びロジック回路用接地線配置領域を有し、
   前記入出力回路配置領域及びロジック回路配置領域が互いに平行に帯状に配設され、
   前記入出力回路用電源線配置領域及び前記入出力回路用接地線配置領域が、前記入出力回路配置領域と直交すると共に、静電破壊防止回路配置領域の一辺側に、且つ前記入出力回路配置領域と直交する方向に沿って帯状に配設され、
   
   前記ロジック回路用電源線配置領域及び前記ロジック回路用接地線配置領域が、前記ロジック回路配置領域と直交すると共に、静電破壊防止回路配置領域の他辺側に、且つ前記ロジック回路配置領域と直交する方向に沿って帯状に配設された、
   ことを特徴とする請求項１に記載の半導体チップのＩ／Ｏアレイ構造。

Images