JP2007235002A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置において、クロストークノイズ等の外来ノイズの影響を低減し、回路の誤動作を防止することができる技術を提供する。
【解決手段】ノイズの影響を受けやすいレベルシフタ回路の入力信号の一部であるＴｒｕｅ信号配線３０３及びＢａｒ信号配線３０５と、これらをシールドするシールド配線３０４ａ，３０４ｂ及びシールド配線３０６ａ，３０６ｂとを、ＩＯセル３０１上に設け、それらのＩＯセル３０１を並べて配置することにより、Ｔｒｕｅ信号配線３０３及びＢａｒ信号配線３０５の接続を行う。これらの配線の配置は、複数のＩＯセル上を通過するように配置し、平行または積層構造とする。
【選択図】図３

Description

本発明は、半導体装置に関し、特にその装置のＩＯセル部分の構成とそのレイアウト手法に適用して有効な技術に関する。

本発明者が検討した技術として、例えば、半導体装置においては、以下の技術が考えられる。

ＬＳＩ（大規模集積回路）のＩＯ（入出力回路）領域において、異なった電圧を持った領域間で信号のやり取りをするとき、特に電圧の低いＩＯ領域から、電圧の高いＩＯ領域に信号を伝達する時には、信号のレベルアップが必要となる。

また、この信号生成時にはレベルアップ回路のレイアウト上、ノイズ感度の高い配線を引き回す必要がある。

電圧の低いＩＯ領域から電圧の高いＩＯ領域へのレベルアップ信号の生成に、レベルアップ前の電源領域（電圧の低い領域）で、Ｔｒｕｅ／Ｂａｒ（正／反転）信号を生成する。この信号をレベルアップ回路のある電圧の高いＩＯ領域へ、通常のＰ＆Ｒ（配置配線）ツールを使用して自動配線を行い、レベルアップ信号を生成する。

その時、クロストークノイズ等による影響を少なくするため、Ｔｒｕｅ／Ｂａｒ信号の配線長が短くなるように、レベルアップが必要となるようなＩＯ電源領域同士が近くなるようなピン配置にする必要がある。

なお、本発明に係る半導体装置に関する技術としては、例えば、特許文献１に記載される技術などが挙げられる。特許文献１の技術は、ＬＳＩのコア内にあるアナログ等のマクロモジュールの境界上に、囲むようにシールド配線を設けているものである。このシールド配線を、マクロモジュール等の電源端子や電源配線を介して他の配線層の電源配線等に電気的に接続して、シールド配線の電位を固定することにより、クロストークの影響や配線間に生じる容量を見積もることにより、正確な遅延値を求めるというものである。そして、ＬＳＩ内のレイアウト工程としては、まず、フロアプランを行い、電源配線のレイアウト（ＩＯセルのレイアウト）を行った後に、シールド配線を生成するものである。
特開２００３−２７３２３１号公報

ところで、前記のような半導体装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、ＬＳＩ内部のフロアプランやＬＳＩ実装上、レベルアップが必要な電源領域が、チップの端から端となってしまう時など、どうしてもレベルアップ信号生成時のＴｒｕｅ／Ｂａｒ信号を長距離で配線しなければならないことがある。これを従来どおりのＰ＆Ｒツールで自動配線してしまうと、Ｔｒｕｅ／Ｂａｒ信号がクロストークノイズ等の影響を受け、Ｔｒｕｅ／Ｂａｒ信号の接続先のレベルアップ回路が誤動作を起こす可能性がある。

そこで、本発明の目的は、半導体装置において、クロストークノイズ等の外来ノイズの影響を低減し、回路の誤動作を防止することができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体装置は、ノイズの影響を受けやすい第１の信号配線と、これをシールドする第１のシールド配線とを、ＩＯセル上に設け、それらのＩＯセルを並べて配置することにより、第１の信号配線の接続を行うものである。

また、信号配線がＴｒｕｅ／Ｂａｒ信号配線等の場合、Ｔｒｕｅ信号配線（第１の信号配線）とＢａｒ信号配線（第２の信号配線）のそれぞれに、第１及び第２のシールド配線を並行して設ける。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

（１）Ｔｒｕｅ／Ｂａｒ信号のような、ノイズ耐性の弱い信号に関して、シールドを行うことによって、クロストークノイズ等の外来ノイズの低減が図れるため、回路の誤動作を防止できる。

（２）Ｔｒｕｅ／Ｂａｒ信号配線等がＩＯ領域を通ることで、配線距離がＴｒｕｅ／Ｂａｒ共に等距離となり、長距離配線でも、信号のタイミングがずれない。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

本発明の特徴を分りやすくするために、本発明の前提技術と比較して説明する。

（本発明の前提技術）
図１は、本発明の前提技術及び本発明の実施の形態１，２において、ＩＯ電源領域ＶＣＣ１（２．５Ｖ）からＩＯ電源領域ＶＣＣ２（３．３Ｖ）へのレベルアップ回路の構成を示す回路図である。

図１の回路は、ＩＯ電源領域ＶＣＣ１（２．５Ｖ）にある信号Ａ１を、離れたＩＯ電源領域ＶＣＣ２（３．３Ｖ）の信号Ａ２へ信号の電圧レベルを変換する回路であり、ＩＯ電源領域ＶＣＣ１内にあるＴ／Ｂバッファセル１０１、ＩＯ電源領域ＶＣＣ２内にあるレベルシフタセル１０２などからなる。そして、Ｔ／Ｂバッファセル１０１からレベルシフタセル１０２へ、Ｔｒｕｅ信号とＢａｒ信号（Ｔｒｕｅ信号の反転信号）が入力している。このＴｒｕｅ信号とＢａｒ信号の信号配線が、ＩＯ電源領域ＶＣＣ１およびＶＣＣ２の位置関係により長距離となることがある。

図２（ａ）に、Ｔｒｕｅ信号とＢａｒ信号の信号配線の一例を示す。図２は、自動配線によるＩＯ間長距離配線のレイアウトイメージ図である。

図２（ａ）のように、ＬＳＩ２００内において、ＩＯ電源領域ＶＣＣ１（２．５Ｖ）とＩＯ電源領域ＶＣＣ２（３．３Ｖ）が離れている場合、図１のＴ／Ｂバッファセル１０１から出力されるＴｒｕｅ／Ｂａｒ信号を、従来はＰ＆Ｒツールによる自動配線で配線を行っていた。この方式では、コア内での自動配線によりＩＯ間長距離配線を行うので、コア内に配置された配線から生ずる信号の影響によるノイズの影響が懸念される。

また、上記のノイズ等による影響を少なくするため、Ｔｒｕｅ／Ｂａｒ信号の配線長が短くなるように、レベルアップが必要となるようなＩＯ電源領域同士が近くなるようなピン配置とした場合を図２（ｂ）に示す。しかしながら、このようなレイアウトを行った場合でも、上記のコア内配線からのノイズの影響は避けられない。

（実施の形態１）
図３（ａ）〜（ｃ）は、本発明の実施の形態１による半導体装置において、ＩＯセル内の信号配線及びシールド配線の構造を示す図、図４は、ＩＯセル配置時の信号配線及びシールド配線を示すイメージ図、図５は、第１層メタル（Ｍｅｔａｌ１）シールド配線での長距離配線を示すイメージ図、図６（ａ），（ｂ）は、ＩＯセル内の信号配線、シールド配線及び周回電源配線の構造を示す図、図７は、第１層メタル（Ｍｅｔａｌ１）シールド配線上空の周回電源配線を示すイメージ図である。

まず、図３により、本実施の形態１におけるＩＯセル３０１内のシールド配線構造を説明する。図３（ａ）は、ＩＯセルの上方から見た平面図である。図３（ａ）に示すように、ＩＯセル３０１には、ボンディングパッド３０２と、Ｔｒｕｅ信号配線３０３と、そのシールド配線３０４ａ，３０４ｂと、Ｂａｒ信号配線３０５と、そのシールド配線３０６ａ，３０６ｂなどが配置されている。Ｔｒｕｅ信号とＢａｒ信号（Ｔｒｕｅ信号の反転信号）は、前述の図１で説明したように、Ｔ／Ｂバッファセル１０１からレベルシフタセル１０２へ入力している信号配線の一部である。

そして、Ｔｒｕｅ信号配線３０３、Ｂａｒ信号配線３０５及びシールド配線３０４ａ，３０４ｂ，３０６ａ，３０６ｂは、複数のＩＯセル上を通過するように配置されている。なお、Ｔｒｕｅ信号配線３０３、Ｂａｒ信号配線３０５、シールド配線３０４ａ，３０４ｂ，３０６ａ，３０６ｂは第１層メタルで構成されている。

また、Ｔｒｕｅ信号配線３０３、Ｂａｒ信号配線３０５は、異なる電源領域間の信号配線であるため、配線の途中に他の電源が供給されるバッファを挿入することができない配線である。

図３（ｂ）は、Ｂａｒ信号配線３０５及びそのシールド配線３０６ａ，３０６ｂ部分の詳細図である。シールド配線３０６ａ，３０６ｂは、第１層ビア（Ｖｉａ１）３０７により、第２層メタル（Ｍｅｔａｌ２）のシールド配線３０６ｃと接続されている。

図３（ｃ）は、図３（ｂ）のＡ−Ａ切断面における断面図である。Ｂａｒ信号配線３０５及びそのシールド配線３０６ａ，３０６ｂの下方には、Ｐ型基板（Ｐ−ｓｕｂ）３０８が存在している。そして、シールド配線３０６ａ，３０６ｂ，３０６ｃ、第１層ビア３０７、Ｐ型基板３０８は、同電位（基板電位ＶＳＳ）となっている。すなわち、Ｂａｒ信号配線３０５は、シールド配線３０６ａ，３０６ｂ，３０６ｃ、第１層ビア３０７、Ｐ型基板３０８により囲まれてシールドされている。

なお、Ｔｒｕｅ信号配線３０３についても、Ｂａｒ信号配線３０５と同様な構造となっている。また、Ｔｒｕｅ信号配線３０３とＢａｒ信号配線３０５の配置は、本実施の形態１に限定されず、入れ替えて配置してもよい。さらに、信号配線は、３本以上であってもよい。

図４のように、使用するすべてのＩＯセルに周回用のシールド配線を設け、シールドで囲まれた第１層メタルに、Ｔ／Ｂバッファセル１０１の出力であるＴｒｕｅ／Ｂａｒ信号を接続する。また、出力先のレベルシフタセル１０２も、シールド配線からＴｒｕｅ／Ｂａｒ信号を接続する。

このように、使用するＩＯセルすべてにシールド配線を持たせているため、ＩＯセルを配置することにより、Ｔｒｕｅ／Ｂａｒ信号が配線される。Ｔｒｕｅ／Ｂａｒ信号はコア内を通らずにＩＯ領域で配線され、シールドによりノイズの影響を低減することができる。

また、Ｔ／Ｂバッファセル１０１とレベルシフタセル１０２を接続するＴｒｕｅ／Ｂａｒ信号が配置されたＩＯセル３０１以外のＩＯセル（フィルセル）には、Ｔｒｕｅ／Ｂａｒ信号を配置する必要はない。すなわち、信号配線の寄生容量や寄生抵抗を低減するために、Ｔｒｕｅ／Ｂａｒ信号配線のないシールドカットセル４０１を用意する。そして、ＩＯセル間の接続を遮断するシールドカットセル４０１を信号配線の両端に配置して、無駄な配線寄生容量や配線寄生抵抗を低減する。このように、本実施の形態においては、Ｔｒｕｅ／Ｂａｒ信号配線およびＴｒｕｅ／Ｂａｒ信号配線用のシールド配線が配置されたＩＯセル３０１と、Ｔｒｕｅ／Ｂａｒ信号配線が配置されないＩＯセル（シールドカットセル４０１）とが存在する。

図５は、第１層メタル（Ｍｅｔａｌ１）シールド配線によるＬＳＩ５００内部における長距離配線を示している。ＩＯ電源領域ＶＣＣ１（２．５Ｖ）内のＴ／Ｂバッファセル１０１から出力されたＴｒｕｅ／Ｂａｒ信号配線が、ＩＯ領域上辺、ＩＯ領域右辺及びＩＯ領域下辺を周回して、ＩＯ電源領域ＶＣＣ２（３．３Ｖ）内のレベルシフタセル１０２に入力している。また、図５のように、Ｔｒｕｅ／Ｂａｒ信号配線の長さが、ＬＳＩ５００の一辺の長さより長い場合に、特に有効である。

図６は、信号配線及びシールド配線の上に周回電源配線を設けた場合の構造を示している。図６（ａ）は、ＩＯセルの上方から見た平面図である。図６（ａ）に示すように、Ｔｒｕｅ／Ｂａｒ信号配線及びシールド配線の上層には、Ｔｒｕｅ／Ｂａｒ信号配線よりも太い周回電源配線６０１，６０２が、ＩＯセル３０１上を通過している。

図６（ｂ）は、図６（ａ）のＢ−Ｂ切断面における断面図である。図６（ｂ）に示すように、シールド配線３０４ａ，３０４ｂ，３０４ｃ，３０６ａ，３０６ｂ，３０６ｃは、第２層ビア（Ｖｉａ２）６０３を介して第３層メタル（Ｍｅｔａｌ３）６０４に接続され、さらに第３層ビア（Ｖｉａ３）６０５を介して第４層メタル（Ｍｅｔａｌ４）６０６に接続されている。そして、それらは同電位（基板電位ＶＳＳ）となっている。そして、第４層メタル（Ｍｅｔａｌ４）６０６の上層には、第５層メタル（Ｍｅｔａｌ５）による周回電源配線６０１，６０２がある。

図７は、周回電源配線を設けた場合のＬＳＩ全体図である。図７に示すように、ＩＯ領域上において、周回電源配線６０１，６０２がシールド配線の上を通過している。

したがって、本実施の形態１による半導体装置によれば、長距離配線部分をすべてシールド配線で覆うため、外部からのノイズの影響を受けない。また、Ｔｒｕｅ／Ｂａｒ信号がＩＯ領域内を通ることで、Ｔｒｕｅ／Ｂａｒ信号を等距離で配線でき、配線寄生容量や配線寄生抵抗が同等となり、信号タイミングがずれない。

また、ＩＯセルを並べるだけで、信号配線の接続ができるので、セル間を接続するための自動配線の必要がなく、配線の設計が容易である。すなわち、背景技術で示したような、電源配線のレイアウト（ＩＯセルのレイアウト）を行った後に、シールド配線を生成する手法では、既にＩＯセル内の配線の配置は決定しているため、新たにシールド配線を設けることは非常に困難である。これに対して、本実施の形態では、ＩＯセルのレイアウト時にシールド配線も配置されることになるので、配線の設計を大幅に簡略化することが可能となる。

（実施の形態２）
図８（ａ）〜（ｃ）は、本発明の実施の形態２による半導体装置において、ＩＯセル内の信号配線及びシールド配線の構造を示す図である。

前記実施の形態１では、Ｔｒｕｅ／Ｂａｒ信号配線の２本ペアを第１層メタルで平行に配線しているが、本実施の形態２では、配線構造を変更して、第１層メタル（Ｍｅｔａｌ１）と第３層メタル（Ｍｅｔａｌ１）で引き回している。すなわち、本実施の形態２では、Ｔｒｕｅ／Ｂａｒ信号配線とシールド配線を縦積みの積層構造としている。

図８により、本実施の形態２におけるＩＯセル３０１ａ内のシールド配線構造を説明する。図３（ａ）は、ＩＯセルの上方から見た平面図である。図３（ａ）に示すように、ＩＯセル３０１ａには、ボンディングパッド３０２ａと、Ｔｒｕｅ信号配線３０３と、そのシールド配線３０４ａ，３０４ｂなどが配置され、その下層にＢａｒ信号配線３０５と、そのシールド配線３０６ａ，３０６ｂなどが配置されている。なお、Ｔｒｕｅ信号配線３０３、シールド配線３０４ａ，３０４ｂは第３層メタルで構成され、Ｂａｒ信号配線３０５、シールド配線３０６ａ，３０６ｂは第１層メタルで構成されている。

図３（ｂ）は、Ｔｒｕｅ信号配線３０３及びそのシールド配線３０４ａ，３０４ｂ部分の詳細図である。シールド配線３０４ａ，３０４ｂは、第３層ビア（Ｖｉａ３）６０５により、第４層メタル（Ｍｅｔａｌ４）のシールド配線３０４ｃと接続されている。

図３（ｃ）は、図３（ｂ）のＣ−Ｃ切断面における断面図である。Ｂａｒ信号配線３０５及びそのシールド配線３０６ａ，３０６ｂの下方には、Ｐ型基板（Ｐ−ｓｕｂ）３０８が存在している。そして、シールド配線３０６ａ，３０６ｂ，３０６ｃ、第１層ビア３０７、Ｐ型基板３０８は、同電位（基板電位ＶＳＳ）となっている。すなわち、Ｂａｒ信号配線３０５は、シールド配線３０６ａ，３０６ｂ，３０６ｃ、第１層ビア３０７、Ｐ型基板３０８により囲まれてシールドされている。また、シールド配線３０６ｃは、第２層ビア（Ｖｉａ２）６０３により、第３層メタルのシールド配線３０４ａ，３０４ｂと接続されている。さらに、シールド配線３０４ａ，３０４ｂは、第３層ビア６０５により、第４層メタル（Ｍｅｔａｌ４）のシールド配線３０４ｃと接続されている。そして、それらは、同電位（基板電位ＶＳＳ）となっている。すなわち、Ｔｒｕｅ信号配線３０３は、シールド配線３０４ａ，３０４ｂ，３０４ｃ、第２層ビア６０３、第３層ビア６０５、シールド配線３０６ｃにより囲まれてシールドされている。

なお、Ｔｒｕｅ信号配線３０３とＢａｒ信号配線３０５の配置は、本実施の形態２に限定されず、入れ替えて配置してもよい。さらに、信号配線は、３本以上であってもよい。

したがって、本実施の形態２の半導体装置によれば、前記実施の形態１と同様の効果が得られるとともに、信号配線及びシールド配線を積層構造とすることにより、平行に配線するよりも実装面積が少なくて済む。

本発明は、ＩＯ間に長距離配線が必要なＬＳＩ、携帯電話向け等の多電源分離のＬＳＩ全般について、特に有効である。ＩＯ間信号は、特に大規模ＬＳＩとなると、長距離配線になりやすいので、ノイズ低減のため、シールドなどの対策が必要になる可能性が高いからである。また、多電源分離となると、ＩＯ間信号のやり取りにレベルアップ／ダウンの処理が必要になる可能性が高いからである。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、Ｔｒｕｅ／Ｂａｒ信号やレベルアップ回路について説明したが、これに限定されるものではなく、他の信号や他の回路についても適用可能である。

本発明は、ＩＯ間に長距離配線が必要なＬＳＩ、携帯電話向け等の多電源分離のＬＳＩ全般において利用可能である。

本発明の前提技術及び本発明の実施の形態１，２において、ＩＯ電源領域ＶＣＣ１（２．５Ｖ）からＩＯ電源領域ＶＣＣ２（３．３Ｖ）へのレベルアップ回路の構成を示す回路図である。 （ａ）は、本発明の前提技術において、Ｔｒｕｅ信号とＢａｒ信号の信号配線の一例を示す説明図、（ｂ）は、Ｔｒｕｅ信号とＢａｒ信号の信号配線の他の一例を示す説明図である。 （ａ）〜（ｃ）は、本発明の実施の形態１による半導体装置において、ＩＯセル内の信号配線及びシールド配線の構造を示す図である。 本発明の実施の形態１による半導体装置において、ＩＯセル配置時の信号配線及びシールド配線を示すイメージ図である。 本発明の実施の形態１による半導体装置において、第１層メタルによるシールド配線での長距離配線を示すイメージ図である。 （ａ），（ｂ）は、本発明の実施の形態１による半導体装置において、ＩＯセル内の信号配線、シールド配線及び周回電源配線の構造を示す図である。 本発明の実施の形態１による半導体装置において、シールド配線上空の周回電源配線を示すイメージ図である。 （ａ）〜（ｃ）は、本発明の実施の形態２による半導体装置において、ＩＯセル内の信号配線及びシールド配線の構造を示す図である。

符号の説明

１０１ Ｔ／Ｂバッファセル
１０２ レベルシフタセル
２００，５００ ＬＳＩ
３０１，３０１ａ ＩＯセル
３０２，３０２ａ ボンディングパッド
３０３ Ｔｒｕｅ信号配線
３０４ａ，３０４ｂ，３０４ｃ，３０６ａ，３０６ｂ，３０６ｃ シールド配線
３０５ Ｂａｒ信号配線
３０７ 第１層ビア（Ｖｉａ１）
３０８ Ｐ型基板（Ｐ−ｓｕｂ）
４０１ シールドカットセル
６０１，６０２ 周回電源配線
６０３ 第２層ビア（Ｖｉａ２）
６０４ 第３層メタル（Ｍｅｔａｌ３）
６０５ 第３層ビア（Ｖｉａ３）
６０６ 第４層メタル（Ｍｅｔａｌ４）

Claims (12)

1. 第１の信号配線と、前記第１の信号配線と並行する第１のシールド配線とを備えたＩＯセルを有し、
   前記第１の信号配線及び前記第１のシールド配線は、複数のＩＯセル上を通過するように配置されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１のシールド配線は、前記第１の信号配線の両側に配置された複数の同電位の配線から構成されることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記ＩＯセルは、第２の信号配線と、前記第２の信号配線と並行する第２のシールド配線とをさらに備え、
   前記第２の信号配線及び前記第２のシールド配線は、前記複数のＩＯセル上を通過するように配置されており、
   前記第２の信号配線の信号は、前記第１の信号配線の信号の反転信号であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１の信号配線の上層には、前記第１の信号配線より太い電源配線が配置されていることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記第１の信号配線の下層には、半導体基板が存在し、前記第１のシールド配線と前記半導体基板の電位が同じであることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第１の信号配線の信号は、異なる電源領域間の信号であることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記第１の信号配線は、配線の途中にバッファを挿入することができない配線であることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記第１の信号配線の長さは、前記半導体装置を構成する半導体チップの一辺の長さより長いことを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１の信号配線によるＩＯセル間の接続を遮断するための、前記第１の信号配線を含まないＩＯセルをさらに有することを特徴とする半導体装置。
10. 請求項３記載の半導体装置において、
    前記第１の信号配線及び前記第１のシールド配線と、前記第２の信号配線及び前記第２のシールド配線とは、積層構造となっていることを特徴とする半導体装置。
11. 請求項３記載の半導体装置において、
    前記第１及び第２の信号配線の信号は、レベルシフタ回路の入力信号の一部であることを特徴とする半導体装置。
12. 請求項３記載の半導体装置において、
    前記第１及び第２の信号配線は、同じ長さであることを特徴とする半導体装置。

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