TWI533433B - 積體電路和在此積體電路內提供靜電放電保護的方法 - Google Patents

積體電路和在此積體電路內提供靜電放電保護的方法

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Description

積體電路和在此積體電路內提供靜電放電保護的方法
本發明係關於具有靜電放電(ESD)保護電路系統之積體電路及在此積體電路內提供ESD保護之方法。
通常，積體電路將包含執行積體電路之處理功能所需之功能電路系統以及用於提供該功能電路系統與積體電路外部組件之間的介面之介面電路系統(經常稱為輸入/輸出(I/O)電路系統)。介面電路系統經常採用I/O環之形式，該I/O環圍繞功能電路系統及合併全部所需的I/O單元以促進滿足積體電路之輸入/輸出的需要。
積體電路可受到各種ESD源影響，且有必要保護功能電路系統不受彼等ESD源危害。通常，藉由將ESD保護電路合併至I/O環之相關I/O單元內部來實現此目的。
由於積體電路之尺寸及複雜性增加及積體電路合併諸如多個功率域之功能，故此可引起設計相關I/O環時之嚴重挑戰。特定言之，由於I/O數量增加，故此引起I/O環內部之顯著空間限制，導致需要對各種I/O單元越來越空間有效的設計，包括合併ESD保護電路的I/O單元。隨著多個功率域之額外複雜性，亦有必要為所有各種功率域提供適當的ESD保護。
積體電路實施技術之發展亦對ESD保護機構提供進一步挑戰。舉例而言，用於積體電路之覆晶裝配技術提 供凸塊連接點之一陣列，該等凸塊連接點允許在晶片內部之各處建立外部連接，而不受限於I/O環。儘管此覆晶裝配可(例如)在藉由允許與適當的凸塊連接點進行功率連接來建立多個功率域中提供改良之靈活性，但是由於I/O環內部之ESD保護電路需要佈線，故此覆晶裝配將各種功率域之適當ESD保護問題複雜化。
J Miller等人所撰寫之文章「Comprehensive ESD Protection for Flip-Chip Products in a Dual Gate Oxide 65 nm CMOS Technology」，EOS/ESD研討會06/186，4A，4-1至4-10，描述了覆晶產品中所使用之模塊ESD軌夾網路配置。根據所描述之技術，輸出VDD(OVDD)段之所有需要的ESD元件全部包含在用於彼段之I/O單元內部，不需要功率/接地或墊片單元。儘管由於更為有效之設計此方法可使得能夠在I/O環內部實現空間節省，但是仍然出現的重要的問題是如何有效地將功能電路系統內部之功能組件組(例如，與特定功率域相關之一組功能組件)與提供於I/O環內部之ESD保護元件耦接。特定言之，若功能組件組位於相對遠離I/O環處(例如，朝向積體電路之中心區域)，則在某些情況下在組件與I/O環內部相關ESD保護元件之間找到適當的佈線路徑是非常困難及不可實行的。即使當可找到佈線，若彼佈線為相對長的，則在功能組件與ESD保護電路系統之間之路徑中將存在額外電阻，該額外電阻可導致所需ESD夾尺寸的增加，從而增加I/O環內部之ESD保護電 路系統之空間需要。
P Juliano等人所撰寫之文章「ESD Protection Design Challenges for a High Pin-Count Alpha Microprocessor in a 0.13 μm CMOS SOI Technology」，EOS/ESD研討會論文集彙編2003，描述了積體電路佈置，在該佈置中修改了平面佈置計劃以便將一定數量單獨的I/O塊合併至積體電路之面積內部，而不是使用傳統的I/O環。儘管使用此等分佈的I/O塊可藉由允許相關I/O單元內部之ESD保護電路系統定位成實體更接近相關功能組件來減輕一些上文提到的佈線問題，但是相較於I/O環，由於各種I/O塊之放置必須在平面計劃階段固定，故使用此等I/O塊顯著減少了靈活性。在沒有I/O環之情況下使用此等I/O單元亦影響靈活性，因為隨後需要使用覆晶實施來防止任何線結合封裝之可能性。此外，當考量用於在基板上實施積體電路之各種層時，I/O單元通常非常「高」，實質上佔據組成積體電路之所有層。舉例而言，考量上述覆晶實施，I/O單元通常將自矽基板延伸穿過所有層至再分佈層(RDL)。因此，無論I/O塊放置在何處，I/O塊提供位於一側上之功能組件及位於另一側上之功能組件之間之有效阻障，從而此舉對積體電路設計造成非常顯著之限制。
因此，期望為積體電路提供改良之ESD保護佈置。
從第一態樣看，本發明提供積體電路，該積體電路包含：包含功能組件之功能電路系統，該等功能組件設置為執行積體電路所需之處理功能；及介面電路系統，該介面電路系統設置為提供功能電路系統與積體電路外部組件之間的介面；積體電路由複數個層形成，該複數個層包含組件水平層、功率柵格層及功率柵格層及組件水平層之間的中間層，在該等組件水平層內部構造由標準單元形成的該等功能組件之任一者，該等功率柵格層提供用於功能組件之功率分佈基礎結構，該等中間層提供功能組件之間之互連；功能電路系統進一步包含至少一個靜電放電(ESD)保護電路，該靜電放電(ESD)保護電路經構造以便僅位於組件水平層內部從而為該等功能組件中相關之一或更多者提供ESD保護。
根據本發明，積體電路包括至少一個ESD保護電路，該ESD保護電路並未提供於介面電路系統內部，而是經構造以便僅位於功能電路系統內部，從而允許該ESD保護電路對該ESD保護電路提供ESD保護之功能組件本地放置。此外，彼ESD保護電路經構造以便不延伸越過積體電路之組件水平層且因此ESD保護電路具有類似於由標準單元形成之任何功能組件之高度輪廓。由於ESD保護電路沒有延伸至組件水平層上方之層內，故ESD保護電路允許為相關功能組件本地提供必要的ESD保護機構，而除了關於組件水平層內部之ESD保護電路所需面積消耗之外，不對功能電路系統之功能組件之佈 局引起任何顯著的限制。特定言之，即使當上述ESD保護電路中之一或更多者提供於功能電路系統內部，在積體電路設計之佈局階段期間用於定位及互連各種功能組件之放置及佈線工具在關於功能組件之放置及關於使用中間層在彼等功能組件之間佈線方面保持了極大的靈活性。
儘管本發明之ESD保護電路由於經限制以便僅位於積體電路之組件水平層內部已經提供顯著的佈線靈活性，但是在一個實施例中可藉由佈置每一ESD保護電路以提供至少一個通訊通道穿過ESD保護電路來實現進一步之佈線靈活性，該ESD保護電路未使用該通訊通道，每一通訊通道提供由彼ESD保護電路分離之第一和第二功能組件之間之通訊路徑。因此，在此等實施例中，由於存在該至少一個通訊通道，故由ESD保護電路分離之功能組件之間之通訊可不僅藉由覆蓋組件水平層之層中延行之連接路徑完成，而且實際上可經由組件水平層自身內部之ESD保護電路建立一或更多通訊路徑。
可以各種方式提供通訊通道。然而，在一個實施例中，第一及第二功能組件位於至少一個列內，且藉由至少一個佈線軌提供每一通訊通道，該至少一個佈線軌沿著彼至少一個列延行及穿過ESD保護電路。因此，在此等實施例中，ESD保護電路設計為使得一或更多佈線軌直接穿過ESD保護電路而不連接至ESD保護電路之任何組件，從而在提供於ESD保護電路之任一側之功能組件之 間提供通訊路徑。
可以各種方式形成組件水平層。然而，在一個具體實施例中，組件水平層提供於基板上且包括金屬2(M2)層，該金屬2(M2)層形成組件水平層之頂層，該組件水平層之頂層距離基板最遠。因此，在此等實施例中，提供於功能電路系統內部之ESD保護電路經限制以便不延伸越過金屬2層。
現在考量ESD保護電路所佔據之面積，與ESD保護電路之高度相反，ESD保護電路可以各種方式佈置。然而，在一個實施例中，功能組件佈置在複數個列中，每一列具有寬度(亦稱為列高度)，該寬度藉由標準單元間距決定，及每一ESD保護電路經構造以便佔據整數個該等列。藉由限制ESD保護電路以便佔據整數個列，允許容易將ESD保護電路整合在功能電路系統內部，而不引起任何額外面積損失(超過且高於ESD保護電路之組件所佔據之面積)。
在一個實施例中，功能電路系統包含由多個該等功能組件形成之至少一個巨單元裝置，該巨單元裝置延伸越過該等組件水平層進入該等中間層以提供巨單元之功能組件之間所需之互連。此巨單元通常將藉由功率柵格層供電。巨單元之單獨功能組件可由或可不由標準單元構造，但是不管巨單元之單獨功能組件是否由標準單元形成，巨單元之整體高度延伸越過組件水平層進入中間層，以允許容納巨單元之功能組件之間之各種互連。當 與此巨單元相比較時，將理解由於實施例中之ESD保護電路之高度經限制而不延伸越過組件水平層及此外ESD保護電路可選地具有穿過組件水平層內部之ESD保護電路的至少一個通訊通道，故ESD保護電路對放置及佈線工具提供顯著較少之限制。
ESD保護電路可用於各種情況。在一個實施例中，多個功率域提供於積體電路內部且該至少一個ESD保護電路設置為為特定功率域內部相關之一或更多功能組件提供ESD保護。
在一個示例性實施中，如上所述功能電路系統可包括一或更多ESD保護電路，且此外介面電路系統可提供一或更多標準ESD保護元件(例如，作為I/O環之I/O單元內部之組件)。在一個實施例中，可藉由上述實施例中之一或更多ESD保護電路單獨提供、藉由介面電路系統內部之標準ESD保護元件單獨提供或藉由結合兩種類型之ESD保護電路系統提供對任何特定功率域之ESD保護。
積體電路可以各種方式形成。然而，在一個實施例中積體電路具有覆晶實施，該覆晶實施提供凸塊連接點的一陣列，且經由該陣列中之一些該等凸塊連接點提供用於該特定功率域之電源。
在一個具體實施例中，用於為該特定功率域提供電源之彼等凸塊連接點位於遠離介面電路系統之陣列區域中。因此，在此等實施例中，使用上述實施例中之ESD 保護電路係有利的，該ESD保護電路提供作為功能電路系統之部分及經限制以僅位於組件水平層內部，而不是試圖使用提供於介面電路內部之任何標準ESD保護元件(該等標準ESD保護元件將引起佈線問題及/或加劇介面電路系統內部之面積限制)。
存在數種機構，藉由該等機構上述實施例中之ESD保護電路可被插入至功能電路系統內部。然而，在一個實施例中，在積體電路設計過程之佈局階段期間，每一此ESD保護電路藉由放置及佈線工具插入至功能電路系統內部。根據此ESD保護電路所佔據之面積，在某些實施中可能將ESD保護電路樣例化為標準單元，從而在設計過程之佈局階段期間根據需求及在有需求時進一步簡化將ESD保護電路合併至功能電路系統內部。
從第二態樣看，本發明提供一種方法，該方法提供用於積體電路之靜電放電保護，該積體電路具有：功能電路系統及介面電路系統，該功能電路系統包含功能組件用於執行積體電路所需之處理功能，該介面電路系統用於提供功能電路系統與積體電路外部組件之間的介面，該積體電路由複數個層形成，該複數個層包含組件水平層、功率柵格層及功率柵格層及組件水平層之間的中間層，在該等組件水平層內部構造由標準單元形成的任何該等功能組件，該等功率柵格層提供用於功能組件之功率分佈基礎結構，該等中間層提供功能組件之間之互連，該方法包含以下步驟：決定執行積體電路所需之處 理功能所需要的功能組件；識別需要靜電放電(ESD)保護之功能組件組；及針對該等識別之組中之至少一組，提供與彼組相關之功能電路系統內部之至少一個ESD保護電路，每一該至少一個ESD保護電路經構造以便僅位於組件水平層內部從而為彼組提供ESD保護。
在一個具體實施例中，針對每一識別之組，該方法進一步包含以下步驟：應用預先決定之標準以決定是否使用功能電路系統內部之該至少一個ESD保護電路或使用介面電路系統內部之ESD保護元件為彼組提供ESD保護。所應用之預先決定之標準可採取各種形式，但是在一個實施例中可考慮積體電路內部識別之組之位置，例如識別之組距離介面電路系統有多遠。
從第三態樣看，本發明提供積體電路，該積體電路包含：功能電路系統構件，該功能電路系統構件包含功能組件構件，該等功能組件構件用於執行積體電路所需之處理功能；及介面電路系統構件，該介面電路系統構件用於提供功能電路系統構件與積體電路外部組件之間的介面；該積體電路由複數個層形成，該複數個層包含組件水平層、功率柵格層及功率柵格層及組件水平層之間的中間層，在該等組件水平層內部構造由標準單元形成的該等功能組件構件之任一者，該等功率柵格層用於提供用於功能組件構件之功率分佈基礎結構，該等中間層用於提供功能組件構件之間之互連；該功能電路系統構件進一步包含至少一個靜電放電(ESD)保護構件，該 靜電放電(ESD)保護構件僅位於組件水平層內部用於為該等功能組件構件中之相關之一或更多者提供ESD保護。
第1圖示意性地圖示積體電路，在該積體電路中可使用實施例中之技術。如第1圖所圖示，積體電路包括功能電路系統20，功能電路系統20包含複數個功能組件25，複數個功能組件25設置為執行積體電路所需之處理功能。在設計半導體積體電路時，已知提供自動化工具及單元庫，該等自動化工具使用計劃的積體電路的功能設計(例如，採用設計之閘位準網路連線表或寄存器傳送語言較高位準表現)，該單元庫提供一組標準單元(標準單元界定功能組件，及為用於根據功能設計將積體電路之佈局組合在一起之「構造塊」)以便產生積體電路之佈局。在一個實施例中，功能電路系統20之至少一些功能組件25由此等標準單元形成。
通常，藉由自動化工具將標準單元佈置於列28中，且(列被視為水平延行)每一標準單元之左邊界及右邊界使得任何給定標準單元可鄰近於任何其他給定標準單元放置。因此，自動化工具自由選擇將哪個標準單元放置在哪里以便以低的佈線負擔滿足功能設計之要求。儘管其他標準單元可能具有為列寬度(亦稱為列高度)之整數的寬度，但是一些標準單元可經限制適配於單個列內部。
在第1圖之實施例中，形成介面電路系統之I/O環10圍繞功能電路系統20，該介面電路系統用於提供功能電路系統與積體電路外部組件之間的介面。通常，I/O環由複數個I/O單元15組成以用於提供特定的I/O連接。
第2圖圖示可提供於積體電路內部之各種類型單元且指出該各種類型單元之相對高度(亦即，垂直於第1圖所圖示之平面圖)。如圖所示，積體電路由建立在矽基板90上之複數個層形成。特定言之，建立在矽基板90上方之第一複數個層形成組件水平層65，在組件水平層65中形成單獨的功能組件。特定言之，由標準單元80形成之任何功能組件將僅位於此等組件水平層內部。亦提供功率柵格層55用於建立用於各種功能組件之功率分佈基礎結構，且隨後在功率柵格層55與組件水平層65之間提供數個中間層60以提供功能組件之間之互連。此等互連可採取各種形式，例如，直接點到點連接、匯流連接結構等。在一些實施例中，此等中間層亦可用於執行功率偏壓功能。在一些實施中，在功率柵格層55上方亦將存在一或更多層。舉例而言，考量覆晶實施，再分佈層(RDL)55將提供在功率柵格層55上方。
不僅包括單獨的功能組件，功能電路系統亦可包括一或更多巨單元75。巨單元裝置由多個功能組件形成，且如第2圖所圖示巨單元裝置通常在垂直方向上延伸越過組件水平層至中間層內以便容納巨單元之各功能組件之間所需要之連接。
如第2圖所圖示，具有I/O環的I/O單元70幾乎佔據積體電路之整個垂直高度，從而延伸穿過組件水平層、中間層及通常穿過功率柵格層。
根據所描述之實施例，提供新穎的ESD夾單元85，ESD夾單元85經構造以便僅位於功能電路系統內部，從而使得ESD夾單元85靠近需要ESD保護之功能組件放置。此外，如第2圖所圖示，ESD夾單元85經構造以便僅位於組件水平層65內部，從而保持中間層60中之靈活性用於建立各種功能組件之間的連接。
第3圖圖示根據一個實施例形成組件水平層65之各種層。特定言之，如圖所示，一或更多擴散層92提供於基板90中或基板90上，在擴散層92上方提供多晶矽層93。在多晶矽層上方為金屬1層94，該金屬1層94藉由介層95與金屬2層96分離。金屬2層形成組件水平層65之頂層，且因此可見描述之實施例中之ESD夾單元85經限制不延伸越過金屬2層96。此舉在功能電路系統內部根據需要及在有需要時為此ESD夾單元之形成提供了顯著的靈活性，而不顯著限制在設計之佈局階段期間所使用之放置及佈線工具以提供及互連形成功能電路系統所需之要求的功能組件。
第4A圖圖示兩個標準單元100、110，兩個標準單元100、110在放置及佈線過程期間可並排放置。在第4A圖中，呈現平面圖而非正視圖，且每一標準單元具有等於一或更多列之寬度。佈線軌115沿著列延伸且提供沿 著列放置之各種標準單元之間之通訊路徑。
第4B圖圖示根據實施例之ESD夾單元如何可插入兩個標準單元之間同時允許佈線軌繼續用作列中之標準單元之間之通訊路徑。特定言之，ESD夾單元120經設置使得ESD夾單元120可位於任何兩個標準單元之間，而不中斷彼等標準單元之操作。儘管ESD夾單元可具有與鄰近於該ESD夾單元之標準單元相同之寬度，但是ESD夾單元可具有超過彼等標準單元寬度之寬度，如第4B圖示意性地圖示。然而，通常將寬度設置等於整數個列寬度以便允許在放置及佈線過程中最佳之整合而無額外面積損失(超過且高於ESD夾單元本身所需面積)。佈置一或更多佈線軌115以穿過ESD夾單元，而不藉由ESD夾單元本身之任何組件使用，從而提供穿過組件水平層內部ESD夾單元之至少一個通訊通道。因此，儘管存在ESD夾單元120，但在特定列中之標準單元可經由佈線軌繼續彼此通訊。此外，將可從上述第2圖中明顯看出，由於ESD夾單元120經限制以便不延伸越過組件水平層65，故標準單元之間之互連亦可在中間層60內部容易地達成。
第5圖示意性地圖示覆晶實施。在此實施中，印刷電路板(PCB)220具有數個連接球230，且提供於PCB 220上之每一積體電路經由複數個凸塊210耦接至PCB。第5圖中一個此積體電路藉由積體電路200圖示。積體電路以反向(「倒裝」)佈置安裝至PCB上，使得基板遠離 PCB，且RDL層為凸塊210提供接觸層以連接積體電路200與PCB 220。
凸塊形成為x及y尺寸之陣列，提供相對大的靈活性用於連接外部訊號與積體電路200內部之功能組件之特定塊。特定言之，不需要經由I/O環將所有此等訊號佈線至積體電路200上。然而，傳統上，全部ESD保護電路系統已經提供於I/O環內且由於需要提供佈線路徑回到I/O環以便提供必要的ESD保護，故在某些情況下利用凸塊連接已經具有問題，例如，當凸塊連接用於提供電源連接至相對遠離I/O環之組件塊時。可能難以建立此等佈線路徑，且即使可建立此等佈線路徑，此等佈線路徑可引起顯著的電阻損失，該等電阻損失需要在提供於I/O環內部之任何ESD結構中獲得補償。迄今為止，此對實務上在任何具體實施中如何可使用凸塊210設置了某些限制。
使用凸塊210非常有用之一個應用是在多個功率域區域中。特定言之，如第6圖所圖示，功能電路系統可經劃分以便提供存在於單獨隔離之功率域中之組件。在第6圖之實例中，圖示了五個功率域250、260、270、280及290。當功率域相對靠近I/O環時，有可能使用覆蓋彼等功率域之凸塊連接210以建立必要的電源接觸，同時仍然使用I/O環內部的現存ESD夾結構以提供ESD保護。然而，當討論的功率域不靠近I/O環時，例如第6圖中功率域270所圖示，此情況可尤其成為問題。在一 些例子中，在使用本發明之ESD夾單元之前，由於對於必要的ESD保護沒有明確路徑可用於提供鏈路回到I/O環，故將不可能為此組件塊提供單獨隔離之電源。然而，使用實施例中之上述ESD夾單元使得可容易地實現此功率域劃分，同時支援需要的ESD保護，上述ESD夾單元僅位於功能電路系統內部且經限制僅位於組件水平層內部。
參閱第7A圖及第7B圖示意性地圖示此情況。如第7A圖中示意性地圖示，凸塊技術提供在晶片內部許多不同位置處之連接能力，但是迄今為止必要的ESD保護結構僅可提供於I/O單元內部，該等I/O單元通常位於晶片周邊之I/O環內部，及因此不能有效地保護任何隔離之核心功率域，該等核心功率域將直接且僅連接至晶片中間處之凸塊(例如第7A圖中藉由連接VDD2至VDD5示意性地圖示)。因此，在此實例中，I/O環內部的現存ESD夾結構310、325僅可與接近積體電路周邊提供之電源墊300、305、315、320(支援連接VDD1、VDD6及VSS)相關聯使用。此外，即使在可建立自特定功率域回到I/O環之適當的佈線以便合併必要的ESD保護特性之情況下，彼等路徑之電阻可導致一些額外電壓降，該等電壓降降低I/O內部此等ESD夾之效率。
然而，如第7B圖所圖示，當使用所描述之實施例中之ESD夾單元時，由於所描述之實施例中使用之夾的標準單元相容佈局，可實現對ESD風險之局部解決方案， 而不干擾經由放置及佈線工具之標準單元放置(合併ESD單元之面積償罰除外)。因此，在第7B圖中，ESD夾337、347、357、367代表所描述之實施例中之ESD夾，該等夾完全位於功能電路系統內部及經限制以僅位於組件水平層內部。此等ESD夾可容易地合併入設計中，且提供有效解決方案用於執行ESD保護。
第8圖示意性地圖示當試圖使用I/O環內部之ESD夾結構時關於隔離之功率域可出現的問題。特定言之，第8圖圖示平面圖，俯視提供於頂部之凸塊連接420之一陣列內部的晶片之RDL層。I/O環400亦圖示為圍繞功能電路系統410之邊緣。對於位置接近I/O環之隔離功率域430，可藉由凸塊連接435、440提供VDD及VSS連接，同時容易地提供RDL連接路徑439、444至I/O環400內部相關ESD夾結構437、442。然而，對於更為遠離I/O環400之隔離功率域445，由於諸如電遷移、規定某一最小值RDL軌寬度之串聯電阻及ESD電流能力限制及規定某一間距之凸塊尺寸之問題，故提供必要的RDL佈線軌485、490至I/O環內部相關ESD夾結構470、475顯然更成問題。實際上，受電流技術限制，已經發現穿過多於四列或五列凸塊連接時，找到適當的佈線用於此等RDL軌經常為不可實行的或至少低效的。在可建立佈線軌之情況下，佈線軌之相對高之電阻(由於佈線軌之長度)可要求I/O環內部相對應之ESD夾結構470、475製造得相對大。此外，有時亦有必要在ESD 夾結構470、475兩側提供隔離結構480，從而加劇I/O環內部之空間限制問題。
第9圖圖示同一隔離功率域結構，但是指示根據所描述實施例中之ESD夾495如何可佈置於隔離功率域445內部一或更多列組件內部之相關標準單元460、465之間，以便本地提供需要的ESD保護，避免需要自VDD及VSS凸塊連接450、455提供RDL佈線導線至I/O環。因此，I/O環內部不再需要原本要求的ESD夾結構，從而在I/O環上為其他I/O單元空出空間。
第10圖示意性地圖示根據一個實施例如何可將第9圖之兩個標準單元460、465及中間ESD夾單元495連接至第9圖之VDD及VSS凸塊連接450、455。凸塊連接450、455分別安裝於RDL墊525、535上，隨後墊525、535連接至功率柵格層55內部相對應的VDD及VSS功率線515、520內。標準單元460、465及ESD夾單元495中之每一者分別具有相關柱550、560、555，該等柱經由中間層提供以為彼等單元建立電源及接地連接且提供單元之間之訊號匯流連接。如第10圖示意性地圖示，柱之每一者由多個金屬層及中間通孔連接組成。在一個實施例中，當決定相關柱如何經確定尺寸以便匹配可靠性限制及IR位降限制時，考慮每一單元的功能及每一單元相對應的驅動力量及功率消耗。可佈置放置及佈線工具以使用限制檔來決定此柱之尺寸。因此，一些標準單元(諸如標準單元460)可僅需要用於電源線之 單個柱及用於接地線之單個柱，同時其他標準單元(諸如標準單元465)可需要多個電源及接地柱，例如，以解決電遷移引起的老化問題。ESD夾單元495亦通常將具有多個電源及接地柱，但是在此情況下提供電源及接地柱以處理可能經過ESD夾單元之相對高的電流及用於限制ESD引起的IR位降、自熱或甚至退化。
第11圖圖示當執行放置及佈線操作時如何可在功能電路系統內部提供之本地ESD夾結構及I/O環內部提供之標準ESD夾結構之間進行選擇之流程圖。在步驟600，決定是否存在需要功率隔離之功能組件塊。功率隔離可出於功率管理理由，但或者可出於其他理由而提供，例如雜訊隔離。每當決定存在需要功率隔離之塊時，製程進行至步驟610，在步驟610決定是否可提供至周邊I/O環的有效存取。若可提供至周邊I/O環的有效存取，則可在步驟620執行連接塊至提供ESD夾功能之I/O單元之標準機構。然而，若不能對周邊I/O環有效存取，則(如在步驟630所圖示)根據所描述之實施例中之一或更多ESD夾單元可本地提供於功能塊自身內部以便提供需要的ESD保護。
第12A圖至第12C圖圖示可用於提供所描述之實施例中之ESD夾單元之結構的各種實例。如第12A圖之實例所圖示，與電阻器660串聯之電容器655可用於提供輸入至放大器電路665，放大器電路665由一系列反向器組成(在此實例中由兩個反向器組成)。放大器電路之輸 出隨後提供至場效電晶體(Field Effect Transistor；FET)650之閘極。在此實施例中，製造的FET為相對大的，及由此FET可承受當執行ESD保護功能時需要消散之顯著大的電流。當此電路操作良好時，此電路通常將為相對大的，及由此將佔據功能電路系統內部之多個列。
第12B圖之電路系統基本上執行相同的功能，但是不包括放大器電路系統665及完全依賴金屬氧化物半導體場效應電晶體(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)寄生雙極NPN傳導。當此電路製造得較小時，由於此FET結構之較高的觸發電壓及此FET結構導通電阻率之降低的預算，故可能有必要提供電路之多個及分佈的實例以便提供用於有效的ESD保護之所需要的嵌位電壓位準。
第12C圖圖示使用一對雙極接面電晶體670、675之ESD夾之另一示例性實施例，電晶體670為PNP型電晶體及為NPN型電晶體之電晶體675(此結構經常稱為閘流體、矽控整流器(Silicon Controlled Rectifier；SCR)，或(具有串聯二極體680)二極體觸發SCR(Diode Triggered SCR；DTSCR))。串聯二極體680連接於電晶體670之基極與電晶體675之基極之間，同時電阻器690連接於電晶體675之基極與地面之間。此實施例可提供適當的ESD夾，針對該ESD夾之載流容量該ESD夾具有相對小的尺寸。
第13A圖圖示可使用之ESD夾之一個具體實施例，而 第13B圖及第13C圖圖示如何在組件水平層65之單獨層內部建立各種組件。特定言之，第13B圖圖示擴散層及多晶矽層，且已經使用第13A圖中所使用之組件名稱標注各種組件。第13C圖隨後圖示如何將金屬1層及金屬2層用於形成組件中之每一者。為避免使一些細節模糊，沒有將組件名稱添加至第13C圖，但是組件位於與第13B圖中所識別相同的位置。
第14A圖至第14C圖圖示如何可將第13A圖至第13C圖之基本設計用於建立不同尺寸之ESD保護夾。第14A圖直接對應於第13B圖且圖示夾之單個樣例。然而，如第14B圖所圖示，如有需要，可重複提供大的FET及最後的反向器(由電晶體P5及N2形成)的設計部分以便提供較大的夾。實際上，如第14C圖所圖示，如有需要，可提供FET之多個實例，連同相關的最後的反向器，同時保留電容器、電阻器及雙反向器結構不變。
可提供佈線軌穿過電容器、電阻器及雙反向器所佔據之面積內部之夾，以便在提供於功能電路系統內部之夾之兩側上的功能組件之間提供通訊通道。
因此，可見ESD夾之尺寸可容易地適應需要及實施限制。特定言之，若需要夾具有第14C圖所圖示之尺寸，則只要空間限制允許此夾可形成作為單個結構，但是若無足夠空間，則第14B圖所圖示之兩個結構可用於提供相同水平的ESD保護，或實際上必要時可使用第14A圖之結構之四個實例。
從上述實施例將可看出此等實施例提供一種機構用於在功能電路系統內部本地提供ESD保護，無需連接至周邊I/O環。此舉在覆晶實施中尤其有用，在覆晶實施中凸塊連接可用於提供電源連接點至隔離的功率域，其中功能電路系統內部之本地ESD夾結構用於提供需要的ESD保護。所描述之方法允許容易地及較早地整合ESD保護結構，只需要佔據彼等結構所需要之面積。所描述之ESD保護夾設計為完全標準單元相容的，及由此最小化晶片之核心功能內部此等單元的整合影響，同時允許在SoC設計階段早期進行整合，例如，與合成同時。
可提供最佳化佈局實施，該最佳化佈局實施(例如)藉由參考一些ESD具體EM限制提供足夠的金屬及通孔數量以與ESD電流密度相容。提供適當的佈局環境用於最佳化放置及佈線放置。特定言之，可佈置金屬2間距及外形尺寸以提供良好的金屬柵格相容性，以便允許所有相鄰的標準單元適當地偏壓，而無EM/IR限制。ESD單元之寬度可調整為標準單元間距以便允許最佳整合，而無面積損失(因為無需空隙)。此外，可提供一或更多佈線通道穿過單元以便允許位於ESD單元之兩側上之功能組件之間之通訊路徑。而且，ESD單元之設計經限制以便不延伸越過金屬2層，從而在覆蓋層中直到頂部金屬功率柵格層賦予放置及佈線工具更大的靈活性。另外，可為ESD單元建立專用的放置及佈線限制以允許容易的放置及佈線工具自動放置(從而對ESD單元附近的 標準單元不帶來影響，及從而最佳化ESD效率)。
此等特徵允許在SoC設計流程中容易地及較早地使用ESD單元(理想地是在平面計劃階段)，此舉將減輕設計後期的困難修改的要求(由於需要在SoC開發流程中後期階段偵測ESD保護，故該要求在以前經常被視為是必需的)。亦已經發現藉由使用上述實施例中之技術在功能電路系統內部本地及分佈地提供ESD夾，在充電裝置模型(CDM；Charge Device Model)ESD應力條件下有可能本地限制電壓上升，當僅使用I/O環內部之ESD夾時(特別是在大的SoC晶片情況下)在CDM ESD應力條件下本地限制電壓上升傳統上是難以實現的。
由於藉由覆晶裝配技術使得在功能電路系統中可進行直接功率偏壓及在大的晶片及進階技術(採用許多電阻金屬層)中越來越需要直接功率偏壓以便最小化IR位降及雜訊靈敏度，上述實施例中之ESD夾解決方案很可能在將來的許多SoC晶片設計中非常有用。ESD夾解決方案與放置及佈線流程及標準單元放置及佈線限制之完全相容性將使得ESD保護能夠在SoC開發流程中較早地得到管理以提供更佳的整合。
儘管本文已描述本發明之具體實施例，但是顯而易見的是本發明不限制於該具體實施例，且可在本發明之範圍內進行許多修改及添加。舉例而言，在不背離本發明之範圍之情況下可將獨立項之特徵與以下從屬項之特徵進行各種組合。
10‧‧‧I/O環
15‧‧‧I/O單元
20‧‧‧功能電路系統
25‧‧‧功能組件
28‧‧‧列
50‧‧‧再分佈層
55‧‧‧功率柵格層
60‧‧‧中間層
65‧‧‧組件水平層
70‧‧‧I/O單元
75‧‧‧巨單元
80‧‧‧標準單元
85‧‧‧ESD夾單元
90‧‧‧矽基板
92‧‧‧擴散層
93‧‧‧多晶矽層
94‧‧‧金屬層
95‧‧‧介層
96‧‧‧金屬層
100‧‧‧標準單元
110‧‧‧標準單元
115‧‧‧佈線軌
120‧‧‧ESD夾單元
200‧‧‧積體電路
210‧‧‧凸塊
220‧‧‧印刷電路板
230‧‧‧連接球
250‧‧‧功率域
260‧‧‧功率域
270‧‧‧功率域
280‧‧‧功率域
290‧‧‧功率域
300‧‧‧電源墊
305‧‧‧電源墊
310‧‧‧ESD夾結構
315‧‧‧電源墊
320‧‧‧電源墊
325‧‧‧ESD夾結構
337‧‧‧ESD夾
347‧‧‧ESD夾
357‧‧‧ESD夾
367‧‧‧ESD夾
400‧‧‧I/O環
410‧‧‧功能電路系統
420‧‧‧凸塊連接
430‧‧‧隔離功率域
435‧‧‧凸塊連接
437‧‧‧ESD夾結構
439‧‧‧路徑
440‧‧‧凸塊連接
442‧‧‧ESD夾結構
444‧‧‧路徑
445‧‧‧隔離功率域
450‧‧‧凸塊連接
455‧‧‧凸塊連接
460‧‧‧標準單元
465‧‧‧標準單元
470‧‧‧ESD夾結構
475‧‧‧ESD夾結構
480‧‧‧隔離結構
485‧‧‧佈線軌
490‧‧‧佈線軌
495‧‧‧ESD夾單元
515‧‧‧功率線
520‧‧‧功率線
525‧‧‧RDL墊
535‧‧‧RDL墊
550‧‧‧柱
555‧‧‧柱
560‧‧‧柱
600‧‧‧步驟
610‧‧‧步驟
620‧‧‧步驟
630‧‧‧步驟
650‧‧‧場效電晶體
655‧‧‧電容器
660‧‧‧電阻器
665‧‧‧放大器電路
670‧‧‧雙極接面電晶體
675‧‧‧雙極接面電晶體
680‧‧‧二極體
690‧‧‧電阻器
參閱隨附圖式中所圖示之本發明之實施例，本發明將僅藉由舉例來進一步描述，其中：第1圖為示意性地圖示積體電路之圖，在該積體電路中可使用實施例中之技術；第2圖為圖示積體電路內部各種類型單元所佔據之高度之圖，該各種類型單元包括一個實施例中之ESD夾單元；第3圖示意性地圖示根據一個實施例形成第2圖之組件水平層之層；第4A圖及第4B圖圖示根據一個實施例如何可將一個實施例中之ESD夾單元合併至兩個標準單元之間之功能電路系統之佈局中；第5圖示意性地圖示覆晶實施，在該覆晶實施中可使用實施例中之技術；第6圖示意性地圖示根據一個實施例如何可在第1圖之功能電路系統內部建立各個功率域；第7A圖及第7B圖示意性地圖示根據一個實施例如何可使用實施例中之ESD夾單元以為積體電路內部之各種功率域提供局部ESD保護；第8圖圖示試圖在積體電路之覆晶實施內部使用I/O環之單元來提供ESD保護可產生的問題；第9圖圖示根據實施例在使用ESD夾單元時如何可解 決參閱第8圖所討論之問題；第10圖圖示根據一個實施例如何可在組件水平層中之各種組件(包括實施例中之ESD夾)及所提供之電源之間經由凸塊連接點建立連接；第11圖為圖示根據一個實施例在放置及佈線過程期間可作出決定以便決定如何為特定功能組件塊提供ESD保護之流程圖；第12A圖至第12C圖圖示可用於形成實施例中之ESD保護電路系統之各種形式的電路系統；第13A圖至第13C圖示意性地圖示根據一個實施例ESD保護電路之佈局；及第14A圖至第14C圖圖示根據一個實施例如何可使用第13A圖至第13C圖中之電路系統之佈局實現各種尺寸之ESD保護夾。
50‧‧‧再分佈層
55‧‧‧功率柵格層
60‧‧‧中間層
65‧‧‧組件水平層
70‧‧‧I/O單元
75‧‧‧巨單元
80‧‧‧標準單元
85‧‧‧ESD夾單元
90‧‧‧矽基板

Claims (16)

  1. 一種積體電路，該積體電路包含：功能電路系統，該功能電路系統包含功能組件，該等功能組件設置為執行該積體電路所需之處理功能；及介面電路系統，該介面電路系統設置為提供該功能電路系統與該積體電路外部組件之間的一介面；該積體電路由複數個層形成，該複數個層包含組件水平層、功率柵格層及該等功率柵格層及該等組件水平層之間的中間層，該等組件水平層內部構造由一標準單元形成之該等功能組件之任一者，該等功率柵格層提供用於該等功能組件之一功率分佈基礎結構，該等中間層提供該等功能組件之間之互連；該功能電路系統進一步包含至少一個靜電放電(ESD)保護電路，該ESD保護電路經構造以便僅位於該等組件水平層內部從而為該等功能組件中相關之一或更多者提供ESD保護。
  2. 如請求項1所述之積體電路，其中每一該至少一個ESD保護電路設置為提供至少一個通訊通道穿過該ESD保護電路，該通訊通道未藉由該ESD保護電路使用，每一通訊通道提供藉由彼ESD保護電路分離之第一與第二功能組件之間的一通訊路徑。
  3. 如請求項2所述之積體電路，其中：該第一及該第二功能組件位於至少一個列內部及藉由至 少一個佈線軌提供每一通訊通道，該至少一個佈線軌沿彼至少一個列延行及穿過該ESD保護電路。
  4. 如請求項1所述之積體電路，其中該等組件水平層提供於一基板上且包括一金屬2層，該金屬2層形成該等組件水平層之一頂層，該頂層距離該基板最遠。
  5. 如請求項1所述之積體電路，其中該等功能組件佈置在複數個列中，每一列具有一列高度，該列高度藉由一標準單元間距決定，且每一該至少一個ESD保護電路經構造以便佔據一整數個該等列。
  6. 如請求項1所述之積體電路，其中該功能電路系統包含由多個該等功能組件形成之至少一個巨單元裝置，該巨單元裝置延伸越過該等組件水平層進入該等中間層內以提供該巨單元之該等功能組件之間所需的互連。
  7. 如請求項1所述之積體電路，其中多個功率域提供於該積體電路內部且該至少一個ESD保護電路設置為提供ESD保護至該多個功率域之一特定功率域內部之該相關一或更多功能組件。
  8. 如請求項7所述之積體電路，其中該特定功率域沒有連接至提供於該介面電路系統內部之ESD保護元件。
  9. 如請求項7所述之積體電路，其中該積體電路具有一覆晶實施，該覆晶實施提供凸塊連接點之一陣列，及經由該陣列中之一些該等凸塊連接點提供用於該特定功率域之電源。
  10. 如請求項9所述之積體電路，其中用於提供用於該特定 功率域之該電源之該一些凸塊連接點位於該陣列遠離該介面電路系統之一區域中。
  11. 如請求項1所述之積體電路，其中在該積體電路之一設計過程之一佈局階段期間每一該至少一個ESD保護電路藉由一放置及佈線工具插入該功能電路系統內部。
  12. 如請求項11所述之積體電路，其中每一該至少一個ESD保護電路樣例化為一標準單元。
  13. 一種提供用於一積體電路之靜電放電保護之方法，該積體電路具有功能電路系統及介面電路系統，該功能電路系統包含功能組件用於執行該積體電路所需之該等處理功能，該介面電路系統用於提供該功能電路系統及該積體電路外部組件之間的一介面，該積體電路由複數個層形成，該複數個層包含組件水平層、功率柵格層及該等功率柵格層及該等組件水平層之間的中間層，該等組件水平層內部構造由一標準單元形成之該等功能組件之任一者，該等功率柵格層提供用於該等功能組件之一功率分佈基礎結構，該等中間層提供該等功能組件之間之互連，該方法包含以下步驟：決定執行該積體電路所需之該等處理功能需要的該等功能組件；識別需要靜電放電(ESD)保護之功能組件組；及針對該等識別之組中之至少一組，提供與彼組相關之該功能電路系統內部之至少一個ESD保護電路，每一該至少一個ESD保護電路經構造以便僅位於該等組件水平 層內部從而為彼組提供ESD保護。
  14. 如請求項13所述之方法，該方法進一步包含以下步驟：針對每一識別之組，應用預先決定之標準以決定是否使用該功能電路系統內部之該至少一個ESD保護電路或使用該介面電路系統內部之ESD保護元件為彼組提供該ESD保護。
  15. 如請求項13所述之方法，其中在該積體電路之一設計過程之一佈局階段期間執行該方法，且藉由一放置及佈線工具將該至少一個ESD保護電路插入該功能電路系統內部。
  16. 一種積體電路，該積體電路包含：功能電路系統構件，該功能電路系統構件包含功能組件構件，該等功能組件構件用於執行該積體電路所需之處理功能；及介面電路系統構件，該介面電路系統構件提供該功能電路系統構件與該積體電路外部組件之間的一介面；該積體電路由複數個層形成，該複數個層包含組件水平層、功率柵格層及該等功率柵格層及該等組件水平層之間的中間層，該等組件水平層內部構造由一標準單元形成之該等功能組件構件之任一者，該等功率柵格層用於提供用於該等功能組件構件之一功率分佈基礎結構，該等中間層用於提供該等功能組件構件之間之互連；該功能電路系統構件進一步包含至少一個靜電放電(ESD)保護構件，該ESD保護構件僅位於該等組件水 平層內部用於為該等功能組件構件中之相關之一或更多者提供ESD保護。
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