KR101599094B1

KR101599094B1 - 집적 회로를 설계, 제조, 또는 테스트 하기 위한 설계 구조가 구현된 기계 판독가능 유형의 저장 매체, 집적회로, esd 보호 디바이스를 형성하는 방법 및 회로를 esd로부터 보호하는 방법

Info

Publication number: KR101599094B1
Application number: KR1020117018978A
Authority: KR
Inventors: 주니어 로버트 고티에; 키란 채티; 무자히드 무하마드; 순화 토마스 창
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2009-01-19
Filing date: 2009-12-03
Publication date: 2016-03-02
Also published as: JP2012515442A; US20100181621A1; WO2010081593A1; JP5579746B2; US8169760B2; KR20110118671A

Abstract

본 발명은 I/O 신호 패드에 접속된 신호 패드 ESD 및 소스 VDD에 접속된 파워 서플라이 ESD를 포함하는 집적 회로, 설계 구조들 및 상기 집적회로를 형성하는 방법들에 관한 것이다. 상기 신호 패드 ESD 및 파워 서플라이 ESD는 단일 ESD 구조 내에 집적된다.

Description

ＥＳＤ 보호 디바이스가 집적된 신호 패드 및 파워 서플라이{SIGNAL AND POWER SUPPLY INTEGRATED ESD PROTECTION DEVICE}

본 발명은 집적 회로에 관한 것으로서, 더 상세하게는 입/출력(I/O) 신호 패드 정전기 방전(ESD) 보호 및 파워 서플라이(power supply) ESD 보호에 관한 것이다.

다이오드(diode) 및 파워 서플라이 클램프들(power supply clamps)은 정전기 방전(ESD) 보호를 위한 주된 부품으로 사용된다. 그러나, 스케일링 기술의 급격한 발달 및 그로 인한 산화물 두께의 감소는 기존의 방법들로는 정전기 방전 보호를 불충분하게 만들었다. 이는 상대적으로 높은 클램핑 전압을 I/O 패드에 발생시키기 때문이다.

전자 부품들이 집적 회로의 내부 구조에 맞춰서 점점 작아짐에 따라, 상기 전자 부품들이 더 쉽게 완파되거나 또는 손상되고 있다. 특히, 많은 집적 회로는 심지어 보거나 느낄 수도 없는 레벨에서도 정전기 방전으로부터의 손상에 아주 민감하게 영향을 받는다. 통상적으로 ESD로 알려진 정전하의 방전은 직접 접촉에 의해 발생되거나 또는 정전기장에 의해 유발된 정전기 전위(전압) 차이에서 발생할 수 있다.

정전기 방전, 또는 ESD는 전자 산업에 심각한 문제가 되고 있다. 디바이스 고장이 언제나 즉각적으로 심각하게 발생하는 것은 아니지만, 종종 상기 디바이스는 내구성이 저하되어 정상적인 작동 스트레스들(stresses)에도 점점 견딜 수 없게 되며, 따라서, 신뢰성 문제를 야기하게 된다. 그러므로, 다양한 ESD 보호 회로들이 디바이스 내에 포함되어 디바이스 내의 다양한 구성부품들을 보호하여야 하며, 이를 위해 ESD 보호회로에 대한 다양한 고려가 필요하다. ESD 보호는 외부 세계로 나가는 모든 핀(pin)들에게 필요하다. 디지털 서플라이(digital supplies)를 위해서 I/O 신호 패드 ESD 보호 및 파워 서플라이 ESD 보호 회로를 갖는 것은 정상적인 전략이지만, 일부 작은 분리된 파워 서플라이(some smaller isolated power supplies)는 IC의 적은 면적을 차지할 수 있기 때문에, 이들 파워 서플라이 ESD 디바이스의 오버헤드(overhead)는 이들 분리된 논리 블락들(logic blocks)의 크기를 상당히 증가시킬 수 있다.

따라서, 이 기술분야에서 전술한 결함 및 한계들을 극복하는 것이 필요하다.

본 발명의 한 목적에 따라, 설계 구조(design structure)가 제공되는데, 상기 설계 구조는 집적 회로를 설계, 제조, 또는 테스팅을 위해 기계 읽기 가능 매체에 구현된다. 상기 설계 구조는 I/O 신호 패드에 접속된 신호 패드 ESD 및 소스 VDD에 접속된 파워 서플라이 ESD를 포함한다. 상기 신호 패드 ESD 및 상기 파워 서플라이 ESD는, 단일 ESD 구조 내에 집적된다.

본 발명의 한 목적에 따라, 설계 구조(design structure)가 제공되는데, 상기 설계 구조는 집적 회로를 설계, 제조, 또는 테스팅을 위해 기계 읽기 가능 매체에 구현된다. 상기 설계 구조는 신호 패드 ESD 및 파워 서플라이 ESD를 포함하는 집적된 ESD 구조를 포함한다.

본 발명의 한 목적에 따라, 설계 구조(design structure)가 제공되는데, 상기 설계 구조는 집적 회로를 설계, 제조, 또는 테스팅을 위해 기계 읽기 가능 매체에 구현된다. 상기 설계 구조는 아래의 ESD 스트레스 조합들(ESD stress combinations)을 보상하도록 구성된(arranged) 단일 ESD 구조(single ESD structure)를 포함한다. 상기 ESD 스트레스 조합들은 핀에서 그라운드(pin-to-ground)로의 양(positive)의 모드; 핀에서 VDD(pin-to-VDD)로의 양의 모드; 핀에서 그라운드로의 음의 모드; 핀에서 VDD로의 음의 모드; VDD에서 그라운드(VDD-to-ground)로의 양의 모드; 및 VDD에서 그라운드로의 음의 모드를 포함한다.

본 발명의 한 목적에 따라, 설계 구조(design structure)가 제공되는데, 상기 설계 구조는 집적 회로를 설계, 제조, 또는 테스팅을 위해 기계 읽기 가능 매체에 구현된다. 상기 설계 구조는, 신호 패드 및 소스 VDD에 접속된 단일 정전기 방전(ESD) 구조를 포함한다.

본 발명의 한 목적에 따라, 집적 회로가 제공되는데, 상기 집적회로는 신호 패드 및 소스 VDD에 접속 가능한 단일 정전기 방전(ESD) 구조를 포함한다.

본 발명의 한 목적에 따라, 정전기 방전(ESD) 보호 디바이스를 형성하는 방법이 제공된다. 상기 방법은 신호 패드 ESD 및 파워 서플라이 ESD를 단일 ESD 구조내에 집적시키는 단계; 상기 신호 패드 ESD를 I/O 신호 패드에 접속시키는 단계, 및 상기 파워 서플라이 ESD 를 소스 VDD에 접속시키는 단계를 포함한다.

본 발명의 한 목적에 따라, 정전기 방전(ESD)으로부터 집적 회로를 보호하는 방법이 제공되는데, 상기 방법은 ESD 스트레스 조합들을 보상하는 ESD 보호 디바이스를 단일 구조내에 집적시키는 단계를 포함한다. 상기 ESD 스트레스 조합들은 핀에서 그라운드(pin-to-ground)로의 양(positive)의 모드; 핀에서 VDD(pin-to-VDD)로의 양의 모드; 핀에서 그라운드로의 음의 모드; 핀에서 VDD로의 음의 모드; VDD에서 그라운드(VDD-to-ground)로의 양의 모드; 및 VDD에서 그라운드로의 음의 모드 중 적어도 하나를 포함한다.

본 발명의 한 목적에 따라, 정전기 방전(ESD)으로부터 회로들을 보호하는 방법이 제공되는데, 상기 방법은 상기 회로들을 I/O 신호 패드 및 소스 Vdd에 접속시키는 단계; 및 하나의 집적된 ESD 구조를 상기 I/P 신호 패드 및 소스 Vdd에 접속시키는 단계를 포함한다. 상기 집적된 ESD 구조는 핀에서 그라운드(pin-to-ground)로의 양(positive)의 모드; 핀에서 VDD(pin-to-VDD)로의 양의 모드; 핀에서 그라운드로의 음의 모드; 핀에서 VDD로의 음의 모드; VDD에서 그라운드(VDD-to-ground)로의 양의 모드; 및 VDD에서 그라운드로의 음의 모드를 포함하는 ESD 스트레스 조합들에 대해서 보상한다.

본 발명의 한 목적에 따라, 단일 ESD 구조로 정전기 방전(ESD)으로부터 회로들을 보호하는 방법이 제공되는데, 상기 방법은 단일 ESD 구조를 I/O 신호 패드에 접속시키는 단계, 및 상기 단일 ESD 구조를 소스 VDD에 접속시키는 단계를 포함한다.

본 발명은 아래에서, 다수의 도면을 참조하여, 상세히 설명될 것이고, 이 도면들은 본 발명의 예시적 실시 예들의 예들을 보여주는 것이며 본 발명을 제한하려는 것이 아님을 밝혀둔다.

도 1은 접지된 게이트 n-타입 금속 산화물 반도체(GGNMOS) 및 파워 클램프 보호 회로를 도시한다.
도 2는 본 발명의 실시예에 따른 ESD 구조를 도시한다.
도 3은 본 발명의 실시예에 따른 ESD 구조의 단면도를 도시한다.
도 4는 본 발명의 실시예에 따른 다른 ESD 구조의 단면도를 도시한다.
도 5는 본 발명의 실시예에 따른 또 다른 ESD 구조의 단면도를 도시한다.
도 6은 본 발명의 실시예에 따른 추가 ESD 구조의 단면도를 도시한다.
도 7은 반도체 설계, 제조, 및/또는 테스트에 사용되는 설계 프로세스의 플로우 다이어그램을 도시한다.

본 발명은 집적 회로에 관한 것으로서, 더 상세하게는 입/출력(I/O) 신호 패드 정전기 방전(ESD) 보호 및 아날로그 서플라이들에 대한 파워 서플라이(power supply) ESD 보호에 관한 것이다.

본 발명의 실시 예에 따르면, 신호 패드 ESD 보호 및 파워 서플라이 ESD 보호는 하나의 ESD 구조내에 집적될 수 있는데, 상기 ESD 구조는 아날로그 코어(analog core)를 보호하는 중요한 ESD 디바이스 영역이 된다. 또한, 상기 파워 서플라이들은, 작은 크기의 분리 파워 서플라이(small isolated power supplies)이면 모두 가능하다. 더 나아가, 집적된 ESD 구조는 집적된 칩 상의 신호 핀 각각에 제공된다.

도 1은 접지된 게이트 n-타입 금속 산화물 반도체(GGNMOS) 및 파워 클램프 보호 회로(10)을 도시한다. 입/출력(I/O) 패드(11)는 GGNMOS(12)에 의해 정전기 방전으로부터 보호된다. GGNMOS(12)는 양극성 트랜지스터(bipolar transistor)(14)와 병렬로 접속된 nMOS 전계 효과 트랜지스터(FET)(13)를 포함한다. 양극성 트랜지스터(14)의 컬렉터(collector) 및 n-타입 MOSFET(13)의 소스(source)는 I/O 패드에 접속되고, 양극성 트랜지스터(14)의 에미터(emitter) 및 n-타입 MOSFET(13)의 드레인(drain)은 그라운드(ground)에 접속된다. 또한, 트랜지스터(14)의 베이스(base)가 저항(15)을 통하여 그라운드에 접속되는 한편, n-타입 MOSFET(13)의 게이트는 그라운드에 접속된다. 또한, 상기 I/O 패드는 각각의 저항들(18,19) 및 각각의 스태틱 인버터들(static inverters)(20,21)을 통하여 리시버 회로들(receiver circuits)(16) 및 프리-드라이브 회로들(pre-drive circuits)(17)에 접속된다. 또한, 인버터(20)는 전압(VDD)에 접속된 상부 FET(22) 및 그라운드에 접속된 하부 FET(23)에 의해 형성될 수 있다. 인버트된(inverted) FET(22)의 베이스 및 FET(23)의 베이스는 저항(18)에 접속된다. 또한, CDM(charged device model : 충전된 디바이스 모델) 클램프는, 보호 회로를 통하여 방전이 완료될(dissipated) 때까지 ESD로부터 고전압을 클램프하도록 FET(22,23)의 베이스들 및 그라운드 사이에 접속될 수 있다. FET(22)의 드레인과 FET(23)의 소스 사이의 연결은 리시버 회로(16)들에 접속된다. 인버터(21)는 전압(VDD)에 접속된 상부 FET(24) 및 그라운드에 접속된 하부 FET(25)에 의해 형성될 수 있다. 인버트 된 FET(24)의 베이스 및 FET(25)의 베이스는 프리-드라이브 회로(17)들에 접속될 수 있고, FET(24)의 드레인과 FET(25)의 소스 사이의 연결은 저항(19)에 접속될 수 있다.

도시된 것처럼, 파워 클램프(26)는 상기 리시버 회로들(16) 및 프리-드라이버 회로들(17)에 대하여 ESD 보호를 제공하도록 VDD 및 그라운드 사이에 연결된다. 따라서, 상기 집적 회로는, ESD에 대한 보호(protecting against ESD)를 위해 회로들을 따로따로(separate circuits) 필요로 한다. 즉, 상기 I/O 패드를 보호하기 위해 하나의 회로가 필요하고 그리고 파워 서플라이 보호를 위해 하나의 회로가 필요하다.

그러나, 양의 핀-투-VDD스트레스(positive pin-to-VDD stress)에 대해서는, 접지 저항을 갖는 긴 방전 경로가 핵심 역할을 하는 것으로 알려져 왔다. 게다가, 신호 패드 ESD 보호 및 파워 서플라이 ESD 보호가 분리된 회로 블락들(isolated circuit block circuits)에 제공되는 경우, ESD 클램프 파워 영역은 전체적인 분리된 회로 블락 크기를 증가시킨다. 따라서, 신호 패드 ESD 및 파워 서플라이 ESD의 전체 영역의 크기를 감소시키는 것이 필요하다.

도 2에 도시된 본 발명의 실시예에서, 신호 패드 ESD 및 파워 서플라이 ESD는 단일 회로내에 함께 집적된다. 그러나, 도 2에 도시된 구성은 일반적으로 도 1에 도시된 구성에 대응됨을 주목하자. 그리하여 동일 소자들은 같은 참조 부호로 도시된다. GGNMOS(12)로부터 파워 클램프(26)이 분리되어 있음을 보여주는 도 1과는 달리, 도 2는 집적된 ESD 구조(12’)를 생성하도록 도 1에 도시된 GGNMOS 구조를 GGNMOS 구조 (10’)로 수정한 것을 보여주고 있다. 집적된 ESD 구조(12’)는 양극성 트랜지스터(14’)와 병렬로 접속된 nMOSFET(13)을 포함한다. 양극성 트랜지스터(14’)의 컬렉터 및 nMOSFET(13)의 소스는 I/O 신호 패드와 접속되고, 트랜지스터(14)의 에미터 및 nMOSFET(13’)의 드레인은 그라운드에 접속된다. 또한, 양극성 트랜지스터(14)의 베이스가 저항(15)을 통하여 그라운드에 접속되는 한편, nMOSFET(13)의 게이트는 그라운드에 접속된다. 양극성 트랜지스터(14’)의 제2 에미터는 VDD에 접속된다.

전술한 집적된 ESD(12’)의 예시적 설계는, 핀-투-핀 ESD 경로들(pin-to-pin ESD paths)을 인에이블 시킬 뿐 아니라, 여섯 개의 (6) ESD 스트레스 모드들 또는 조합들에 대해서 보상하거나 처리한다. 즉 :

(1) 핀에서 그라운드(pin-to-ground)로의 양(positive)의 모드

(2) 핀에서 VDD(pin-to-VDD)로의 양의 모드

(3) 핀에서 그라운드로의 음(negative)의 모드

(4) 핀에서 VDD로의 음의 모드

(5) VDD에서 그라운드(VDD-to-ground)로의 양의 모드

(6) VDD에서 그라운드로의 음의 모드

본 발명의 실시 예들은 상기 집적 회로에 기존의 디바이스들, 예를 들면, GGNMOS, 래터럴 NPN(lateral NPN), 다이오드들(diodes), 래터럴 확산 nMOS(LDNMOS: lateral diffusion nMOS)를 이용하며, 이들은 상기 ESD 보호 설계를 구현하기 위해 상기 집적회로에 사용된다(merged). 또한, 도 2에 명확히 도시된 것처럼, 본 발명의 실시 예에 따른 상기 ESD 구조 설계 구성은, 종래의 도 1 구성에 이용된 파워 클램프들을 위해 소비되는 면적이 필요하지 않다. 예를 들면, 본 발명의 실시 예에 따라, ESD 파워 서플라이 및 I/O 신호 패드 보호를 집적시킴을 통해서 도 1의 종래의 설계와 비교하여 30%의 ESD 면적 감소가 아날로그 코어들(analog cores)에서 달성될 수 있다. 그 결과, 도 2에 도시된 예시적 ESD 구조는 도 1의 종래의 구성에 비하여 여러 다른(different) ESD 스트레스 모드들 조건 하에서 특정 방전 경로들의 향상을 가져온다. 그리하여 ESD 관점에서 보면 파워 버스 제약들(power bus restrictions)은 완화되거나 제거된다.

도 3은 집적 회로(30) 상에 형성된 예시적인 ESD 구조 설계 단면도를 도시한다. 집적 회로(30)는 N+ 영역들(31-36) 및 P+ 영역들(37,38)을 포함한다. N+ 영역들(31,36)은 각각 N-웰들(wells)(39,40) 내에 형성될 수 있고 나머지(remaining) N+ 및 P+ 영역들은 P-웰(41) 내에 형성된다. P-웰(41) 및 N-웰들(39,40)은 p-기판(42) 상에 형성된다. P+ 영역들(37,38)은 트랜치들(trenches) (43-46)에 의해, 이웃한 N+ 영역들로부터 분리되고, N-웰(39)로부터 N+ 영역(32)을 분리시키도록 추가 트랜치(47)가 배치된다. 실리사이드 블락킹 층(silicide blocking layer)(48)은 N+ 영역(33)으로부터 N+영역(34)까지 연장되도록 배치되고, 다른 실리사이드 블락킹 층(49)은 N+ 영역(35) 위에 배치될 수 있다. 폴리 게이트(poly gate)(50)는 실리사이드 블락킹 층(48 및 49)사이에 배치될 수 있고, 따라서, N+ 영역들(34,35)사이에 배치된다. 도시된 실시 예에서, 폴리 게이트(50)는 N+ 영역들(34,35) 위로 연장되지 않는다.

상기 도면을 살펴보면, N+ 영역들(31,33,36)은 VDD에 연결되고, 한편P+ 영역들(37,38), N+ 영역(35), 및 폴리 게이트(50)는 그라운드에 연결 된다. 폴리 게이트(50)를 그라운드로 연결하면 폴리 게이트(50)로 자기-정렬된(self-aligned) 소스 및 드레인이 생성된다. N+ 영역들(32,34)은 I/O 패드(11’)에 연결된다. 도 3은 전술한 ESD 구조의 반도체 내에 형성된 진성 디바이스들(intrinsic devices)을 더 상세하게(further schematically) 도시한 것이다. 이 실시예에서, 트랜지스터들(51-54)은 N+ 영역들(31,32); N+ 영역들(33,34); N+ 영역들(34,35); 및 N+ 영역들(33,35) 사이에 형성될 수 있고, 다이오드들(55-58)은 N+ 영역(31), P+ 영역(37); N+ 영역(32), P+ 영역(37); N+ 영역(33), P+ 영역(37); 및 N+ 영역(36), P+ 영역(38)사이에 형성될 수 있다. 또한, 도시된 각각의 회로 소자 옆에는, 상기 진성 소자들에 의해 보상되거나 처리되는 전술한 6개의 ESD 스트레스 모드들에 대응하는 번호가 적혀있다. 그리하여, 예를 들면 트랜지스터들(51,52)는 핀에서 VDD로의 양의 모드 및 핀에서 VDD로의 음의 모드를 제공한다. 한편, 트랜지스터(53)은 핀에서 그라운드로의 양의 모드와 핀에서 그라운드로의 음의 모드를 제공하고, 트랜지스터(54)는 VDD에서 그라운드로의 양의 모드를 제공한다. 또한, 다이오드들(55,57,58)은 VDD에서 그라운드로의 음의 모드를 제공하고, 한편 다이오드(56)는 핀에서 그라운드로의 음의 모드를 제공한다.

본 발명의 다른 실시 예들에 따라, 도 4는 도 3에 도시된 집적 회로(30)와 유사한 집적 회로(30’)상에 형성된 예시적 ESD 구조 설계 단면도를 도시한다. 이에 따라, 유사 소자들은 동일 참조 부호들로 표시될 것이다. 도 4에 도시된 것처럼, 집적 회로(30’)는 N+ 영역들(32 및 34) 아래에 형성된 ESD 임플란트(implant) 영역들(60,61)을 포함한다. ESD 임플란트 영역들(60,61)은 낮은 항복 전압에 제공되는 높게 도프된 P+ 접합들이 될 수 있고, 따라서 제너 항복 다이오드(breakdown Zener diode)들을 형성한다. 이 예시적 실시예에 따라, ESD 조건하에서, 도시된 ESD 구조는 향상된 ESD 보호를 제공하도록 낮은 전압에 클램프(clamp)된다.

본 발명의 또 다른 실시예들에 따라, 도 5는 도 4에 도시된 집적 회로(30’)와 유사한 집적 회로(30')상에 형성된 예시적 ESD 구조 설계 단면도를 도시한다. 이에 따라, 유사 소자들은 동일 참조 부호들로 표시될 것이다. 도 5를 살펴보면, 실리사이드 블락킹 층(63)은, 예를 들면 N+ 영역들(34,35) 위로 연장되어 이들 사이에 위치하는 질화물 층이다. 실리사이드 블락킹 층(63)은 비-자기-정렬된 양극성 트랜지스터(53' 및 54')들을 형성하기 위해서, 도 4에 도시된 폴리 게이트(50)을 대체한다(replaces).

본 발명의 추가 실시예들에 따라, 도 6는 도 5에 도시된 집적 회로(30')와 유사한 집적 회로(30')상에 형성된 예시적 ESD 구조 설계 단면도를 도시한다. 이에 따라, 유사 소자들은 동일 참조 부호들로 표시될 것이다. 도 6에 도시된 것처럼, P+ 영역(38) 및 이에 따른 트랜치들(45 및 46)은 이 예시적 설계에서 사용되지 않는다. 더욱이, 폴리 게이트(65)는 N+ 영역(35) 및 N-웰(40) 사이에 배치된다. 도시된 실시 예에서, 폴리 게이트(65)는 N+ 영역(35) 또는 N-웰(40) 위로 연장되지 않는다. 폴리 게이트(65)가 그라운드에 연결됨에 따라, 상기 폴리 게이트로 자기-정렬된 소스들 및 드레인들을 갖는 트랜지스터들이 형성된다.

그리하여, 도 6에 도시된 예시적 실시예에 따라, 트랜지스터(66)는 N+ 영역들(35,36)사이에 형성되고, 이 트랜지스터(66)는 도 5의 실시예에 도시된 다이오드(58)를 대체한다. 또한, 트랜지스터(66), 유사 트랜지스터(54)는 VDD에서 그라운드로의 양의 모드를 제공한다. 이 방식으로, 트랜지스터(66)는 방전 경로를 개선시킨다.

전술한 회로는 상기 집적 회로 칩 설계의 일 부분이다. 칩 설계는 컴퓨터-지원 전기적 설계 시스템(computer-aided electronic design system)으로 만들어지고, 컴퓨터 저장 매체(예를 들면 디스크, 테이프, 물리적 하드 드라이브, 또는 스토리지 액세스 네트워크(storage access network)내에 있는 것과 같은 가상 하드 드라이브)에 저장된다. 설계자가 칩을 제조하지 않거나 칩을 제조하는데 사용되는 포토리소그래피 마스크들을 제조하지 않는 경우, 설계자는 만들어진 설계(resulting design)를 칩 제조자 혹은 마스크 제조자들에게 물리적 수단에 의해서(예를 들면, 상기 설계를 저장하는 저장 매체의 카피를 제공함으로써) 또는 전기적으로(예를 들면, 인터넷을 통하여) 직접적으로 혹은 간접적으로 전송한다. 저장된 설계는 그 후, 포토리소그래피 마스크들을 제조하는데 적합한 형태(예를 들면, 그래픽 데이터 시스템 Ⅱ(GDSⅡ))로 변환된다. 상기 마스크들은 통상적으로 웨이퍼 상에 형성될 칩 설계의 다수의 카피들(copies)을 포함한다. 포토리소그래피 마스크들은, 에치되거나 혹은 달리 처리되어야 할 웨이퍼(및/또는 그 위의 층들)의 어떤 영역을 정의하기 위해 이용된다.

도 7은 예를 들면, 반도체 설계, 제조, 및/또는 테스트에서 사용되는 예시적인 설계 플로우(900)의 블락 다이어그램을 도시한다. 설계 플로우(900)는 설계되는 IC의 종류에 따라 다양하게 변할 수 있다. 예를 들면, 응용 주문형 집적회로(ASIC: Application Specific IC)를 제조하는데 사용되는 설계 플로우(900)는 표준 컴포넌트를 설계하기 위한 설계 플로우(900)와 다를 수 있고 또는 상기 설계를 프로그래머블 어레이로 인스턴트화하기 위한 설계 플로우(900)와 다를 수 있다. 상기 프로그래머블 어레이의 예를 들면 알테라(Altera)사 또는 자이링스(Xilinx)사에서 제공되는 프로그래머블 게이트 어레이(PGA: Programmable Gate Array) 또는 현장 프로그래머블 게이트 어레이(FPGA: Field Programmable Gate Array)가 있다. 설계 구조(920)는 설계 프로세스(910)로의 입력 데이터로서, IP 제공업자, 코어 개발자, 또는 다른 설계 회사로부터 올 수 있거나, 설계 플로우 작업자에 의해 만들어 지거나 또는 다른 출처들로부터 만들어질 수 있다. 설계 구조(920)는 설계도들(schematics) 또는 HDL(하드웨어 기술 언어(예를 들면, Verilog, VHDL, C 등)) 형태로 도 2-6에 도시된 것과 같은 본 발명의 실시 예를 포함한다.

설계 구조(920)는 하나 또는 그 이상의 기계 읽기 가능 매체에 포함될 수 있다. 예를 들면, 설계 구조(920)는, 도 2 내지 6에 도시된 본 발명의 실시 예의 텍스트 파일 또는 그래픽 표시(graphic representation)형태일 수 있다. 설계 프로세스(910)는 도 2-6에 도시된 것과 같은 본 발명의 실시 예를 넷리스트(netlist)(980)로 합성(또는 변환)시킨다. 넷리스트는 배선들, 트랜지스터들, 논리 게이트들, 제어 회로들, I/O, 모델들 등을 표시한 리스트로써, 집적 회로 설계에서 다른 소자들 및 회로들과의 연결 관계를 설명해 놓은 것이고 적어도 하나의 기계 읽기 가능한 매체상에 기록된다. 예를 들면, 상기 매체는 CD, 컴팩트 플래시, 다른 플래시 메모리, 인터넷을 통해서 보내지는 데이터 패킷, 또는 네트워킹에 적절한 다른 수단이 될 수 있다. 상기 합성은 반복되는 프로세스가 될 수 있고, 넷리스트(980)는 회로에 대한 설계 사양 및 파라미터들에 따라 한번 또는 그 이상 재 합성될 수 있다.

설계 프로세스(910)는 다양한 입력들을 사용하는 것을 포함한다: 예를 들면, 주어진 제조 기술(예를 들면, 다른 기술 노드들, 32nm, 45nm, 90nm 등)에 대해서, 모델들, 레이아웃들, 및 심볼 표시들을 포함해서, 공통적으로 사용되는 소자들, 회로들, 및 디바이스들의 세트를 저장할 수 있는 라이브러리 요소(930)로부터 입력들을 받는다. 또한 설계 프로세스(910)는 설계 사양들(design specifications)(940), 특성 데이터(characterization data)(950), 검증화 데이터(verification data)(960), 설계 규칙들(970), 및 테스트 데이터 파일들(985)(테스트 패턴들 및 다른 테스팅 정보를 포함할 수 있음)로부터 입력을 받는다. 설계 프로세스(910)는 예를 들면, 타이밍 분석, 검증, 설계 규칙 검사, 배치 및 배선 동작들 등과 같은 표준 회로 설계 프로세스들을 더 포함할 수 있다. 집적 회로 설계 분야의 통상의 지식을 가진 자는 본 발명의 범위 및 취지를 벗어남 없이, 전기적 설계 자동화 도구들 및 어플리케이션들이 설계 프로세스(910)에서 사용됨을 이해할 수 있다. 본 발명의 설계 구조는 명시된 어떠한 설계 플로우에도 한정되지 않는다.

바람직하게는, 설계 프로세스(910)는 도 2-6에 도시된 것과 같은 본 발명의 실시예를, (적용가능 하다면) 모든 추가 집적 회로 설계 또는 데이터와 함께, 제2 설계 구조(990)로 변환시킨다. 설계 구조(990)는 집적 회로들의 레이아웃 데이터 교환에 사용되는 데이터 포맷 및/또는 심볼 데이터 포맷(예를 들면, GDSⅡ(GDS2), GL1, OASIS, 맵 파일들(map files), 또는 이러한 설계 구조들을 저장하기 적합한 모든 포맷으로 저장된 정보)으로 스토리지 매체에 저장된다. 설계 구조(990)는 도 2-6에 도시된 것과 같은 본 발명의 실시예를 생산하도록 예를 들면, 심볼 데이터(symbolic data), 맵 파일들(map files), 테스트 데이터 파일들(test data files), 설계 컨텐트 파일들(design content files), 제조 데이터(manufacturing data), 레이아웃 파라미터들(layout parameters), 배선들, 금속 레벨들, 비아들, 형태들, 제조 라인을 통하여 라우팅 하기 위한 데이터, 및 반도체 제조업자들에게 요구되는 다른 모든 데이터와 같은 정보를 포함 할 수 있다. 설계 구조(990)는 단계(995)로 진행 될 수 있고, 단계(995)는 예를 들면, 설계 구조(990)가 테이프 출고되고(proceeds to tape-out), 제조되고, 마스크 하우스(mask house)에 공개되고, 다른 디자인 하우스(design house)로 보내지고, 고객에게 다시 보내지는 등의 과정이다.

전술한 바와 같이 상기 방법들은 집적 회로 칩들을 제조하는데 사용된다. 그 결과로 제조된 집적 회로 칩들은, 베어 다이(bare die)로, 가공되지 않은 웨이퍼 형태(즉, 다수의 언패키지된(unpackaged) 칩들을 갖는 싱글 웨이퍼로써)로, 또는 패키지(packaged)된 형태로 제조자에 의해 유통될 수 있다. 후자의 경우, 칩은 싱글 칩 패키지(예를 들어, 플라스틱 캐리어, -이 캐리어는 마더보드(motherboard) 또는 다른 더 높은 레벨의 캐리어에 부착되는 리드들(leads)을 갖고 있다)에 장착되거나(mounted) 또는 멀티 칩 패키지(예를 들어, 세라믹 캐리어, - 이 캐리어는 단면 혹은 양면에 배선들을 갖고 있거나 또는 매립된 배선들을 갖고 있다)에 장착된다(mounted). 어느 경우이던지, 칩은 (a)마더보드와 같은 중간 제품 또는 (b)최종 제품의 부품으로써 다른 칩들, 개별 회로 소자들(discrete circuit elements), 및/또는 다른 신호 처리 디바이스들과 함께 집적된다(integrated). 최종 제품은 집적회로 칩들을 포함하는 모든 제품이 될 수 있다.

여기서 사용된 전문 용어는 오직 특정한 실시 예들을 묘사하기 위함이지, 본 발명을 한정하기 위한 의도가 아니다. 이 설명에서 사용된 단수 형태의 단어들은 문맥상 명백하게 단수임을 표시하는 경우가 아닌 한 복수 형태도 포함한다. “포함하다” 및/또는 “포함하는”이란 용어는, 본 명세서의 특징들, 정수들, 단계들, 동작들, 요소들, 및/또는 구성들의 존재를 명시할 때 사용되지만, 하나 또는 그 이상의 다른 특징들, 정수들, 단계들, 동작들, 요소들, 구성들 및/또는 그들의 그룹들의 추가사항을 배제하는 것은 아니다.

아래의 청구항들의 대응 구조들, 재료들, 동작들, 및 모든 수단 혹은 단계 플러스 기능 요소들의 균등물들은 모든 구조, 재료, 혹은 구체적으로 청구된 다른 청구된 요소들과 조합으로 기능을 수행하기 위한 동작을 포함한다. 본 발명의 설명은 예시 및 설명의 실시 예로 제공될 뿐이며, 개시된 형태로서 본 발명을 모두 포함하고 있다거나(exhaustive) 혹은 제한 하려 하는 것은 아니다. 많은 수정들 및 변형들은 이 기술분야에서 통상의 지식을 가진 자들에게 본 발명의 범위 및 취지를 벗어남이 없이 명백하게 이해될 것이다. 상기 실시 예들은 본 발명의 원리 및 명세서의 실시를 잘 설명하기 위해서 선택되고 기재되었다. 또한 이 기술분야의 통상의 지식을 가진 자가 특정 사용에 적합한 다양한 변형들을 갖는 다양한 실시 예들에 대한 본 발명을 이해하도록 기재되었다.

Claims

데이터 처리 시스템에서 처리될 때 집적 회로의 기능적 표현(a functional representation)을 생성하는, 집적 회로를 설계, 제조, 또는 테스트 하기 위한 설계 구조(design structure)가 구현된(embodied) 기계 판독가능 유형의 저장 매체(a machine readable tangible storage medium)로서, 상기 설계 구조는:
I/O 신호 패드에 접속된 신호 패드 정전기 방전(electrostatic discharge : ESD) 디바이스; 및
소스 VDD에 접속되는 파워 서플라이 ESD 디바이스;를 포함하되,
상기 신호 패드 ESD 디바이스 및 상기 파워 서플라이 ESD 디바이스는 단일 ESD 구조(single ESD structure) 내에 집적되고,
상기 단일 ESD 집적 구조는,
기생 트랜지스터에 접속된 FET;
상기 I/O 신호 패드에 접속된 상기 FET의 소스 및 상기 기생 트랜지스터의 컬렉터;
그라운드(ground)에 접속된 상기 FET의 드레인과 게이트 및 상기 기생 트랜지스터의 에미터;
저항을 통해 상기 그라운드에 접속된 상기 기생 트랜지스터의 베이스; 및
상기 소스 VDD에 접속된 상기 기생 트랜지스터의 제2 에미터;를 포함하는
기계 판독가능 유형의 저장 매체.
삭제
제 1항에 있어서,
단일 ESD 구조는 다수의 ESD 스트레스 조합들을 처리하기 위해 구성되는데, 상기 다수의 ESD 스트레스 조합들은,
핀에서 그라운드로의 양의 모드(positive mode from pin-to-ground);
핀에서 VDD로의 양의 모드;
핀에서 그라운드로의 음의 모드;
핀에서 VDD로의 음의 모드;
VDD에서 그라운드로의 양의 모드; 및
VDD에서 그라운드로의 음의 모드를 포함하는,
기계 판독가능 유형의 저장 매체.
삭제
제1항에 있어서,
상기 단일 ESD 구조는, 적어도 하나의 자기-정렬 트랜지스터를 형성하기 위한 적어도 하나의 폴리게이트를 더 포함하는,
기계 판독가능 유형의 저장 매체.
삭제
삭제
삭제
삭제
집적 회로에 있어서, 상기 집적 회로는:
신호 패드 및 소스 VDD에 연결 가능한 단일 정전기 방전(ESD) 구조;를 포함하고, 상기 단일 ESD 구조는,
기생 트랜지스터에 접속된 FET;
I/O 신호 패드에 접속된 상기 FET의 소스 및 상기 기생 트랜지스터의 컬렉터;
그라운드(ground)에 접속된 상기 FET의 드레인과 게이트 및 상기 기생 트랜지스터의 에미터;
저항을 통해 상기 그라운드에 접속된 상기 기생 트랜지스터의 베이스; 및
상기 소스 VDD에 접속된 상기 기생 트랜지스터의 제2 에미터;를 포함하는
집적 회로.
제10항에 있어서,
p-기판 위에 형성된 적어도 하나의 p-웰(well) 및 적어도 하나의 n-웰(well)을 더 포함하는
집적 회로.
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삭제
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삭제
정전기 방전(ESD) 보호 디바이스를 형성하는 방법에 있어서, 상기 방법은:
신호 패드 ESD 보호 디바이스 및 파워 서플라이 ESD 보호 디바이스를 단일 ESD 구조 내로 집적시키는 단계;
상기 신호 패드 ESD 보호 디바이스를 I/O 신호 패드에 접속시키는 단계; 및
상기 파워 서플라이 ESD 보호 디바이스를 소스 VDD에 접속시키는 단계를 포함하고,
FET는 기생 트랜지스터에 접속되고,
상기 기생 트랜지스터의 컬렉터 및 상기 FET의 소스는 상기 I/O 신호 패드에 접속되고,
상기 기생 트랜지스터의 에미터 및 상기 FET의 드레인과 게이트는 그라운드(ground)에 접속되고,
상기 기생 트랜지스터의 베이스는 저항을 통해 상기 그라운드에 접속되고, 그리고
상기 기생 트랜지스터의 제2 에미터는 상기 소스 VDD에 접속되는
방법.
삭제
집적 회로를 정전기 방전(ESD)으로부터 보호하는 방법에 있어서, 상기 방법은:
단일 구조내에 ESD 스트레스 조합들을 보상하는 ESD 보호 디바이스를 집적시키는 단계를 포함하되, 상기 ESD 스트레스 조합들은,
핀에서 그라운드로의 양의 모드;
핀에서 VDD로의 양의 모드;
핀에서 그라운드로의 음의 모드;
핀에서 VDD로의 음의 모드;
VDD에서 그라운드로의 양의 모드; 및
VDD에서 그라운드로의 음의 모드;를 포함하고,
상기 집적시키는 단계는,
듀얼-에미터 바이폴라 트랜지스터의 컬렉터 및 FET의 소스를 I/O 신호 패드에 접속시키는 단계,
상기 듀얼-에미터 바이폴라 트랜지스터의 제1 에미터 및 상기 FET의 드레인과 게이트를 상기 그라운드에 접속시키는 단계,
상기 듀얼-에미터 바이폴라 트랜지스터의 베이스를 저항을 통해 상기 그라운드에 접속시키는 단계, 및
상기 듀얼-에미터 바이폴라 트랜지스터의 제2 에미터를 상기 VDD에 접속시키는 단계를 포함하는
방법.
정전기 방전(ESD)으로부터 회로들을 보호하는 방법에 있어서, 상기 방법은:
회로들을 I/O 신호 패드 및 소스 VDD에 접속시키는 단계; 및
집적된 ESD 구조를 상기 I/O 신호 패드 및 상기 소스 VDD에 접속시키는 단계;를 포함하되, 상기 집적된 ESD 구조는, 핀에서 그라운드로의 양의 모드; 핀에서 VDD로의 양의 모드; 핀에서 그라운드로의 음의 모드; 핀에서 VDD로의 음의 모드; VDD에서 그라운드로의 양의 모드; 및 VDD에서 그라운드로의 음의 모드의 ESD 스트레스 조합들에 대해서 보상하고,
상기 집적된 ESD 구조를 상기 I/O 신호 패드 및 상기 소스 VDD에 접속시키는 단계는,
듀얼-에미터 바이폴라 트랜지스터의 컬렉터 및 FET의 소스를 I/O 신호 패드에 접속시키는 단계,
상기 듀얼-에미터 바이폴라 트랜지스터의 제1 에미터 및 상기 FET의 드레인과 게이트를 상기 그라운드에 접속시키는 단계,
상기 듀얼-에미터 바이폴라 트랜지스터의 베이스를 저항을 통해 상기 그라운드에 접속시키는 단계, 및
상기 듀얼-에미터 바이폴라 트랜지스터의 제2 에미터를 상기 VDD에 접속시키는 단계를 포함하는
방법.
단일 ESD 구조로 정전기 방전(ESD)로부터 회로들을 보호하는 방법에 있어서, 상기 방법은:
상기 단일 ESD 구조를 I/O 신호 패드에 접속시키는 단계; 및
상기 단일 ESD 구조를 소스 VDD에 접속시키는 단계;를 포함하고,
FET는 기생 트랜지스터에 접속되고,
상기 기생 트랜지스터의 컬렉터 및 상기 FET의 소스는 상기 I/O 신호 패드에 접속되고,
상기 기생 트랜지스터의 에미터 및 상기 FET의 드레인과 게이트는 그라운드(ground)에 접속되고,
상기 기생 트랜지스터의 베이스는 저항을 통해 상기 그라운드에 접속되고, 그리고
상기 기생 트랜지스터의 제2 에미터는 상기 소스 VDD에 접속되는
방법.