JP3899052B2 - 集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、一般に静電放電（ＥＳＤ）保護回路に関し、より詳細には集積回路に関係するＥＳＤ回路に関する。
【０００２】
【従来の技術】
電子コンポーネントならびに集積回路の内部構造がますます小型化するにつれて、電子コンポーネントを完全に破壊あるいはその他の形で損傷しやすくなる。特に、多くの集積回路は静電放電による損傷をきわめて受けやすい。静電放電（ＥＳＤ）とは、直接接触によって引き起こされる、あるいは静電場によって誘導される、静電位（電圧）の異なる物体間における静電荷の移動である。静電放電、すなわちＥＳＤは電子工業において重要な問題になってきている。
【０００３】
ＥＳＤ事象に起因するデバイスの故障は、直ちに破局的になったり、明らかになるとは限らない。しばしば、デバイスはわずかに弱くなるだけであるが、正常な動作応力に余り耐えられず、したがって、信頼性の問題を引き起こすことがある。したがって、各種のコンポーネントを保護するために、各種のＥＳＤ保護回路をデバイスに含めなければならない。
【０００４】
高速データ伝送、光相互接続、無線、有線市場など様々な応用分野でシステム−オン−チップ（ＳＯＣ）を使用することが指数関数的に広がっている。これらの応用分野の各々は広範囲の電力供給条件、独立電源ドメインの数、および回路性能上の目的をもつ。一般に、異なる電源ドメインが、集積チップのディジタル、アナログおよび無線周波数（ＲＦ）の機能ブロックの間に確立される。システム−オン−チップ（ＳＯＣ）の場合、異なる回路およびシステム機能が共通のチップ基板に統合される。
【０００５】
しかし、共通基板の使用はさらなる雑音およびＥＳＤの問題をもたらす。こうした追加の問題に対処するために、様々な方法が使用されている。たとえば、雑音の相互作用を避けるために回路を空間的に分離し、または電流の流れを妨げるために間に構造を設け、あるいはその両方を行うことが当業界で普通のことである。もう１つの方法は、別々のパッド（またはピン）を使用して、回路機能への電源接続およびアース接続を分離することである。
【０００６】
あるアースから別のアースへの雑音結合を避けるために、回路機能ブロックのアースは、ウェル、タブ、半導体チップの絶縁エピタキシャル領域によって、また、バイア、導線および電源パッドの独立した電気的相互接続を使用して、一般にチップ基板から分離し、ときには減結合させる。
【０００７】
上記の方法はディジタル、アナログ回路および無線周波数（ＲＦ）ブロックが同一の集積回路またはＳＯＣで使用される場合に、最も盛んである。
【０００８】
電源ドメインとアース・ドメインを互いに分離する方法は新しいＥＳＤ問題をもたらす。このような集積回路のＥＳＤテストは、ピン・レール間、レール相互間およびピン相互間で行わなければならない。さらに、下記のＥＳＤ規則を守らなければならない。すなわち、（１）ＥＳＤ事象から導入される電流はある電源ドメインのどのピンから異なる電源ドメインのどのピンへも流れることはできない。（２）同様に、ＥＳＤ事象から導入される電流はある電源ドメインから異なる電源ドメイン（従属ドメインでも独立ドメインでも）へ流れることができない。
【０００９】
【発明が解決しようとする課題】
したがって、ＥＳＤ回路を、共通基板をもつ集積回路を保護するのに十分な構造にすることができれば有利であろう。このようなＥＳＤ回路を雑音軽減回路と組み合わせることができれば、さらに有利であろう。本発明は、このようなＥＳＤ回路を提供するものである。
【００１０】
【課題を解決するための手段】
一態様において、本発明は、基板の固有抵抗を用いて、互いに別々の電源ピンまたはアース・ピンあるいはその両方をもつ回路に対するＥＳＤデバイスをトリガする。
【００１１】
他の態様において、本発明は、基板の固有抵抗を強化し、この強化された抵抗をＥＳＤデバイスに対するトリガとして使用する。
【００１２】
さらに他の態様において、本発明は、雑音が回路に導入されないようにするために低雑音デバイスを使用する。
【００１３】
上記および他の目的、態様および利点は、図面を参照して行う本発明の好ましい実施形態についての以下の詳細な説明からよりよく理解されよう。
【００１４】
【発明の実施の形態】
タイミングの問題などに関する詳細は、そのような詳細が本発明を完全に理解するには必要なく、かつ当該技術の技術者の技量の範囲内にある限り、大部分は省略する。
【００１５】
本発明は、共通基板の固有抵抗（またはそれを強化したもの）を用いて、ＥＳＤデバイスまたは雑音抑止回路あるいはその両方をトリガする。先に論じたように、このような共通基板は、ディジタル、アナログ、およびＲＦ回路の何らかの組合せを有し、かつ電源ドメインまたはアース・ドメインあるいはその両方が互いに分離されている応用例でもっとも一般に使用されている。
【００１６】
ここで図面、特に図１を参照すると、本発明を実施できる集積回路のブロック図が示されている。具体的にいうと、ｐ型でもｎ型でもよい基板領域１６が示されている。図では３個のパッド（１０、１２、および１４）が基板１６に結合されている。説明を容易にするため、たとえば、パッド１０および１４がそれぞれディジタル・アース・レールおよびアナログ・アース・レールに接続されると想定することができる。固有基板抵抗がパッド１０と１４の間に形成され、それが、パッド１２によって定義される２つの抵抗値１８Ａと１８Ｂに分割される。本発明では、図２に示すように抵抗値１８Ａと１８Ｂを用いてＥＳＤデバイスをトリガする。
【００１７】
図２は、本発明の教示に従って基板１６の固有抵抗を使用したＥＳＤデバイスを示すブロック図である。ＥＳＤネットワーク２２はパッド１０と１４の間に置かれ、中央ノード１２をトリガとして使用する。中央ノード１２は、中央ノード１２とパッド１４の間隔に対するパッド１０と中央ノード１２の間隔の関数である電圧をもつ。したがって、基板１６における間隔またはドープ濃度あるいはその両方を変更することにより、ＥＳＤネットワーク２２に対するトリガ電圧を（対称的または非対称的に）変更することができる。
【００１８】
中央ノード１２およびＥＳＤネットワーク２２によって提供される追加の利益として、新たに作成された抵抗要素１８Ａおよび１８Ｂは、パッド１０と１４の間の雑音軽減機能としても働くこともできる。
【００１９】
次に図３を参照すると、本発明の教示によるＭＯＳＦＥＴトランジスタとしてのＥＳＤデバイス２２の例を示す概略図が示されている。
【００２０】
図１および図２に関連して先に論じたように、抵抗要素１８Ａと１８Ｂは中央ノード１２を形成する。抵抗要素１８Ａおよび１８Ｂはパッド１０と１４の間の雑音軽減機能として働く。パッド１０および１４は回路機能、電源またはアース結線に接続されることができる。雑音軽減機能の中央ノード１２もＭＯＳＦＥＴ要素２２を始動するためのトリガ要素として働く。中央ノード１２の電位がＭＯＳＦＥＴの閾電位を超えると、パッド１０と１４の間に電流が流れる。
【００２１】
複数個のＥＳＤ要素は、図４に関して示し説明するように、パッド１０と１４の間の雑音結合をさらに軽減するために直列または並列構成でカスケード接続されることができる。
【００２２】
次に図４を参照すると、複数個のＥＳＤ要素が本発明の教示に従ってどのようにしてパッド１０と１４の間にシリアル／パラレル構成でカスケード接続できるかの例を示す概略図が示されている。
【００２３】
ＥＳＤ要素２４および２６が、パッド１０と１４の間に直列でカスケード接続されている。この例では、ＥＳＤ要素２４および２６はＭＯＳＦＥＴとして表されている。抵抗要素１８Ａ〜１８ＣはそれぞれのＭＯＳＦＥＴ２４および２６（抵抗値をさらに高めるために異なるドープ量を含むことができる）の各々に対するゲートの配置によって定義され、ＭＯＳＦＥＴ２４および２６に対するトリガ要素として働く。
【００２４】
本発明をＥＳＤデバイスに対するトリガとして共通基板の固有抵抗を使用することに関して論じてきたが、この抵抗は図６に関連して示し説明するようなドーピングまたはアレイ構造あるいはその両方のような様々な手段によって強化／増大されることができる。
【００２５】
図５は、本発明の教示による構造のアレイによって形成される強化基板抵抗１８Ａ〜１８Ｂを示すブロック図である。パッド１０と１２の間に、抵抗３０Ａを形成する第１の構造アレイが置かれている。またパッド１２および１４の間には、抵抗３０Ｂを形成する第２の構造アレイが置かれている。
【００２６】
抵抗３０Ａおよび３０Ｂは基板の固有抵抗１８Ａと１８Ｂを増大させる。
【００２７】
これらの構造は、たとえば、深いトレンチ分離構造、テーパ付きトレンチ領域、浅いトレンチ分離構造、絶縁アイランド（たとえば、基板領域によって分離されたシリコン・オン・インシュレータ（ＳＯＩ）領域）、トリプル・ウェル注入バンド、トリプル・ウェル構造、ウェル構造、および分離エピタキシャル領域またはサブコレクタ領域である。
【００２８】
ＤＲＡＭセルに使用されるような深いトレンチ構造は５〜１５μｍの深さを有することができる。バイポーラ・トランジスタに使用される深いトレンチ構造は一般に３〜７μｍの範囲である。ＲＦシリコン・ゲルマニウム技術に使用されるテーパ付きトレンチ構造は一般に２〜５μｍの深さである。ウェル構造は一般にシリコン表面から２μｍ未満ないし１２μｍである。
【００２９】
先に論じたように、共通基板の固有抵抗または強化抵抗はＥＳＤデバイスに対するトリガとして使用できる。図７に関連して説明するようにこの抵抗をさらに雑音抑止回路と組み合わせて使用するのも有利である。図６は、本発明の教示による共通基板の固有抵抗または強化抵抗を使用したＥＳＤデバイス５２と雑音抑止回路（６２および６０Ａ〜６０Ｂ）の組合せを示す概略図である。ＥＳＤデバイス５２はパッド４０と４２の間に置かれる。ＥＳＤデバイス５２のトリガ部分の配置によって抵抗５０Ａ〜５０Ｂが規定される。抵抗５０Ａ〜５０ＢをＥＳＤデバイス５２に対するトリガとして使用することに加えて、これらの抵抗をキャパシタ６０Ａ〜６０Ｂに結合して、増幅器６２に給電するＲＣネットワークを形成する。増幅器６２はパッド４４に見られる雑音を減らすため信号を抑止し反転させる。
【００３０】
この実施形態で、他のＥＳＤ要素を使用することができる。たとえば、ＭＯＳＦＥＴ構造、シリコン制御整流器、バイポーラ・トランジスタおよび他の形態のダイオード要素を使用して、この実施形態の趣旨を実現することができる。さらに、増幅器６２は電力レールとアース・レールの間のＥＳＤ機能として働くこともできる。雑音機能の他に、増幅器６２は一般にドレイン・ソース構成のカスケード接続ＭＯＳＦＥＴまたは共通エミッタ構成のバイポーラ・トランジスタを有する。増幅器６２のサイズはそれ自体の電源レールとそれ自体のアース・レールの間に電流が流れるように定義されることができる。以下の全ての実施形態において、これを利用して、電力レール（たとえば、ＶＤＤ）とそのアース・レール（たとえば、ＶＳＳ）の間でＥＳＤ保護を行う助けとすることができる。
【００３１】
図７は本発明の教示による共通基板の固有抵抗または強化抵抗を使用した複数個のＥＳＤデバイス５４〜５６と雑音抑止回路（６２および６０Ａ〜６０Ｂ）の組合せを示す概略図である。要素６２、６０Ａ〜６０Ｂ、および５０Ａ〜５０Ｂは、図７に関連して既に論じたように機能する。この例では、２個のＥＳＤデバイス５４および５６はパッド４０と４４の間にカスケード直列構成で配置されており、中央ノード４２をトリガとして使用する。
【００３２】
図８は、図７〜図８のＥＳＤまたは雑音軽減回路あるいはその両方が本発明の教示によって使用できるさらなる実施形態を示すブロック図である。この実施形態では、複数個の入出力回路７０とサービス・モジュール８０をもつ構造が示されている。複数個の入出力回路７０は、サービス・モジュール８０に接続され、そこでは信号がサービス・モジュール８０に含まれる雑音／ＥＳＤ回路８２に送られる。サービス・モジュール８０は雑音／ＥＳＤ回路８２と他のＥＳＤ機能８４を含む。ＥＳＤ機能８４は、たとえば、ＶＤＤ電源とＶＳＳ電源の間に使用されるＥＳＤ電力クランプとすることができる。雑音／ＥＳＤ回路８２は図６〜図８に関連して先に論じた実装のどれでもよい。
【００３３】
このアーキテクチャは、ＳＲＡＭ、ＤＲＡＭ、論理、ＡＳＩＣ実装、マイクロプロセッサ、混合信号製品、ＢｉＣＭＯＳアプリケーションおよびＲＦ製品に使用できる。このアーキテクチャでは、回路からのディジタル雑音は雑音抑止ネットワークで吸収され、処理される。さらに、ＥＳＤ保護は、サービス・モジュール内で、基板抵抗ネットワークによって始動されたＥＳＤネットワークによって扱われる。これらの回路は、オフチップ・ドライバや受信機ネットワークなどの周辺回路からなることができる。サービス・モジュールはネットワークに電力を提供することもできる。
【００３４】
雑音抑止およびＥＳＤネットワークにおいては、ネットワークに使用される要素がそれ自体大きな雑音源でない（すなわち、システムの雑音環境を低化させない）ことが重要である。さらに、電源レール間の結合を最小にする要素を使用することが望ましい。低雑音抑止／ＥＳＤネットワークを提供するために、低雑音要素をできるだけ使用すべきである。低容量要素も容量性結合を最小にする。これらの要素は、たとえば、重水素ゲートを使用した低雑音トランジスタとすることができる。さらに、デュアル・ゲートＭＯＳＦＥＴおよびトリプル・ゲートＭＯＳＦＥＴを使用して、容量性結合を低下させ、図１〜図８のネットワーク活動化の閾電圧を増大させることができる。低直列抵抗および低容量をもつバラクタを使用して低雑音ダイオード構造を実施形態に実装することができる。低抵抗ダイオードは、バラクタ構造内に高ドープのサブコレクタを使用して作成されることができる。低容量は、ｐ−ｉ−ｎダイオード、非ペデスタル・バイポーラＳｉバラクタ、ＳＴＩ結合ｐ＋／レトログレードｎ―ウェル・ダイオードおよび他の低容量要素を使用して実現することができる。
【００３５】
図９は、標準の二酸化シリコン・ゲートＭＯＳＦＥＴ構造および重水素ゲートＭＯＳＦＥＴ構造の雑音を１／ｆに対してプロットしたグラフである。
【００３６】
上記の発明の構造に、以上説明し特許請求の範囲に記載した本発明の趣旨および範囲を逸脱せずに様々な変更を加えることができる。上記の実施形態の様々な態様を組み合わせ、または変更し、あるいはその両方を行うことができる。
【００３７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３８】
（１）活動化のためのトリガを有するＥＳＤデバイスと、
トリガに結合された基板と
を備える、集積回路。
（２）前記基板に結合された第１パッドと、
前記基板に結合された第２パッドと
をさらに備える、上記（１）に記載の集積回路。
（３）前記ＥＳＤデバイスが前記第１パッドと前記第２パッドの間に結合されている、上記（１）に記載の集積回路。
（４）前記トリガへの前記基板の結合位置に対する前記第１パッドの相対位置が第１抵抗を定義する、上記（３）に記載の集積回路。
（５）前記トリガへの前記基板の結合位置に対する前記第２パッドの相対位置が第２抵抗を定義する、上記（４）に記載の集積回路。
（６）ＥＳＤデバイスが、前記第１パッドに結合されたソースと、前記第２パッドに結合されたドレインと、前記基板に結合されたゲートとを有するＭＯＳＦＥＴである、上記（５）に記載の集積回路。
（７）前記ＭＯＳＦＥＴのゲートが重水素からなる、上記（５）に記載の集積回路。
（８）雑音抑止回路と、
前記雑音抑止回路に結合され、抵抗機能を果たすための基板と
を備える、集積回路。
（９）前記基板に結合された第１パッドと、
前記基板に結合された第２パッドと
をさらに備える、上記（８）に記載の集積回路。
（１０）第１抵抗が、前記雑音抑止回路に結合された前記基板の位置に対する前記第１パッドの相対位置によって定義される、上記（９）に記載の集積回路。
（１１）活動化のためのトリガを有するＥＳＤデバイスと、
雑音抑止デバイスと、
前記トリガおよび雑音抑止デバイスに結合された基板と
を備える、集積回路。
（１２）前記基板に結合された第１パッドと、
前記基板に結合された第２パッドと
をさらに備える、上記（１１）に記載の集積回路。
（１３）前記トリガおよび雑音抑止回路の結合に対する前記第１パッドの結合からの相対位置が第１抵抗を定義する、上記（１２）に記載の集積回路。
（１４）前記トリガおよび雑音抑止回路の結合に対する前記第２パッドの結合からの相対位置が第２抵抗を定義する、上記（１３）に記載の集積回路。
（１５）前記第１抵抗と直列に結合された第３抵抗と、
前記第２抵抗と直列に結合された第４抵抗と
をさらに備える、上記（１４）に記載の集積回路。
（１６）前記第３および第４抵抗が前記基板内のトレンチから形成されている、上記（１５）に記載の集積回路。
【図面の簡単な説明】
【図１】本発明を実施できる集積回路を示すブロック図である。
【図２】本発明の教示による基板の固有抵抗を使用したＥＳＤデバイスを示すブロック図である。
【図３】本発明の教示によるＭＯＳＦＥＴトランジスタとしての図２のＥＳＤデバイスの例を示す概略図である。
【図４】本発明の教示による図２のパッド間に複数個のＥＳＤ要素がどのようにシリアル／パラレル構成でカスケードされうるかの例を示す概略図である。
【図５】本発明の教示による構造のアレイによって形成される強化された基板抵抗を示すブロック図である。
【図６】本発明の教示による共通基板の固有抵抗または強化抵抗を使用したＥＳＤデバイスと雑音抑止回路の組合せを示す概略図である。
【図７】本発明の教示による共通基板の固有抵抗または強化抵抗を使用した複数個のＥＳＤデバイスと雑音抑止回路の組合せを示す概略図である。
【図８】図７および図８のＥＳＤまたは雑音抑止回路あるいはその両方が本発明の教示に従って使用できるさらなる実施形態を示すブロック図である。
【図９】標準の二酸化シリコン・ゲートＭＯＳＦＥＴ構造と重水素ゲートＭＯＳＦＥＴ構造の雑音を１／ｆに対してプロットしたグラフである。
【符号の説明】
１０ パッド
１２ パッド、中央パッド、中央ノード
１４ パッド
１６ 基板
１８Ａ 抵抗要素
１８Ｂ 抵抗要素
１８Ｃ 抵抗要素
２２ ＥＳＤネットワーク
２４ ＥＳＤ要素
２６ ＥＳＤ要素
３０Ａ 抵抗
３０Ｂ 抵抗
４０ パッド
４２ パッド
４４ パッド
５０Ａ 抵抗
５０Ｂ 抵抗
５２ ＥＳＤデバイス
５４ ＥＳＤデバイス
５６ ＥＳＤデバイス
６０Ａ キャパシタ
６０Ｂ キャパシタ
６２ 増幅器
７０ 入出力回路
８０ サービス・モジュール
８２ 雑音／ＥＳＤ回路
８４ ＥＳＤ機能
【発明の属する技術分野】
本発明は、一般に静電放電（ＥＳＤ）保護回路に関し、より詳細には集積回路に関係するＥＳＤ回路に関する。
【０００２】
【従来の技術】
電子コンポーネントならびに集積回路の内部構造がますます小型化するにつれて、電子コンポーネントを完全に破壊あるいはその他の形で損傷しやすくなる。特に、多くの集積回路は静電放電による損傷をきわめて受けやすい。静電放電（ＥＳＤ）とは、直接接触によって引き起こされる、あるいは静電場によって誘導される、静電位（電圧）の異なる物体間における静電荷の移動である。静電放電、すなわちＥＳＤは電子工業において重要な問題になってきている。
【０００３】
ＥＳＤ事象に起因するデバイスの故障は、直ちに破局的になったり、明らかになるとは限らない。しばしば、デバイスはわずかに弱くなるだけであるが、正常な動作応力に余り耐えられず、したがって、信頼性の問題を引き起こすことがある。したがって、各種のコンポーネントを保護するために、各種のＥＳＤ保護回路をデバイスに含めなければならない。
【０００４】
高速データ伝送、光相互接続、無線、有線市場など様々な応用分野でシステム−オン−チップ（ＳＯＣ）を使用することが指数関数的に広がっている。これらの応用分野の各々は広範囲の電力供給条件、独立電源ドメインの数、および回路性能上の目的をもつ。一般に、異なる電源ドメインが、集積チップのディジタル、アナログおよび無線周波数（ＲＦ）の機能ブロックの間に確立される。システム−オン−チップ（ＳＯＣ）の場合、異なる回路およびシステム機能が共通のチップ基板に統合される。
【０００５】
しかし、共通基板の使用はさらなる雑音およびＥＳＤの問題をもたらす。こうした追加の問題に対処するために、様々な方法が使用されている。たとえば、雑音の相互作用を避けるために回路を空間的に分離し、または電流の流れを妨げるために間に構造を設け、あるいはその両方を行うことが当業界で普通のことである。もう１つの方法は、別々のパッド（またはピン）を使用して、回路機能への電源接続およびアース接続を分離することである。
【０００６】
あるアースから別のアースへの雑音結合を避けるために、回路機能ブロックのアースは、ウェル、タブ、半導体チップの絶縁エピタキシャル領域によって、また、バイア、導線および電源パッドの独立した電気的相互接続を使用して、一般にチップ基板から分離し、ときには減結合させる。
【０００７】
上記の方法はディジタル、アナログ回路および無線周波数（ＲＦ）ブロックが同一の集積回路またはＳＯＣで使用される場合に、最も盛んである。
【０００８】
電源ドメインとアース・ドメインを互いに分離する方法は新しいＥＳＤ問題をもたらす。このような集積回路のＥＳＤテストは、ピン・レール間、レール相互間およびピン相互間で行わなければならない。さらに、下記のＥＳＤ規則を守らなければならない。すなわち、（１）ＥＳＤ事象から導入される電流はある電源ドメインのどのピンから異なる電源ドメインのどのピンへも流れることはできない。（２）同様に、ＥＳＤ事象から導入される電流はある電源ドメインから異なる電源ドメイン（従属ドメインでも独立ドメインでも）へ流れることができない。
【０００９】
【発明が解決しようとする課題】
したがって、ＥＳＤ回路を、共通基板をもつ集積回路を保護するのに十分な構造にすることができれば有利であろう。このようなＥＳＤ回路を雑音軽減回路と組み合わせることができれば、さらに有利であろう。本発明は、このようなＥＳＤ回路を提供するものである。
【００１０】
【課題を解決するための手段】
一態様において、本発明は、基板の固有抵抗を用いて、互いに別々の電源ピンまたはアース・ピンあるいはその両方をもつ回路に対するＥＳＤデバイスをトリガする。
【００１１】
他の態様において、本発明は、基板の固有抵抗を強化し、この強化された抵抗をＥＳＤデバイスに対するトリガとして使用する。
【００１２】
さらに他の態様において、本発明は、雑音が回路に導入されないようにするために低雑音デバイスを使用する。
【００１３】
上記および他の目的、態様および利点は、図面を参照して行う本発明の好ましい実施形態についての以下の詳細な説明からよりよく理解されよう。
【００１４】
【発明の実施の形態】
タイミングの問題などに関する詳細は、そのような詳細が本発明を完全に理解するには必要なく、かつ当該技術の技術者の技量の範囲内にある限り、大部分は省略する。
【００１５】
本発明は、共通基板の固有抵抗（またはそれを強化したもの）を用いて、ＥＳＤデバイスまたは雑音抑止回路あるいはその両方をトリガする。先に論じたように、このような共通基板は、ディジタル、アナログ、およびＲＦ回路の何らかの組合せを有し、かつ電源ドメインまたはアース・ドメインあるいはその両方が互いに分離されている応用例でもっとも一般に使用されている。
【００１６】
ここで図面、特に図１を参照すると、本発明を実施できる集積回路のブロック図が示されている。具体的にいうと、ｐ型でもｎ型でもよい基板領域１６が示されている。図では３個のパッド（１０、１２、および１４）が基板１６に結合されている。説明を容易にするため、たとえば、パッド１０および１４がそれぞれディジタル・アース・レールおよびアナログ・アース・レールに接続されると想定することができる。固有基板抵抗がパッド１０と１４の間に形成され、それが、パッド１２によって定義される２つの抵抗値１８Ａと１８Ｂに分割される。本発明では、図２に示すように抵抗値１８Ａと１８Ｂを用いてＥＳＤデバイスをトリガする。
【００１７】
図２は、本発明の教示に従って基板１６の固有抵抗を使用したＥＳＤデバイスを示すブロック図である。ＥＳＤネットワーク２２はパッド１０と１４の間に置かれ、中央ノード１２をトリガとして使用する。中央ノード１２は、中央ノード１２とパッド１４の間隔に対するパッド１０と中央ノード１２の間隔の関数である電圧をもつ。したがって、基板１６における間隔またはドープ濃度あるいはその両方を変更することにより、ＥＳＤネットワーク２２に対するトリガ電圧を（対称的または非対称的に）変更することができる。
【００１８】
中央ノード１２およびＥＳＤネットワーク２２によって提供される追加の利益として、新たに作成された抵抗要素１８Ａおよび１８Ｂは、パッド１０と１４の間の雑音軽減機能としても働くこともできる。
【００１９】
次に図３を参照すると、本発明の教示によるＭＯＳＦＥＴトランジスタとしてのＥＳＤデバイス２２の例を示す概略図が示されている。
【００２０】
図１および図２に関連して先に論じたように、抵抗要素１８Ａと１８Ｂは中央ノード１２を形成する。抵抗要素１８Ａおよび１８Ｂはパッド１０と１４の間の雑音軽減機能として働く。パッド１０および１４は回路機能、電源またはアース結線に接続されることができる。雑音軽減機能の中央ノード１２もＭＯＳＦＥＴ要素２２を始動するためのトリガ要素として働く。中央ノード１２の電位がＭＯＳＦＥＴの閾電位を超えると、パッド１０と１４の間に電流が流れる。
【００２１】
複数個のＥＳＤ要素は、図４に関して示し説明するように、パッド１０と１４の間の雑音結合をさらに軽減するために直列または並列構成でカスケード接続されることができる。
【００２２】
次に図４を参照すると、複数個のＥＳＤ要素が本発明の教示に従ってどのようにしてパッド１０と１４の間にシリアル／パラレル構成でカスケード接続できるかの例を示す概略図が示されている。
【００２３】
ＥＳＤ要素２４および２６が、パッド１０と１４の間に直列でカスケード接続されている。この例では、ＥＳＤ要素２４および２６はＭＯＳＦＥＴとして表されている。抵抗要素１８Ａ〜１８ＣはそれぞれのＭＯＳＦＥＴ２４および２６（抵抗値をさらに高めるために異なるドープ量を含むことができる）の各々に対するゲートの配置によって定義され、ＭＯＳＦＥＴ２４および２６に対するトリガ要素として働く。
【００２４】
本発明をＥＳＤデバイスに対するトリガとして共通基板の固有抵抗を使用することに関して論じてきたが、この抵抗は図６に関連して示し説明するようなドーピングまたはアレイ構造あるいはその両方のような様々な手段によって強化／増大されることができる。
【００２５】
図５は、本発明の教示による構造のアレイによって形成される強化基板抵抗１８Ａ〜１８Ｂを示すブロック図である。パッド１０と１２の間に、抵抗３０Ａを形成する第１の構造アレイが置かれている。またパッド１２および１４の間には、抵抗３０Ｂを形成する第２の構造アレイが置かれている。
【００２６】
抵抗３０Ａおよび３０Ｂは基板の固有抵抗１８Ａと１８Ｂを増大させる。
【００２７】
これらの構造は、たとえば、深いトレンチ分離構造、テーパ付きトレンチ領域、浅いトレンチ分離構造、絶縁アイランド（たとえば、基板領域によって分離されたシリコン・オン・インシュレータ（ＳＯＩ）領域）、トリプル・ウェル注入バンド、トリプル・ウェル構造、ウェル構造、および分離エピタキシャル領域またはサブコレクタ領域である。
【００２８】
ＤＲＡＭセルに使用されるような深いトレンチ構造は５〜１５μｍの深さを有することができる。バイポーラ・トランジスタに使用される深いトレンチ構造は一般に３〜７μｍの範囲である。ＲＦシリコン・ゲルマニウム技術に使用されるテーパ付きトレンチ構造は一般に２〜５μｍの深さである。ウェル構造は一般にシリコン表面から２μｍ未満ないし１２μｍである。
【００２９】
先に論じたように、共通基板の固有抵抗または強化抵抗はＥＳＤデバイスに対するトリガとして使用できる。図７に関連して説明するようにこの抵抗をさらに雑音抑止回路と組み合わせて使用するのも有利である。図６は、本発明の教示による共通基板の固有抵抗または強化抵抗を使用したＥＳＤデバイス５２と雑音抑止回路（６２および６０Ａ〜６０Ｂ）の組合せを示す概略図である。ＥＳＤデバイス５２はパッド４０と４２の間に置かれる。ＥＳＤデバイス５２のトリガ部分の配置によって抵抗５０Ａ〜５０Ｂが規定される。抵抗５０Ａ〜５０ＢをＥＳＤデバイス５２に対するトリガとして使用することに加えて、これらの抵抗をキャパシタ６０Ａ〜６０Ｂに結合して、増幅器６２に給電するＲＣネットワークを形成する。増幅器６２はパッド４４に見られる雑音を減らすため信号を抑止し反転させる。
【００３０】
この実施形態で、他のＥＳＤ要素を使用することができる。たとえば、ＭＯＳＦＥＴ構造、シリコン制御整流器、バイポーラ・トランジスタおよび他の形態のダイオード要素を使用して、この実施形態の趣旨を実現することができる。さらに、増幅器６２は電力レールとアース・レールの間のＥＳＤ機能として働くこともできる。雑音機能の他に、増幅器６２は一般にドレイン・ソース構成のカスケード接続ＭＯＳＦＥＴまたは共通エミッタ構成のバイポーラ・トランジスタを有する。増幅器６２のサイズはそれ自体の電源レールとそれ自体のアース・レールの間に電流が流れるように定義されることができる。以下の全ての実施形態において、これを利用して、電力レール（たとえば、ＶＤＤ）とそのアース・レール（たとえば、ＶＳＳ）の間でＥＳＤ保護を行う助けとすることができる。
【００３１】
図７は本発明の教示による共通基板の固有抵抗または強化抵抗を使用した複数個のＥＳＤデバイス５４〜５６と雑音抑止回路（６２および６０Ａ〜６０Ｂ）の組合せを示す概略図である。要素６２、６０Ａ〜６０Ｂ、および５０Ａ〜５０Ｂは、図７に関連して既に論じたように機能する。この例では、２個のＥＳＤデバイス５４および５６はパッド４０と４４の間にカスケード直列構成で配置されており、中央ノード４２をトリガとして使用する。
【００３２】
図８は、図７〜図８のＥＳＤまたは雑音軽減回路あるいはその両方が本発明の教示によって使用できるさらなる実施形態を示すブロック図である。この実施形態では、複数個の入出力回路７０とサービス・モジュール８０をもつ構造が示されている。複数個の入出力回路７０は、サービス・モジュール８０に接続され、そこでは信号がサービス・モジュール８０に含まれる雑音／ＥＳＤ回路８２に送られる。サービス・モジュール８０は雑音／ＥＳＤ回路８２と他のＥＳＤ機能８４を含む。ＥＳＤ機能８４は、たとえば、ＶＤＤ電源とＶＳＳ電源の間に使用されるＥＳＤ電力クランプとすることができる。雑音／ＥＳＤ回路８２は図６〜図８に関連して先に論じた実装のどれでもよい。
【００３３】
このアーキテクチャは、ＳＲＡＭ、ＤＲＡＭ、論理、ＡＳＩＣ実装、マイクロプロセッサ、混合信号製品、ＢｉＣＭＯＳアプリケーションおよびＲＦ製品に使用できる。このアーキテクチャでは、回路からのディジタル雑音は雑音抑止ネットワークで吸収され、処理される。さらに、ＥＳＤ保護は、サービス・モジュール内で、基板抵抗ネットワークによって始動されたＥＳＤネットワークによって扱われる。これらの回路は、オフチップ・ドライバや受信機ネットワークなどの周辺回路からなることができる。サービス・モジュールはネットワークに電力を提供することもできる。
【００３４】
雑音抑止およびＥＳＤネットワークにおいては、ネットワークに使用される要素がそれ自体大きな雑音源でない（すなわち、システムの雑音環境を低化させない）ことが重要である。さらに、電源レール間の結合を最小にする要素を使用することが望ましい。低雑音抑止／ＥＳＤネットワークを提供するために、低雑音要素をできるだけ使用すべきである。低容量要素も容量性結合を最小にする。これらの要素は、たとえば、重水素ゲートを使用した低雑音トランジスタとすることができる。さらに、デュアル・ゲートＭＯＳＦＥＴおよびトリプル・ゲートＭＯＳＦＥＴを使用して、容量性結合を低下させ、図１〜図８のネットワーク活動化の閾電圧を増大させることができる。低直列抵抗および低容量をもつバラクタを使用して低雑音ダイオード構造を実施形態に実装することができる。低抵抗ダイオードは、バラクタ構造内に高ドープのサブコレクタを使用して作成されることができる。低容量は、ｐ−ｉ−ｎダイオード、非ペデスタル・バイポーラＳｉバラクタ、ＳＴＩ結合ｐ＋／レトログレードｎ―ウェル・ダイオードおよび他の低容量要素を使用して実現することができる。
【００３５】
図９は、標準の二酸化シリコン・ゲートＭＯＳＦＥＴ構造および重水素ゲートＭＯＳＦＥＴ構造の雑音を１／ｆに対してプロットしたグラフである。
【００３６】
上記の発明の構造に、以上説明し特許請求の範囲に記載した本発明の趣旨および範囲を逸脱せずに様々な変更を加えることができる。上記の実施形態の様々な態様を組み合わせ、または変更し、あるいはその両方を行うことができる。
【００３７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００３８】
（１）活動化のためのトリガを有するＥＳＤデバイスと、
トリガに結合された基板と
を備える、集積回路。
（２）前記基板に結合された第１パッドと、
前記基板に結合された第２パッドと
をさらに備える、上記（１）に記載の集積回路。
（３）前記ＥＳＤデバイスが前記第１パッドと前記第２パッドの間に結合されている、上記（１）に記載の集積回路。
（４）前記トリガへの前記基板の結合位置に対する前記第１パッドの相対位置が第１抵抗を定義する、上記（３）に記載の集積回路。
（５）前記トリガへの前記基板の結合位置に対する前記第２パッドの相対位置が第２抵抗を定義する、上記（４）に記載の集積回路。
（６）ＥＳＤデバイスが、前記第１パッドに結合されたソースと、前記第２パッドに結合されたドレインと、前記基板に結合されたゲートとを有するＭＯＳＦＥＴである、上記（５）に記載の集積回路。
（７）前記ＭＯＳＦＥＴのゲートが重水素からなる、上記（５）に記載の集積回路。
（８）雑音抑止回路と、
前記雑音抑止回路に結合され、抵抗機能を果たすための基板と
を備える、集積回路。
（９）前記基板に結合された第１パッドと、
前記基板に結合された第２パッドと
をさらに備える、上記（８）に記載の集積回路。
（１０）第１抵抗が、前記雑音抑止回路に結合された前記基板の位置に対する前記第１パッドの相対位置によって定義される、上記（９）に記載の集積回路。
（１１）活動化のためのトリガを有するＥＳＤデバイスと、
雑音抑止デバイスと、
前記トリガおよび雑音抑止デバイスに結合された基板と
を備える、集積回路。
（１２）前記基板に結合された第１パッドと、
前記基板に結合された第２パッドと
をさらに備える、上記（１１）に記載の集積回路。
（１３）前記トリガおよび雑音抑止回路の結合に対する前記第１パッドの結合からの相対位置が第１抵抗を定義する、上記（１２）に記載の集積回路。
（１４）前記トリガおよび雑音抑止回路の結合に対する前記第２パッドの結合からの相対位置が第２抵抗を定義する、上記（１３）に記載の集積回路。
（１５）前記第１抵抗と直列に結合された第３抵抗と、
前記第２抵抗と直列に結合された第４抵抗と
をさらに備える、上記（１４）に記載の集積回路。
（１６）前記第３および第４抵抗が前記基板内のトレンチから形成されている、上記（１５）に記載の集積回路。
【図面の簡単な説明】
【図１】本発明を実施できる集積回路を示すブロック図である。
【図２】本発明の教示による基板の固有抵抗を使用したＥＳＤデバイスを示すブロック図である。
【図３】本発明の教示によるＭＯＳＦＥＴトランジスタとしての図２のＥＳＤデバイスの例を示す概略図である。
【図４】本発明の教示による図２のパッド間に複数個のＥＳＤ要素がどのようにシリアル／パラレル構成でカスケードされうるかの例を示す概略図である。
【図５】本発明の教示による構造のアレイによって形成される強化された基板抵抗を示すブロック図である。
【図６】本発明の教示による共通基板の固有抵抗または強化抵抗を使用したＥＳＤデバイスと雑音抑止回路の組合せを示す概略図である。
【図７】本発明の教示による共通基板の固有抵抗または強化抵抗を使用した複数個のＥＳＤデバイスと雑音抑止回路の組合せを示す概略図である。
【図８】図７および図８のＥＳＤまたは雑音抑止回路あるいはその両方が本発明の教示に従って使用できるさらなる実施形態を示すブロック図である。
【図９】標準の二酸化シリコン・ゲートＭＯＳＦＥＴ構造と重水素ゲートＭＯＳＦＥＴ構造の雑音を１／ｆに対してプロットしたグラフである。
【符号の説明】
１０ パッド
１２ パッド、中央パッド、中央ノード
１４ パッド
１６ 基板
１８Ａ 抵抗要素
１８Ｂ 抵抗要素
１８Ｃ 抵抗要素
２２ ＥＳＤネットワーク
２４ ＥＳＤ要素
２６ ＥＳＤ要素
３０Ａ 抵抗
３０Ｂ 抵抗
４０ パッド
４２ パッド
４４ パッド
５０Ａ 抵抗
５０Ｂ 抵抗
５２ ＥＳＤデバイス
５４ ＥＳＤデバイス
５６ ＥＳＤデバイス
６０Ａ キャパシタ
６０Ｂ キャパシタ
６２ 増幅器
７０ 入出力回路
８０ サービス・モジュール
８２ 雑音／ＥＳＤ回路
８４ ＥＳＤ機能
Claims (5)
- ディジタル回路及びアナログ回路が設けられたＰ型若しくはＮ型の基板と、
該基板にそれぞれ結合された第１パッド、第２パッド及び第３パッドであって、前記第１パッドは前記ディジタル回路のアースに接続され、前記第３パッドは前記アナログ回路のアースに接続されている前記第１パッド、第２パッド及び第３パッドと、
前記第１パッドと前記第２パッドとの間隔により規定され基板自体を抵抗とする第１基板抵抗及び前記第２パッドと前記第３パッドとの間隔により規定され基板自体を抵抗とする第２基板抵抗と、
前記第１パッドに結合された第１端子、前記第２パッドに結合されたトリガ端子及び前記第３パッドに結合された第２端子を有し、前記トリガ端子に閾電圧を超える電圧が印加されたときに前記第１端子と前記第２端子の間が導通する静電放電を保護するためのデバイスとを備え、
前記第２パッドは前記第１基板抵抗と前記第２基板抵抗の関数である電圧を発生し、前記第２パッドの電圧が前記デバイスの前記閾電圧を超えるときに前記デバイスが導通することを特徴とする集積回路。 - ディジタル回路及びアナログ回路が設けられたＰ型若しくはＮ型の基板と、
該基板にそれぞれ結合された第１パッド、第２パッド及び第３パッドであって、前記第１パッドは前記ディジタル回路のアースに接続され、前記第３パッドは前記アナログ回路のアースに接続されている前記第１パッド、第２パッド及び第３パッドと、
前記第１パッドと前記第２パッドとの間隔により規定され基板自体を抵抗とする第１基板抵抗及び前記第２パッドと前記第３パッドとの間隔により規定され基板自体を抵抗とする第２基板抵抗と、
前記第１パッドに結合されたソース、前記第２パッドに結合されたゲート及び前記第３パッドに結合されたドレインを有し静電放電を保護するためのＭＯＳＦＥＴとを備え、
前記第２パッドは前記第１基板抵抗と前記第２基板抵抗の関数である電圧を発生し、前記第２パッドの電圧が前記ＭＯＳＦＥＴの閾電圧を超えるときに前記ＭＯＳＦＥＴが導通することを特徴とする集積回路。 - 前記ＭＯＳＦＥＴのゲートが重水素ゲートである、請求項２に記載の集積回路。
- ディジタル回路及びアナログ回路が設けられたＰ型若しくはＮ型の基板と、
該基板にそれぞれ結合された第１パッド、第２パッド、第３パッド及び第４パッドであって、前記第１パッドは前記ディジタル回路のアースに接続され、前記第４パッドは前記アナログ回路のアースに接続されている前記第１パッド、第２パッド、第３パッド及び第４パッドと、
前記第１パッドと前記第２パッドとの間隔により規定され基板自体を抵抗とする第１基板抵抗、前記第２パッドと前記第３パッドとの間隔により規定され基板自体を抵抗とする第２基板抵抗及び前記第３パッドと前記第４パッドとの間隔により規定され基板自体を抵抗とする第３基板抵抗と、
静電放電を保護するための第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴであって、前記第１ＭＯＳＦＥＴのソースは前記第１パッドに接続され、前記第１ＭＯＳＦＥＴのゲートは前記第２パッドに接続され、前記第１ＭＯＳＦＥＴのドレインは前記第２ＭＯＳＦＥＴのソースに接続され、前記第２ＭＯＳＦＥＴのゲートは前記第３パッドに接続され、前記第２ＭＯＳＦＥＴのドレインは前記第４パッドに接続されている、前記第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴとを備え、
前記第２パッドは前記第１基板抵抗、前記第２基板抵抗及び前記第３基板抵抗の関数である電圧を発生し、前記第２パッドの電圧が前記第１ＭＯＳＦＥＴの閾電圧を超えるときに前記第１ＭＯＳＦＥＴが導通し、前記第３パッドは前記第１基板抵抗、前記第２基板抵抗及び前記第３基板抵抗の関数である電圧を発生し、前記第３パッドの電圧が前記第２ＭＯＳＦＥＴの閾電圧を超えるときに前記第２ＭＯＳＦＥＴが導通することを特徴とする集積回路。 - 前記第１ＭＯＳＦＥＴのゲート及び前記第２ＭＯＳＦＥＴのゲートが重水素ゲートである、請求項４に記載の集積回路。
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