JP6285483B2 - ダイオード、それを使用する回路、および製造方法 - Google Patents

ダイオード、それを使用する回路、および製造方法 Download PDF

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Description

関連出願の相互参照
本出願は、参照によりその全体が本明細書に明示的に組み込まれる、ＷＯＲＬＥＹ他の名義で２００９年３月１３日に出願された米国特許出願第１２／４０３，４１８号の一部継続出願である。
本出願の技術は、シャロートレンチアイソレーションダイオードおよびゲートダイオード、ならびに保護回路、静電放電（ＥＳＤ）保護回路、および高速回路またはスイッチング回路を含む、回路においてシャロートレンチアイソレーションダイオードおよびゲートダイオードを使用すること、および関連方法に関する。
静電放電（ＥＳＤ）は、集積回路（ＩＣ）における主要な信頼性問題である。ＥＳＤは、回路内に大電流を誘起することがある、（負または正の）電圧の過渡サージである。ＥＳＤサージによる損傷から回路を保護するために、保護方式は、正と負の両方のＥＳＤサージのための放電経路を設けようと試みる。従来のダイオードは、正および負のＥＳＤサージの電圧をクランプして電流を分流し、過電圧が被保護回路に印加されるのを防ぐために、ＥＳＤ保護回路内で使用され得る。図１は、この点について、従来のＥＳＤ保護回路を示す。図１に示すように、電圧レール（Ｖｄｄ）１０および接地レール（ＧＮＤ）１２は、被保護回路１４に給電するために設けられる。被保護回路１４は、任意のタイプの回路であってよく、所望の任意の形態で設けられてよい。この例では、信号ピン１６の形態の端子が、被保護回路１４に情報および／または制御を与えるために、被保護回路１４への信号経路を設ける。たとえば、被保護回路１４は、集積回路（ＩＣ）内に含まれてよく、信号ピン１６は外部から利用可能な、ＩＣチップ上のピンである。
従来のＥＳＤ保護回路１８は、被保護回路１４をＥＳＤサージから保護するために、電圧レール１０と接地レール１２との間に結合され得る。図１の例示的なＥＳＤ保護回路１８は、２つの従来のダイオード、すなわち正のＥＳＤサージダイオード２０と負のＥＳＤサージダイオード２２とを含む。正のＥＳＤサージダイオード２０および負のＥＳＤサージダイオード２２は、直列に結合される。正のＥＳＤサージダイオード２０は、信号ピン１６上の正の電圧を、電圧レール１０より１ダイオードドロップ高い電圧にクランプする。負のＥＳＤサージダイオード２２は、信号ピン１６上の負の電圧を、接地レール１２より１ダイオードドロップ低い電圧にクランプする。正のＥＳＤサージダイオード２０のカソード（ｋ）は、電圧レール１０に結合される。正のＥＳＤダイオード２０のアノード（ａ）は、信号ピン１６と被保護回路１４との間の信号経路上のノード２４で信号ピン１６に結合される。負のＥＳＤサージダイオード２２のカソード（ｋ）もまた、信号ピン１６から被保護回路１４への信号経路上のノード２４に結合される。負のＥＳＤサージダイオード２２のアノード（ａ）は、接地レール１２に結合される。
信号ピン１６上の正のＥＳＤサージに対して、正のＥＳＤサージダイオード２０は順方向バイアスとなり、信号ピン１６上の電圧を、電圧レール１０より１ダイオードドロップ高い電圧にクランプして被保護回路１４を保護する。そのようなＥＳＤサージからのエネルギーは、順方向バイアスモードにおいて正のＥＳＤサージダイオード２０を通って伝導されて電圧レール１０内に分散される。適正なＥＳＤ保護構造は、最終的には正のＥＳＤサージを接地レール１２に散逸させるために、電圧レール１０の中に実装されてよい（図示せず）。信号ピン１６上の負のＥＳＤサージに対して、サージは同様に散逸される。信号ピン１６上の負のＥＳＤサージは、負のＥＳＤサージダイオード２２を順方向バイアスモードに置き、それにより被保護回路１４に対して低インピーダンス経路を提供する。負のＥＳＤサージからのエネルギーは、接地レール１２内に散逸される。
トランジスタ数が増えることにより回路はシステムオンチップ（ｓｙｓｔｅｍ−ｏｎ−ａ−ｃｈｉｐ）（ＳＯＣ）構成で設けられることがますます多くなっているので、ＳＯＣ技術においてＥＳＤ保護を設けることが、ますます重要となっている。ＳＯＣ技術は、比較的薄い酸化物ゲート誘電体を設ける電界効果トランジスタ（ＦＥＴ）を使用することができる。これらの比較的薄い誘電体は、ＥＳＤサージ事象による過電圧によって破壊的な故障および損傷を受けやすい。さらに、図１で提供するＥＳＤサージダイオード２０、２２などの従来のダイオードは、ＳＯＣ技術におけるＥＳＤ保護に対して十分な伝導を与えないことがある。
ＥＳＤ保護におけるこれらの欠点に対処するために、特にＳＯＣ技術に対して、シャロートレンチアイソレーション（ＳＴＩ）ダイオードが、ＥＳＤ保護回路内に設けられてきた。ゲートダイオードもまた、ＥＳＤ保護回路内で使用されている。ゲートダイオードの使用は、そのキャリアの過渡経路によって、優れた単位長さ当たりのコンダクタンスならびにターンオン速度を有することが示されている。ＥＳＤ保護回路のターンオン速度は、ＥＳＤ事象中の極めて短時間（たとえば、１ナノ秒未満）に大量の電流（たとえば、数アンペア）が流れることができるデバイス帯電モデル（ＣＤＭ）仕様を満たすために重要である。しかしながら、ゲートダイオードのこれらの利点を有するとしても、ＳＴＩダイオードが、高速回路のＥＳＤ保護回路において、主として使用される。ゲートダイオードは、容認できないほど性能を低下させることがある。ゲートダイオードは、ＳＴＩダイオードより大きい、単位拡散長または有効長当たりの周辺キャパシタンスを有する。
ゲートダイオード内の周辺キャパシタンスが増加すると、ゲートダイオードが被保護回路に追加されたときに負荷キャパシタンスが増加する。負荷キャパシタンスが増加すると、被保護回路に悪影響を及ぼすことがある。たとえば、負荷キャパシタンスが増加すると、ＥＳＤ保護回路がＲ−Ｃ回路配列で被保護回路に結合されていることに起因して充電時間が増加するので、被保護回路の切換え時間性能と周波数性能とを低下させることがある。さらに、ＥＳＤ保護回路を挿入した結果生じたキャパシタンスの増加で、低雑音増幅器（ＬＮＡ）などの無線周波数（ＲＦ）構成要素の感度が低下することがある。しかしながら、ＥＳＤ保護回路においてより小さいキャパシタンスを有するＳＴＩダイオードの使用もまた、ゲートダイオードに対するトレードオフを有する。ＥＳＤ保護回路内でＳＴＩダイオードを使用すると、正サージと負サージの両方に対する被保護回路に対して、また特に、大きいＳＯＣチップにおいて見られ得るパッドに結合された薄酸化物ゲート酸化物誘電体デバイスを使用する被保護回路および関連プロセスに対して、低いＣＤＭ電圧耐性がもたらされることがある。
米国特許出願第１２／４０３，４１８号
性能を維持するために、チップのメーカーおよびカスタマーは、ＥＳＤ保護回路内でＳＴＩダイオードを使用することによってもたらされたより低いＣＤＭ電圧耐性を受容する必要があり、そのことが、より大きなＥＳＤ関連の曝露および損傷を生じる。したがって、優れたコンダクタンスおよびターンオン時間ならびに被保護回路の性能に悪影響を及ぼさないための低キャパシタンスを示すＥＳＤ保護回路を提供する必要性が存在する。
１つのダイオードが提供される。ダイオードは、基板と、第１のドーパントでドープされた第１のドープ領域とを含む。第１のドープ領域は基板内に位置し、ポケットインプラントを持たず、それにより面積接合キャパシタンスが低減される。ダイオードはまた、基板内に第２のドーパントでドープされた第２のドープ領域を含み、第２のドーパントは第１のドーパントと反対の極性を有する。ダイオードは、第１のドープ領域上に形成された第１のシリサイド部分をさらに含む。ダイオードはまた、第２のドープ領域上に形成された第２のシリサイド部分をさらに含む。
ダイオードを製造する方法が提供される。方法は、アクティブマスクによって画定されるシャロートレンチアイソレーション領域を形成するステップを含む。方法はまた、ダイオード内の面積接合キャパシタンスを低減するために、ポケットインプラントをポケットインプラントマスクでブロックするステップを含む。方法は、シャロートレンチアイソレーション領域を形成した後、第１のインプラントマスクで画定される第１のドープ領域をインプラントするステップをさらに含む。方法はまた、シャロートレンチアイソレーション領域を形成した後、第２のインプラントマスクで画定される第２のドープ領域をインプラントするステップをさらに含む。またさらに、方法は、第１のドープ領域上に第１のシリサイド部分を堆積させるステップと、第２のドープ領域上に第２のシリサイド部分を堆積させるステップとを含む。
ダイオードを製造するための装置が提供される。装置は、基板内にダイオードを構築するための手段と、ダイオード内の面積接合キャパシタンスを低減するために、ポケットインプラントをポケットインプラントマスクでブロックするための手段とを含む。
ダイオードを含む静電放電（ＥＳＤ）保護集積回路を提供する。ダイオードは、基板と、第１のドーパントでドープされた第１のドープ領域とを含む。第１のドープ領域は基板内に位置し、面積接合キャパシタンスを低減するために、ポケットインプラントを持たない。ダイオードはまた、基板内で第２のドーパントでドープされた第２のドープ領域を含み、第２のドーパントは第１のドーパントと反対の極性を有する。ダイオードは、第１のドープ領域上に形成された第１のシリサイド部分をさらに含む。ダイオードはまた、第２のドープ領域上に形成された第２のシリサイド部分をさらに含む。ＥＳＤ保護回路はまた、ダイオードに結合された入力接点と、ダイオードを介して入力接点に結合された被保護構成要素とを有する。
ダイオードを製造する方法が提供される。方法は、アクティブマスクによって画定されるシャロートレンチアイソレーション領域を形成するステップを含む。方法はまた、ダイオード内の面積接合キャパシタンスを低減するために、ポケットインプラントをポケットインプラントマスクでブロックするステップを含む。方法は、シャロートレンチアイソレーション領域を形成した後、第１のインプラントマスクで画定される第１のドープ領域をインプラントするステップをさらに含む。方法はまた、シャロートレンチアイソレーション領域を形成した後、第２のインプラントマスクで画定される第２のドープ領域をインプラントするステップを含む。またさらに、方法は、第１のドープ領域上に第１のシリサイド部分を堆積させるステップと、第２のドープ領域上に第２のシリサイド部分を堆積させるステップとを含む。
従来技術における従来の静電放電（ＥＳＤ）保護回路の一例の図である。 本開示の実施形態を有利に使用できる例示的なワイヤレス通信システムを示すブロック図である。 低ドープドレイン（ＬＤＤ）インプラントとポケットインプラントとを含む例示的なゲートダイオードの図である。 図３のゲートダイオードを表す例示的な回路図シンボルを示す図である。 Ｎ＋Ｐ−ウェルゲートダイオードの接合キャパシタンスを低減するためにポケットインプラントをブロックする例示的なゲートダイオードの図である。 ポケットインプラントとＰウェルとをブロックする例示的なゲートダイオードの図である。 ポケットインプラントを含む例示的なシャロートレンチアイソレーションダイオードの図である。 接合キャパシタンスを低減するためにポケットインプラントをブロックする例示的なシャロートレンチアイソレーション（ＳＴＩ）ダイオードの図である。 ポケットインプラントとＰウェルとをブロックする例示的なシャロートレンチアイソレーション（ＳＴＩ）ダイオードの図である。 少なくとも１つのＬＤＤインプラントをブロックする少なくとも１つのゲートダイオードを有する保護回路を含む例示的な無線周波数（ＲＦ）トランシーバの図である。 少なくとも１つのＬＤＤインプラントがブロックされたゲートダイオードを使用するＥＳＤ保護回路によって保護される、例示的な低雑音増幅器の図である。 本開示の一態様によるダイオードを製造するための例示的な方法を説明する図である。
ここで図面を参照して、本開示のいくつかの例示的な実施形態を説明する。「例示的な」という言葉は、「一例、実例または例示として役に立つ」を意味するために本明細書で使用される。「例示的」として本明細書で説明する任意の実施形態は、必ずしも他の実施形態よりも好ましいまたは有利であると解釈されるべきではない。
詳細な説明の中で開示する態様は、ゲートダイオードおよびシャロートレンチアイソレーション（ＳＴＩ）ダイオードとを含むダイオードの例と、同ダイオードの例示的な製造方法と、関連する回路および方法とを含む。ダイオードの例は、すべて、面積キャパシタンスを低減するためにブロックされた少なくとも１つのハローインプラントまたはポケットインプラントを有する。それらはまた、ブロックされた少なくとも１つの低ドープドレイン（ＬＤＤ）インプラントを特徴付けることができる。このようにして、そのようなキャパシタンスに影響されやすい性能を有するが、同時にゲートダイオードまたはＳＴＩダイオードの性能特性を求めている回路および他の回路アプリケーションにおいて、そのダイオードが使用され得る。ゲートダイオードの恩恵は、限定はしないが、速いターンオン時間と高コンダクタンスとを含む。ＳＴＩダイオードの恩恵は、限定はしないが、低減されたキャパシタンスと、その結果増大するＲＦ構成要素の感度とを含む。
ＬＤＤインプラントおよびポケットインプラント（ハローインプラントとも呼ばれる）は、望ましくない領域内に拡散する電界から保護するためにトランジスタおよびダイオード内で使用される。金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）内で、ＬＤＤインプラントが、動作電圧および長期的信頼性を高めるために含まれる。具体的には、ＬＤＤインプラントは、ドレインにおける電界を引き下げて、高温電子がゲート酸化物内に注入されるのを低減するために使用される。ハローインプラントまたはポケットインプラントは、ドレインとソースとの間の静電結合が小さくなるように、ドレインの静電断面を低減するために使用される。そうでない場合、静電気のドレインソース間結合領域は、ＭＯＳＦＥＴのゲートソース間電位がオフ状態にあるとき、ドレイン誘起障壁低下（ＤＩＢＬ）にもかかわらず漏洩電流を増加させる。ＭＯＳＦＥＴは双方向性であり得るので、またプロセスの制約のため、ＬＤＤインプラントおよびハローインプラントは、ＭＯＳＦＥＴゲートの両側に適用される。したがって、ＭＯＳＦＥＴ内にＮ−型およびＰ−型のハローインプラントを設けることによって、いっそう小さい静電断面が存在し、それによりソース端子またはドレイン端子のいずれかにおける電界が外に拡散してあまり強くなくなり、ＭＯＳＦＥＴに低い漏洩電流がもたらされる。また、ＬＤＤインプラントの適用によるドレインにおける電界の低減によって、高温電子信頼性が改善される。
ＭＯＳＦＥＴに関して、ＬＤＤインプラントは潜在的な高温電子問題に対処し、ポケットインプラントはドレイン誘起障壁低下（ＤＩＢＬ）を軽減する。いくつかのＭＯＳＦＥＴではＬＤＤインプラントおよびポケットインプラントがブロックされて、ＬＤＤインプラントまたはポケットインプラントを持たないＭＯＳＦＥＴが生じる。そのようなＭＯＳＦＥＴは、トランジスタのチャネル内のドーパント変動が低減したトランジスタをもたらすことができ、それによりトランジスタのミスマッチが低減される。そのようなＭＯＳＦＥＴはまた、ＬＤＤインプラントおよびポケットインプラントをなくすことによって対処されてきた高温電子問題およびＤＩＢＬ問題を補償するために、より長いチャネル長を使用することができる。
本開示の発見の前は、ポケットインプラントをブロックすることは、ＭＯＳＦＥＴに限定された技法であった。ダイオード内のポケットインプラントをブロックする動機は存在しなかった。ダイオードはトランジスタミスマッチの問題に悩まされることはなく、ダイオードに対するドーパント変動を低減する必要もない。ダイオードは異なる目的で使用され、当技術分野においてダイオード内のポケットインプラントをブロックする理由を有する者は誰もいなかった。
本明細書で開示する態様では、ダイオードは、ウェル領域を有する半導体基板を含む。ウェル領域は、不純物を有する半導体材料を含む。不純物は、Ｐ−ドープまたはＮ−ドープのいずれかの不純物を含む。絶縁層が、ウェル領域に設けられる。電極が、絶縁層の上に形成される。アノード領域およびカソード領域が、ゲート電極の両側のウェル領域内にインプラントされる。ダイオード設計に応じて、アノード領域またはカソード領域は、Ｐ−Ｎ接合を形成するために、ウェル領域と反対の極性の不純物を有する。一例では、Ｎ−ウェル領域内に含まれるダイオードに対して、アノード領域は、アノードとウェル領域との間にＰ−Ｎ接合を形成するために、Ｎ−ウェル領域と反対の極性の不純物を有する。別の例では、Ｐ−ウェル領域内に含まれるダイオードに対して、カソード領域は、カソードとウェル領域との間にＰ−Ｎ接合を形成するために、Ｐ−ウェル領域と反対の極性の不純物を有する。ウェル領域は、アノード領域もしくはカソード領域のいずれかとの間、またはアノード領域とカソード領域の両方との間でブロックされた少なくとも１つのＬＤＤインプラントおよびポケットインプラントを有する。
図３は、ＬＤＤインプラントとポケットインプラントとを有する従来のゲートダイオード３００を示す。Ｐ＋インプラント３１０がＰウェル３３２またはＰ基板３３４内に置かれているので、この場合はＰＦＥＴに関連するポケットインプラントは設けられていない。ＬＤＤインプラント３２２は、カソード３１２またはＮ＋インプラントのキャパシタンスＣｇＮＬＤＤを、ゲート下の延長部によって増大させる。Ｐポケットインプラント３２４もまた、カソードＰウェル間キャパシタンスを、ＬＤＤ縁部およびＮ＋縁部に沿ってＰドーピングを増加することによって増大させる。ポケットインプラント３２４が、図示のようにＮ＋インプラントの下に延在する場合、Ｎ＋Ｐウェル接合の面積接合キャパシタンス（Ｃｊｎｐ）も増大される。
従来のゲートダイオード３００のさらなる態様を以下で議論する。ゲートダイオード３００は、優れた順方向バイアスコンダクタンス（たとえば、３０ｍＳ／μｍストライプ長）ならびに速いターンオン時間（たとえば、１００ピコ秒以下程度）を示す。図示のように、ゲートダイオード３００は、ゲートダイオード３００を形成するために、他の材料を堆積させるためのベース半導体基板３４０を含む。半導体基板３４０は、シリコン（Ｓｉ）ウエハが比較的安価であるので、シリコンウエハで形成されてよい。代替として、半導体基板３４０は、任意の他の望ましい半導体材料で形成されてよい。図示の半導体基板３４０は、Ｐ−型基板３３４内にチャネルを形成するＰ−ウェル半導体材料３３２を有するＮ−型ゲートダイオードである。しかしながら、半導体基板３４０はまた、Ｎ−型ゲートダイオードと相補的な電圧および動作を有するＰ−型基板内に形成されたＮ−ウェル半導体材料を有するＰ−型ゲートダイオードであってもよい。他の変形形態は、Ｐ型基板３３４内にインプラントされたディープＮ−ウェルで囲まれた図３のダイオード構造を含むことができる。
いくつかの半導体小領域が、ゲートダイオード３００の能動デバイス領域を形成するように適合されたＰ−ウェル半導体材料３３２内に設けられる。小領域は、Ｎ＋ドープ領域３１２と、Ｎ−型ＬＤＤインプラント３２２と、Ｐ＋ドープ領域３１０と、Ｐ−型ＬＤＤインプラント３２６と、Ｎ型ハローインプラント３２８とを備える。Ｎ＋ドープ領域３１２がカソード領域を形成し、Ｐ＋ドープ領域３１０がアノード領域を形成する。これらのシンボルは、Ｐ−ウェル半導体材料３３２内に導入された不純物の型と相対的な不純物の量とを示す。ゲートダイオード３００はまた、絶縁層３１８によってＰ−ウェル半導体材料３３２と絶縁されるゲート３１６を含む。絶縁層３１８は、しばしば酸化物層と呼ばれるが、他の絶縁材料も可能である。層３１８は望ましい任意の厚さであってよいが、一般的に非常に薄く、一例として約１２オングストローム（Å）と８０Åとの間の厚さを有することができる。ゲート３１６は、従来の伝導材料から形成されてよいが、この例ではよく知られているように、多結晶シリコン（「ポリシリコン」）の形態で設けられる。シリサイド３１４が、Ｎ＋インプラント３１２と、Ｐ＋インプラント３１０との上、およびゲート３１６の上に形成される。
ＬＤＤを製造中、ＬＤＤを反対側に置いている間に、一方の極性のインプラントの側へのＬＤＤ注入を阻止するために、ブロックが使用される。たとえば、Ｎ−型ＬＤＤインプラント（たとえば、３２２）を製造するとき、Ｎ−型ＬＤＤインプラントがＰ側に置かれることを防ぐために、ＬＤＤブロックがＰ側で使用される。同様に、Ｐ−型ＬＤＤインプラント（たとえば、３２６）を製造するとき、Ｐ−型ＬＤＤインプラントがＮ側に置かれることを防ぐために、ＬＤＤブロックがＮ側で使用される。
後でエッチングされたゲートダイオード３００の上に置かれた残りの残留絶縁材料の結果として、スペーサ領域３２０Ａ、３２０Ｂがまた、ゲート３１６の両側に設けられる。スペーサ領域３２０Ａ、３２０Ｂは、スペーサ形成の後、Ｎ−型インプラント３１２およびＰ−型インプラント３１０がＰ−ウェル半導体材料３３２中に形成されることを可能にする。Ｎ−型ＬＤＤインプラント３２２およびＰ−型ＬＤＤインプラント３２６ならびにポケットインプラント３２４が、スペーサ堆積の前に形成される。
したがって、要約すれば、ゲートダイオード３００は、図４に示すように３端子デバイスである。３端子は、カソード端子４０２、アノード端子４０４、およびゲート端子４０６である。Ｐ−Ｎ接合は、Ｐ−ウェル半導体材料３３２とＮ＋ドープ領域３１２との間に存在する。アノード端子４０２とカソード端子４０４との間に正の電圧差が存在するとき、電流は、Ｐ＋ドープ領域３１０に結合されたアノード端子４０２からＮ＋ドープ領域３１２に結合されたカソード端子４０４に比較的容易に流れることができる。ゲート端子４０６が、拡散領域極性がウェル領域極性と同じである端子に取り付けられる。図３の場合、アノード端子４０２が、Ｐ−ウェル半導体材料３３２と同じ極性であるＰ＋ドープ領域３１０に結合されているので、ゲート端子４０６はアノード端子４０２に結合される。結合配列は、この極性のダイオードに対して、アノードが第２の電圧レールまたは接地に結合されている間に、入力／出力（Ｉ／Ｏ）パッドに結合され得るカソード端子４０４上の容量性負荷を低減する。保護素子としてのダイオードの動作において、ゲートは電気的な目的を持たず、ＳＴＩ領域に干渉することなくＮ＋ドープ領域３１２とＰ＋ドープ領域３１０とを分離するための製作手段（ｆａｂｒｉｃａｔｉｏｎ ｖｅｈｉｃｌｅ）として使用される。
ゲートダイオード３００は、いくつかの寄生キャパシタンス源を有し、それらはすべて、ともに加算されてゲートダイオード３００に対する合計キャパシタンスを生成する。上記のように、図３のダイオード極性に対して、Ｉ／Ｏに結合されるノードは、アノード端子４０２に結合される電源に関してできるだけ小さいキャパシタンスを有するべき、カソード端子４０４である。通常の構成に対して、ゲート端子４０６は、アノード端子４０２に接続される。信号パッドに結合するカソード端子４０４に対して、第１の寄生キャパシタンスは、Ｎ−型ＬＤＤインプラント３２２に重なるゲート電極３１６によって生じる周辺キャパシタンス（以後、「ゲートキャパシタンス」）に起因して存在する。これらの材料間の絶縁層３１８は、平行板キャパシタンスを形成するための誘電体として作用する。たとえば、図３にＣｇＮＬＤＤと標示される寄生キャパシタンス成分が、ゲート電極３１６と、絶縁層３１８に重なるＮ−型ＬＤＤインプラント３２２との間で、絶縁層３１８の両端にもたらされる。また、ＣｇＰＬＤＤと標示される寄生キャパシタンスが、ゲート電極３１６と、絶縁層３１８に重なるＰ−型ＬＤＤインプラント３２６との間に、同様に形成され得る。キャパシタンスは、絶縁層３１８の幅に反比例して増加する。ゲートダイオード３００のカソードは、ＳＴＩダイオードがゲート電極を持たないので、ＳＴＩダイオードより大きな寄生キャパシタンスを有する。より高い周辺キャパシタンスはより高い総合キャパシタンスに一致し、それは、ゲートダイオード３００がＥＳＤ保護回路内で使用されるとき、被保護回路の性能に悪影響を及ぼすことがある。
Ｃｊｎｐと標示される別の寄生キャパシタンスが、Ｎ−型ＬＤＤインプラント３２２の側壁と、ハローインプラント半導体材料３２４との間に形成される。絶縁層３１８とＮ−型ＬＤＤインプラント３２２との間のハロー半導体材料３２４のドーピングにおける、より高い濃度が、同様にこの寄生キャパシタンスの増加に寄与する。これらの要因はすべて、ゲートダイオード３００のカソードの寄生キャパシタンスの全体的な増加に寄与する。
米国特許出願第１２／４０３，４１８号の出願に続いて発見されたように、いくつかの製造の場合では、ＬＤＤインプラントとポケットインプラントとは同じマスキングステップの一部として設置されるので、ＬＤＤインプラントをブロックすることで、ポケットインプラントが同様にブロックされる。したがって、ポケットインプラントのブロッキングでは、ブロックされる側のＬＤＤインプラントが、同時にブロックされることがある。ブロッキングは、ポケットインプラントが、ダイオード、たとえばゲートダイオード３００の形成から外されることを意味する。このことは、図５Ａの例で示す。そこにおいて、例示的なゲートダイオード３０１を示す。したがって、ゲートダイオード３０１は、図５Ａのゲートダイオード３０１ではＮ−型ＬＤＤインプラント３２２およびＰ−型ポケットインプラント３２４がブロックされていること以外は、図３のゲートダイオード３００と同じ特性を有する。ゲートダイオード３０１は、プリント回路板（ＰＣＢ）上に搭載可能な、半導体ダイを含む半導体パッケージ内に設けられる。Ｎウェル（図示せず）が、同様に含まれ得る。一態様では、図５Ｂに示すように、ゲートダイオードのＰウェル３３２もまたブロックされ得る。この態様では、ダイオードは、基板Ｐ Ｓｕｂ ３３４内に直接形成される。Ｐ基板はＰウェルより軽くドープされるので、このようにしてＰウェルインプラントを取り除くことで、ダイオード内のドーピングが低減され得る。
一定のモデリングにおいて、接合キャパシタンスが、ポケットインプラントをブロックすることによってダイオードに対して著しく低減され得ることが発見された。本明細書で開示する態様では、ダイオード（たとえば、ゲートダイオードまたはＳＴＩダイオード）の接合キャパシタンスが、ダイオードからポケットインプラントをブロックすることによって低減される。ポケットインプラントを取り除くことは伝導率変調またはＥＳＤ性能に影響を及ぼさず、そのようなキャパシタンスが低減されたダイオードを、ＥＳＤ保護回路内で使用するのを望ましくする。Ｐ＋拡散のＬＤＤおよびハローの除去はオプションである。ＬＤＤインプラントまたはハローインプラントがＰ＋拡散またはＰ＋インプラントの上に存在するか否かについては、キャパシタンスまたはＥＳＤ伝導に影響を及ぼさない。
ポケットインプラントを取り除くことは、予想外の性能上の恩恵をダイオードにもたらす。たとえば、ＳＴＩダイオードに対して、ポケットインプラントを取り除くことで、面積キャパシタンスが約３０％、そして総キャパシタンスが約２５％低減され得る。ポケットインプラントの除去は、ＥＳＤ電流の高注入領域においてＳＴＩダイオードに悪影響を及ぼさない。ＥＳＤモードにおけるダイオードのオン抵抗とそれの負荷キャパシタンスとの積の性能測定基準を使用すると、ブロックされたポケットインプラントを有するゲートダイオードは、標準的なＳＴＩダイオードより２倍近く良好に機能する。ブロックされたポケットインプラントを有するＳＴＩダイオードもまた、標準的なＳＴＩダイオードより良好に機能する。
ブロックされたポケットインプラントによって、ゲートダイオード３０１において、ＬＤＤ−ゲート重なりキャパシタンスは０に近づき、ＬＤＤ−ポケットキャパシタンスは取り除かれる。さらに、Ｎ＋インプラントの下に延びるポケットインプラントの接合キャパシタンス成分もまた効果的に取り除かれる。したがって、カソードとゲート間のキャパシタンス、カソード側壁接合キャパシタンス、およびカソード面積接合キャパシタンスはすべて、著しく低減される。標準的なゲートダイオード３００と改善されたダイオード３０１の両方からの伝送線路パルス（ＴＬＰ）データは、削除されたＬＤＤインプラントおよびポケットインプラントが、高パルス電流性能にそれと分かる影響を及ぼすことはないことを示す。
前述のように、Ｐポケットインプラントを取り除くこともまた、ＳＴＩダイオードの面積接合キャパシタンスを低減することができる。図６は、ポケットインプラント６２４がＮ＋インプラント６１２の下に延在する、ＳＴＩダイオード６００の断面を示す。シリサイド６１４が、Ｎ＋インプラント６１２およびＰ＋インプラント６１０の上に形成される。Ｎ＋インプラント６１２の下のＰポケットインプラント６２４の存在が、ダイオードのＰ領域６１０のドーピングを増加させ、それにより面積接合キャパシタンスを増加させる。キャパシタンスの側壁成分は、ＳＴＩダイオードに関連する厚い誘電体絶縁領域６５０によって、面積成分と比較して極めて小さい。
図７Ａは、ブロックされたポケットインプラントによって低減された面積キャパシタンスを有するＳＴＩダイオードの一態様を示す。Ｎウェル（図示せず）が、同様に含まれ得る。別の態様では、図７Ｂに示すように、ＳＴＩダイオードのＰウェル６３２もまたブロックされ得る。この態様では、ダイオードは、基板Ｐ Ｓｕｂ ６３４内に直接形成される。Ｐ基板はＰウェルより軽くドープされるので、このようにしてＰウェルインプラントを取り除くことで、ダイオード内のドーピングが低減され得る。ＳＴＩダイオードは、ＬＤＤインプラントがＳＴＩダイオードでは使用されないという点でゲートダイオードと異なり、したがって、ＳＴＩダイオードにおけるポケットインプラントをブロックするために別個のブロックが使用されるのに対して、ゲートダイオードでは、ＬＤＤインプラントとポケットインプラントとをブロックするために同じ層が使用され得る。たとえそうであっても、他のダイオードにおいてＬＤＤインプラントをブロックするために使用される層もまた、ＳＴＩダイオードの製造中にポケットインプラントが形成されるのをブロックするために使用され得る。
ダイオードからポケットインプラントをブロックすることで、接合キャパシタンスが低減される。ブロックされたポケットインプラントを有するゲートダイオードに対して、側壁キャパシタンスと面積接合キャパシタンスの両方が、ブロックされたポケットインプラントおよびＬＤＤインプラントによって低減される。側壁が絶縁体であるＳＴＩダイオードに対して、ポケットインプラントをブロックすることで、面積キャパシタンスが低減される。ポケットインプラントの除去が、ＥＳＤ性能に影響を及ぼすことはない。
上述のゲートダイオード３０１またはＳＴＩダイオード６０１など、ブロックされたポケットインプラントを有するダイオードは、任意の回路、集積回路または回路アプリケーション内に含まれ得る。一例は、静電放電（ＥＳＤ）保護回路を含む。ＥＳＤ保護回路は、図１に示すＥＳＤ保護回路１８のように構成されてよく、従来のＥＳＤサージダイオード２０、２２のうちの１つまたは複数が、ブロックされたＬＤＤインプラントとブロックされたポケットインプラントとを有する１つまたは複数のゲートダイオードで置き換えられる。ＥＳＤ保護回路内に少なくとも１つのブロックされたＬＤＤインプラントを有する１つまたは複数のゲートダイオードを使用することで、ゲートダイオードの速いターンオン時間ならびにゲートダイオードの高コンダクタンス特性の結果として過剰な電流を分流することに起因して、電圧クランプ時間が向上する。また、少なくとも１つのブロックされたＬＤＤインプラントを有する１つまたは複数のゲートダイオードの使用により、ＥＳＤ保護回路の負荷キャパシタンスが低減される。このことは、ＥＳＤ保護回路が、負荷キャパシタンスの影響を受けやすい性能の回路を保護するために使用されながら、依然としてゲートダイオードのＥＳＤ特性を達成することを可能にし得る。負荷キャパシタンスを低減することは、望ましい性能、速度および／または感度を含めて適切に動作する被保護回路において重要であり得る。
少なくとも１つのブロックされたＬＤＤインプラントを有するゲートダイオードは、任意のデバイスまたは回路内で使用され得、性能が負荷キャパシタンスの影響を受けやすい可能性がある回路に対して特に使用され得る。そのようなデバイスおよび回路の例は、限定はしないが低雑音増幅器（ＬＮＡ）を含む、高速差動入力／出力回路および無線周波数（ＲＦ）回路を含む。図８は、低雑音増幅器（ＬＮＡ）を保護するために、ブロックされたポケットインプラントを有する１つまたは複数のダイオードを使用する保護回路を設けるための、１つの可能なデバイスおよび／または集積回路として、トランシーバ７０を示す。保護回路内で使用される１つまたは複数のダイオードは、前述のゲートダイオード３０１またはＳＴＩダイオード６０１のうちの１つまたは複数であってよい。トランシーバ７０は、半導体オンインシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）（ＳＯＩ）および／またはＳＯＣの技術で実装され得る。トランシーバ７０は、たとえば、モバイル電話もしくはモバイル端末、携帯情報端末（ＰＤＡ）、ワイヤレスローカルエリアネットワーク（ＷＬＡＮ）、または他の類似のワイヤレス通信デバイス（複数可）を含む、任意のデバイス内で使用され得る。
図８に示すように、トランシーバ７０は、受信機フロントエンド７２、無線周波数（ＲＦ）送信機７４、アンテナ７６、スイッチ７８、およびプロセッサ８０を含むことができる。受信機フロントエンド７２は、１つまたは複数の遠隔送信機（図示せず）から情報担持無線周波数信号を受信する。低雑音増幅器（ＬＮＡ）８２は、アンテナ７６で受信される着信信号を増幅する。保護回路８４が、ＬＮＡ８２および下流の回路をＥＳＤサージを含むサージから保護するために、受信機フロントエンド７２追加される。しかしながら、負荷キャパシタンスをＬＮＡ８２に付加することで、それの感度が低下することがある。この点について、保護回路８４は、少なくとも１つのブロックされたＬＤＤインプラントを有する少なくとも１つのゲートダイオードを組み込むことができる。このようにして、保護回路８４から付加された負荷キャパシタンスが低減されながら、保護回路８４内でゲートダイオードを使用することによって、優れたターンオン時間と高コンダクタンスの処理機能が依然として提供される。ＥＳＤ保護回路８４内で使用される１つまたは複数のダイオードは、前述のゲートダイオード３０１またはＳＴＩダイオード６０１のうちの１つまたは複数であってよい。さらに、保護回路８４はＥＳＤ保護回路であってよく、図１に示すＥＳＤ保護配列およびＥＳＤ保護回路１８のように構成されてよく、または望ましい任意の他の配列もしくは回路であってよい。たとえば、ゲートダイオードが、過大な正電圧か、過大な負電圧か、または両方をクランプし、結果として生成された過大な電流を分流するために設けられ得る。
ＬＮＡ８２を離れる増幅された信号はＲＦサブシステム８６に与えられ得、信号は次いで、アナログデジタル（Ａ／Ｄ）変換器８８を使用してデジタル化され得る。そこから、デジタル化された信号は、アプリケーションに応じて処理されるために、特定用途向け集積回路（ＡＳＩＣ）または他のプロセッサ８０に与えられ得る。たとえば、ＡＳＩＣまたはプロセッサ８０は、デジタル化され、受信された信号を処理して、受信された信号内で伝達されている情報またはデータビットを抽出することができる。この処理は、復調と、復号と、エラー訂正動作とを含むことができる。ＡＳＩＣまたはプロセッサ８０は、１つまたは複数のデジタル信号プロセッサ（ＤＳＰ）内に実装され得る。
送信側で、ＡＳＩＣまたはプロセッサ８０は、受信された信号の結果として生成されたデジタル化されたデータを受信することができ、その信号をＡＳＩＣまたはプロセッサ８０が、送信のために符号化する。データを符号化した後、ＡＳＩＣまたはプロセッサ８０は、符号化されたデータをＲＦ送信機７４に出力する。変調器９０は、データをＡＳＩＣまたはプロセッサ８０から受信し、この実施形態では、被変調信号を電力増幅器回路９２に与えるために、１つまたは複数の変調方式に従って動作する。電力増幅器回路９２は、変調器９０からの被変調信号をアンテナ７６から送信するのに適したレベルに増幅する。
図９は、図８のトランシーバ７０内で保護回路８４として使用され得るゲートダイオードを使用する、例示的なＥＳＤ保護回路を示す。図９は、ＬＮＡ８２の入力を保護するように構成された保護回路８４を示す。図示のように、保護回路８４は、ボンディングパッド９６に結合された２つのゲートダイオード（またはＳＴＩダイオード）９３、９４と、Ｖｄｄ１００およびＶｓｓ１０２に結合された過渡クランプ９８とを含む。ゲートダイオード９３、９４はそれぞれブロックされたポケットインプラントを有し、上述の例示的なゲートダイオード３０１に従って設けられ得る。保護されたＬＮＡ８２は、薄酸化物増幅Ｎ−チャネル電界効果トランジスタ（ＮＦＥＴ）１０４と、ＮＦＥＴ１０４のソース（Ｓ）とＶｓｓ１０２との間のソース変性インダクタ１０６とを含む。ＣＤＭ事象の間に、Ｖｓｓ１０２に対して正の電流がボンディングパッド９６に注入される場合、電流は、ボンディングパッド９６からゲートダイオード９３を通ってＶｄｄ１００に流れ、次いで、Ｖｄｄ１００から過渡クランプ９８を通ってＶｓｓ１０２に流れる。過渡クランプ９８は、Ｖｄｄ１００からＶｓｓ１０２まで結合されたＮＦＥＴ１０８と、抵抗キャパシタ（ＲＣ）過渡状態検出器またはＲＣ回路１１０と、ＲＣ過渡状態検出器１１０とＮＦＥＴ１０８との間のバッファとして作用するインバータ１１２とを備える。高速過渡電圧がＶｄｄ１００からＶｓｓ１０２に現れる間、ＲＣ過渡状態検出器１１０はＮＦＥＴ１０８をターンオンし、それによりＮＦＥＴ１０８は、小さな電圧低下で大きな電流を分流することが可能になる。正常動作の間、ＮＦＥＴ１０８は、ＲＣ過渡状態検出器１１０によってバイアスオフされている。
一例として、ボンディングパッド９６とＶｓｓ１０２との間の電圧低下は、ＮＦＥＴ １０４上のゲート（Ｇ）ソース（Ｓ）間電圧を、ＣＤＭパルス幅にほぼ対応する１ナノ秒（ｎｓ）のパルス幅に対するゲート酸化物破壊電圧より低く保つのに十分低くあるべきである。２０Åの厚さの酸化物に対して、ＮＦＥＴ１０４のゲート（Ｇ）ソース（Ｓ）間破壊電圧は、１ｎｓのパルスに対して約６．９Ｖである。ソース変性インダクタ１０６は、ＮＦＥＴ１０４上のゲート（Ｇ）ソース（Ｓ）間電圧低下に小さい影響を及ぼす。したがって、正のパッドからＶｓｓ１０２への電流に対して、ゲートダイオード９３およびＮＦＥＴ１０８は、数アンペアのＣＤＭ電流振幅に対して６．９Ｖ未満の累積電圧低下を有する。
図１０は、本開示の一態様によるダイオードを製造する方法を示す。ブロック１０００で示すように、アクティブマスクで画定されたシャロートレンチアイソレーション（ＳＴＩ）領域が形成される。ブロック１００２で示すように、ダイオード内の面積接合キャパシタンスを低減するために、ポケットインプラントがポケットインプラントマスクでブロックされる。ブロック１００４で示すように、ＳＴＩ領域を形成した後、第１のインプラントマスクで画定された第１のドープ領域がインプラントされる。ブロック１００６で示すように、ＳＴＩ領域を形成した後、第２のインプラントマスクで画定された第２のドープ領域がインプラントされる。ブロック１００８で示すように、第１のシリサイド部分が第１のドープ領域上に堆積される。ブロック１０１０で示すように、第２のシリサイド部分が第２のドープ領域上に堆積される。
装置は、基板内にダイオードを構築するための手段と、ダイオード内の面積接合キャパシタンスを低減するために、ポケットインプラントをポケットインプラントマスクでブロックするための手段とを有することができる。装置はまた、基板内にウェルインプラントを形成するための手段を有することができる。装置はまた、ダイオードのためのゲートを形成するための手段を有し得、ダイオードはゲートダイオードである。
様々な変更形態を、上記のダイオード構造に対して作ることができる。特に、上記の教示は、上記のすべての図および説明に対して、インプラントの極性をＮからＰへ、またＰからＮへ変えることによって、Ｎウェル内のＰ＋ダイオードに適用され得る。さらに、使用される様々な層およびエッチングの構成に応じて、いくつかの層が置かれるかまたは堆積される順序が変更されてよい。また、上記の実施形態においてゲートダイオードまたはＳＴＩダイオード内で層の順序およびそれらの層を形成する材料は、単なる例であることが認識されよう。その上、いくつかの実施形態では、基板上でダイオードデバイスの部分を形成するため、または他の構造を形成するために、他の層（図示せず）が置かれるかまたは堆積され、処理されてよい。他の実施形態では、当業者には知られているように、これらの層は、代替の堆積、パターニング、ならびにエッチングの材料およびプロセスを使用して形成されてよく、異なる順序で置かれるかまたは堆積されてよく、あるいは異なる材料から構成されてよい。
本明細で開示する実施形態によるダイオードまたは集積回路は、半導体ダイおよび／または電子デバイスを含む任意の他のデバイス内に含まれるかまたは一体化されてよい。そのようなデバイスの例は、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末（ＰＤＡ）、固定ロケーションデータユニット、移動位置データユニット、モバイル電話、セルラー電話、コンピュータ、ポータブルコンピュータ、デスクトップコンピュータ、モニタ、コンピュータモニタ、テレビジョン、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、ビデオプレーヤ、デジタルビデオプレーヤ、デジタルビデオディスク（ＤＶＤ）プレーヤ、およびポータブルデジタルビデオプレーヤを含む。
図２は、本開示の実施形態を有利に用いることができる例示的なワイヤレス通信システム２００を示すブロック図である。例示のために、図２は、３つの遠隔ユニット２２０、２３０および２５０、ならびに２つの基地局２４０を示している。ワイヤレス通信システムがより多くの遠隔ユニットおよび基地局を有してもよいことが、認識されよう。遠隔ユニット２２０、２３０、および２５０は、ＩＣデバイス２２５Ａ、２２５Ｃ、および２２５Ｂを含み、これらは開示されたダイオードを含んでいる。基地局、スイッチングデバイスおよびネットワーク機器など、他のデバイスも開示されたダイオードを含み得ることが認識されよう。図２は、基地局２４０から遠隔ユニット２２０、２３０、および２５０への順方向リンク信号２８０、ならびに遠隔ユニット２２０、２３０、および２５０から基地局２４０への逆方向リンク信号２９０を示す。
図２では、遠隔ユニット２２０はモバイル電話として示され、遠隔ユニット２３０はポータブルコンピュータとして示され、遠隔ユニット２５０はワイヤレスローカルループシステム内の固定ロケーション遠隔ユニットとして示されている。たとえば、遠隔ユニットは、モバイル電話、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、個人情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メータ読取り機器などの固定ロケーションデータユニット、または、データもしくはコンピュータ命令の記憶もしくは取り出しを行う任意の他のデバイス、または、それらの任意の組合せであってもよい。図２は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示の実施形態は、ダイオードを含む任意のデバイスにおいて適切に使用されてもよい。
本明細書の例示的な実施形態のいずれかで説明した動作タスクは、例および議論を提供するために説明したものであることにも、留意されたい。説明された動作は、例示された順序以外の多くの異なる順序で実行されてもよい。さらに、単一の動作タスクで説明する動作は、実際には、多くの異なるタスクで実行され得る。加えて、例示的な実施形態において論じた１つまたは複数の動作タスクは、組み合わされてもよい。情報および信号は、多種多様な技術および技法のいずれかを使用して表され得ることも、当業者には理解されよう。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表され得る。
本開示の前述の説明は、いかなる当業者でも本開示を作成または使用することができるように提供される。本開示への様々な修正は当業者には容易に明らかであり、本明細書で定義した一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用できる。したがって、本開示は、本明細書で説明した例および設計に限定されることを意図するものではなく、本明細書で開示する原理および新規の特徴に一致する最も広い範囲を与えられるべきである。
１０ 電圧レール
１２ 接地レール
１４ 被保護回路
１６ 信号ピン
１８ ＥＳＤ保護回路
２０ 正のＥＳＤサージダイオード
２２ 負のＥＳＤサージダイオード
２４ ノード
７０ トランシーバ
７２ 受信機フロントエンド
７４ 無線周波数（ＲＦ）送信機
７６ アンテナ
７８ スイッチ
８０ ＡＳＩＣまたはプロセッサ
８２ 低雑音増幅器（ＬＮＡ）
８４ 保護回路
８６ ＲＦサブシステム
８８ アナログデジタル（Ａ／Ｄ）変換器
９０ 変調器
９２ 電力増幅器回路
９３ ゲートダイオード（またはＳＴＩダイオード）
９４ ゲートダイオード（またはＳＴＩダイオード）
９６ ボンディングパッド
９８ 過渡クランプ
１００ Ｖｄｄ
１０２ Ｖｓｓ
１０４ Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）
１０６ ソース変性インダクタ
１０８ Ｎチャネル電界効果トランジスタ（ＮＦＥＴ）
１１０ ＲＣ過渡状態検出器
１１２ インバータ
２００ ワイヤレス通信システム
２２０ 遠隔ユニット
２２５Ａ ＩＣデバイス
２２５Ｂ ＩＣデバイス
２２５Ｃ ＩＣデバイス
２３０ 遠隔ユニット
２４０ 基地局
２５０ 遠隔ユニット
２８０ 順方向リンク信号
２９０ 逆方向リンク信号
３００ ゲートダイオード
３０１ ゲートダイオード
３１０ Ｐ＋インプラント
３１２ カソード
３１４ シリサイド
３１６ ゲート、ゲート電極
３１８ 絶縁層
３２０Ａ スペーサ領域
３２０Ｂ スペーサ領域
３２２ ＬＤＤインプラント
３２４ ポケットインプラント
３２６ Ｐ−型ＬＤＤインプラント
３２８ Ｎ型ハローインプラント
３３２ Ｐウェル
３３４ Ｐ基板
３４０ ベース半導体基板
４０２ カソード端子
４０４ アノード端子
４０６ ゲート端子
６００ ＳＴＩダイオード
６０１ ゲートダイオード３０１またはＳＴＩダイオード
６１０ Ｐ＋インプラント
６１２ Ｎ＋インプラント
６１４ シリサイド
６２４ ポケットインプラント
６３２ Ｐウェル
６３４ 基板Ｐ Ｓｕｂ
６５０ 厚い誘電体絶縁領域

Claims (15)

  1. 基板と、
    Ｎ型のドーパントでドープされ、前記基板内に位置し、面積接合キャパシタンスを低減するためにポケットインプラントを持たない、第１のドープ領域と、
    前記基板内で、前記Ｎ型のドーパントと反対の極性を有するＰ型のドーパントでドープされた第２のドープ領域と、
    前記第１のドープ領域上に形成された第１のシリサイド部分と、
    前記第２のドープ領域上に形成された第２のシリサイド部分と、
    前記第２のドープ領域と水平方向において接触するように配置され、Ｐ型のドーパントで前記第２のドープ領域よりも薄い濃度でドープされた、Ｐ−型低ドープドレイン（ＬＤＤ）インプラント領域と、
    前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域の下に、前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域が前記基板の他の領域から離隔されるように配置された、Ｎ型のドーパントでドープされたＮ型ポケットインプラント領域と、
    前記Ｐ−型ＬＤＤインプラント領域及び前記Ｎ型ポケットインプラント領域と接触するように配置されたゲートと、
    を備える、ゲートダイオード。
  2. 前記第１および前記第２のドープ領域に隣接するシャロートレンチアイソレーション層をさらに備える、請求項１に記載のダイオード。
  3. 前記基板内に位置し、インプラントブロックで画定されたウェルインプラントをさらに備え、前記第１および前記第２のドープ領域が前記ウェルインプラント内に位置する、請求項１に記載のダイオード。
  4. モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも１つに組み込まれる、請求項１に記載のダイオード。
  5. ゲートダイオードを製造する方法であって、
    アクティブマスクによって画定されるシャロートレンチアイソレーション領域を形成するステップと、
    前記ダイオード内の面積接合キャパシタンスを低減するために、所定の領域を除いてポケットインプラントをポケットインプラントマスクでブロックするステップと、
    前記所定の領域に、Ｎ型のドーパントでＮ型ポケットインプラント領域をインプラントするステップと、
    前記所定の領域に、Ｐ型のドーパントでＰ−型低ドープドレイン（ＬＤＤ）インプラント領域をインプラントするステップと、
    前記シャロートレンチアイソレーション領域を形成した後、第１のインプラントマスクで画定される、前記所定の領域と異なる第１のドープ領域を、Ｎ型のドーパントでインプラントするステップと、
    前記シャロートレンチアイソレーション領域を形成した後、第２のインプラントマスクで画定される、前記所定の領域内の第２のドープ領域を、Ｐ型のドーパントで、前記Ｐ−型ＬＤＤインプラント領域よりも高い濃度でインプラントするステップと、
    前記第１のドープ領域上に第１のシリサイド部分を堆積させるステップと、
    前記第２のドープ領域上に第２のシリサイド部分を堆積させるステップと、
    前記Ｎ型ポケットインプラント領域及び前記Ｐ−型ＬＤＤインプラント領域と接触するようにゲートを形成するステップと、
    を含み、
    前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域の下に、前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域が他の領域から離隔されるように、前記Ｎ型ポケットインプラント領域が配置された、方法。
  6. 低ドープドレイン（ＬＤＤ）インプラントを前記ポケットインプラントマスクでブロックするステップをさらに含む、請求項５に記載の方法。
  7. シャロートレンチアイソレーション領域を形成する前に、ウェルインプラントを形成するステップをさらに含む、請求項５に記載の方法。
  8. モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも１つに前記ダイオードを組み込むステップをさらに含む、請求項５に記載の方法。
  9. ゲートダイオードを製造するための装置であって、
    基板内に、Ｎ型のドーパントでドープされたＮ型ポケットインプラント領域を形成するための手段と、
    前記Ｎ型ポケットインプラント領域上に、Ｐ型のドーパントでドープされたＰ−型低ドープドレイン（ＬＤＤ）インプラント領域を形成するための手段と、
    前記Ｎ型ポケットインプラント領域及び前記Ｐ−型ＬＤＤインプラント領域と異なる領域に、Ｎ型のドーパンドでドープされた第１のドープ領域を形成するための手段と、
    前記Ｎ型ポケットインプラント領域上に、前記Ｐ−型ＬＤＤインプラント領域と接触し、前記Ｐ−型ＬＤＤインプラント領域よりも高い濃度で、Ｐ型のドーパントでドープされた第２のドープ領域を形成するための手段と、
    前記Ｎ型ポケットインプラント領域及び前記Ｐ−型ＬＤＤインプラント領域と接触するようにゲートを形成するための手段と、
    を備え、
    前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域の下に、前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域が前記基板の他の領域から離隔されるように、前記Ｎ型ポケットインプラント領域が配置された、装置。
  10. 前記基板内にウェルインプラントを形成するための手段をさらに備える、請求項９に記載の装置。
  11. 前記ダイオードが、モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも１つに組み込まれる、請求項９に記載の装置。
  12. 複数のゲートダイオードであって、各ダイオードが、
    基板と、
    Ｎ型のドーパントでドープされ、前記基板内に位置し、面積接合キャパシタンスを低減するためにポケットインプラントを持たない、第１のドープ領域と、
    前記基板内で、前記Ｎ型のドーパントと反対の極性を有するＰ型のドーパントでドープされた第２のドープ領域と、
    前記第１のドープ領域上に形成された第１のシリサイド部分と、
    前記第２のドープ領域上に形成された第２のシリサイド部分と、
    前記第２のドープ領域と水平方向において接触するように配置され、Ｐ型のドーパントで前記第２のドープ領域よりも薄い濃度でドープされた、Ｐ−型低ドープドレイン（ＬＤＤ）インプラント領域と、
    前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域の下に、前記第２のドープ領域及び前記Ｐ−型ＬＤＤインプラント領域が前記基板の他の領域から離隔されるように配置された、Ｎ型のドーパントでドープされたＮ型ポケットインプラント領域と、
    前記Ｐ−型ＬＤＤインプラント領域及び前記Ｎ型ポケットインプラント領域と接触するように配置されたゲートと、を備える、複数のゲートダイオードと、
    前記ダイオードに結合された入力接点と、
    前記ダイオードを介して前記入力接点に結合された被保護構成要素と
    を備える、静電放電（ＥＳＤ）保護集積回路。
  13. 前記ダイオードが、前記第１および前記第２のドープ領域に隣接するシャロートレンチアイソレーション層をさらに備える、請求項１２に記載のＥＳＤ保護集積回路。
  14. 前記ダイオードが、前記基板内に位置しておりインプラントブロックで画定されたウェルインプラントをさらに備え、前記第１および前記第２のドープ領域が前記ウェルインプラント内に位置する、請求項１２に記載のＥＳＤ保護集積回路。
  15. モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および固定ロケーションデータユニットのうちの少なくとも１つに組み込まれる、請求項１２に記載のＥＳＤ保護集積回路。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225481B2 (en) * 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
US8670376B2 (en) 2008-08-12 2014-03-11 Qualcomm Incorporated Multi-carrier grant design
US8531805B2 (en) * 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US9148232B2 (en) * 2010-12-27 2015-09-29 Hitachi, Ltd. Communications system
US8551841B2 (en) * 2012-01-06 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. IO ESD device and methods for forming the same
US9484338B2 (en) 2013-10-09 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Diode string implementation for electrostatic discharge protection
US9438033B2 (en) * 2013-11-19 2016-09-06 Analog Devices, Inc. Apparatus and method for protecting RF and microwave integrated circuits
EP3087611A4 (en) * 2013-12-26 2017-05-17 Intel Corporation Complementary tunneling fet devices and method for forming the same
KR102271167B1 (ko) 2014-09-23 2021-07-01 삼성디스플레이 주식회사 소스 드라이브 집적회로 및 그를 포함한 표시장치
US9337266B2 (en) 2014-09-30 2016-05-10 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
BE1025050B1 (fr) 2016-08-12 2018-10-12 Softkinetic Sensors Nv Démodulateur doté d’une photodiode pincée génératrice de porteurs et procédé de fonctionnement associé
WO2018029372A1 (en) * 2016-08-12 2018-02-15 Softkinetic Sensors N.V. A demodulator with a carrier generating pinned photodiode
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
CN108305830A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10439565B2 (en) * 2017-09-27 2019-10-08 Qualcomm Incorporated Low parasitic capacitance low noise amplifier
CN108519541A (zh) * 2018-04-23 2018-09-11 珠海深圳清华大学研究院创新中心 一种检测电路及检测设备
US10679991B2 (en) 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691206B2 (ja) * 1984-12-28 1994-11-14 株式会社東芝 半導体装置
USH986H (en) * 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
US5159518A (en) * 1990-01-17 1992-10-27 Vlsi Technology, Inc. Input protection circuit for CMOS devices
JPH06350042A (ja) * 1993-06-08 1994-12-22 Sony Corp トランジスタの製造方法
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
US6429482B1 (en) * 2000-06-08 2002-08-06 International Business Machines Corporation Halo-free non-rectifying contact on chip with halo source/drain diffusion
US7352454B2 (en) 2000-11-09 2008-04-01 Canesta, Inc. Methods and devices for improved charge management for three-dimensional and color sensing
US6589823B1 (en) * 2001-02-22 2003-07-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI)electrostatic discharge (ESD) protection device with backside contact plug
US7589944B2 (en) 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
TW519749B (en) 2002-01-23 2003-02-01 United Microelectronics Corp Gateless diode device of ESD protection circuit and its manufacturing method
KR100765123B1 (ko) 2002-02-16 2007-10-11 엘지전자 주식회사 Ｓｒｎｓ 재할당 방법
US6639284B1 (en) 2002-10-25 2003-10-28 Texas Instruments Incorporated Compensated-well electrostatic discharge protection structure
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US6898060B2 (en) 2003-05-27 2005-05-24 Hewlett-Packard Development Company, L.P. Gated diode overvoltage protection
TWI220312B (en) 2003-07-16 2004-08-11 Mediatek Inc Electrostatic discharge protection circuit
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035410A1 (en) 2003-08-15 2005-02-17 Yee-Chia Yeo Semiconductor diode with reduced leakage
US7067883B2 (en) * 2003-10-31 2006-06-27 Lattice Semiconductor Corporation Lateral high-voltage junction device
US7580388B2 (en) 2004-06-01 2009-08-25 Lg Electronics Inc. Method and apparatus for providing enhanced messages on common control channel in wireless communication system
US7116594B2 (en) * 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
US8031583B2 (en) 2005-03-30 2011-10-04 Motorola Mobility, Inc. Method and apparatus for reducing round trip latency and overhead within a communication system
BRPI0612473A2 (pt) 2005-05-04 2010-11-23 Lg Electronics Inc método para transmitir informações de controle em um sistema de comunicação sem fio e método de atualização de janela de transmissão usando o mesmo
US8169953B2 (en) 2005-05-17 2012-05-01 Qualcomm Incorporated Method and apparatus for wireless multi-carrier communications
US8692324B2 (en) 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7535105B2 (en) 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
US7889007B2 (en) 2005-08-02 2011-02-15 Qualcomm, Incorporated Differential amplifier with active post-distortion linearization
EP1946460B1 (en) 2005-10-31 2014-07-30 LG Electronics Inc. Data transfer management in a radio communications network
FR2903833A1 (fr) 2006-07-12 2008-01-18 France Telecom Procedes d'emission et de reception d'un signal multiporteuse mettant en oeuvre une estimation de canal, dispositifs et produits programme d'ordinateur correspondants.
US20080056390A1 (en) 2006-08-29 2008-03-06 Motorola, Inc. method and system for doppler estimation
BRPI0719267A2 (pt) 2006-10-03 2014-02-04 Qualcomm Inc Método e aparelho para tratar informações de capacidade de equipamento de usuário.
US7732877B2 (en) * 2007-04-02 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gated diode with non-planar source region
KR101454482B1 (ko) 2007-05-17 2014-10-27 삼성전자주식회사 무선 통신 시스템에서 공통 제어 정보 송수신 시스템 및방법
US20090170269A1 (en) 2007-12-31 2009-07-02 Ranadeep Dutta High voltage mosfet devices containing tip compensation implant
US8233458B2 (en) 2008-01-07 2012-07-31 Lg Electronics Inc. Method of controlling transmission power in a wireless communication system
US8354710B2 (en) * 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof
US9225481B2 (en) 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
CN101355367B (zh) * 2008-09-19 2012-05-23 华为技术有限公司 干扰消除的方法和装置
US20100102390A1 (en) 2008-10-27 2010-04-29 National Semiconductor Corporation Gated diode with increased voltage tolerance
US8531805B2 (en) 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US9368648B2 (en) 2009-04-02 2016-06-14 Qualcomm Incorporated Active diode having no gate and no shallow trench isolation

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