CN103430292B - 二极管，使用二极管的电路及制造方法 - Google Patents

二极管，使用二极管的电路及制造方法 Download PDF

Info

Publication number
CN103430292B
CN103430292B CN201280014534.9A CN201280014534A CN103430292B CN 103430292 B CN103430292 B CN 103430292B CN 201280014534 A CN201280014534 A CN 201280014534A CN 103430292 B CN103430292 B CN 103430292B
Authority
CN
China
Prior art keywords
diode
doped region
pocket
implantation
implanted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280014534.9A
Other languages
English (en)
Other versions
CN103430292A (zh
Inventor
礼萨·贾利利塞纳里
尤金·R·沃利
埃文·希安苏里
斯雷克尔·敦迪盖尔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN103430292A publication Critical patent/CN103430292A/zh
Application granted granted Critical
Publication of CN103430292B publication Critical patent/CN103430292B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/109—Means associated with receiver for limiting or suppressing noise or interference by improving strong signal performance of the receiver when strong unwanted signals are present at the receiver input
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/44—Transmit/receive switching
    • H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供包括门控二极管及浅沟槽隔离STI二极管的二极管、制造方法及有关电路，其无至少一个晕圈或口袋植入，借此减小所述二极管的电容。以此方式，所述二极管可用于具有对负载电容敏感的性能的电路及其它装置中，同时仍获得所述二极管的性能特性。门控二极管的这些特性包括快速接通时间及高传导性，从而使得所述门控二极管很好地适合于作为一个实例的静电放电ESD保护电路。二极管包括半导体衬底，所述半导体衬底具有井区域及所述井区域上的绝缘层。栅电极形成于所述绝缘层上。阳极区域及阴极区域提供于所述井区域中。形成P‑N结。在所述二极管中阻挡至少一个口袋植入以减小电容。

Description

二极管，使用二极管的电路及制造方法
相关申请案的交叉引用
本申请案为2009年3月13日以沃雷(WORLEY)等人的名义申请的第12／403,418号美国专利申请案的部分接续申请案，所述专利申请案的揭示内容以全文引用的方式明确地并入本文中。
技术领域
本申请案的技术涉及浅沟槽隔离二极管与门控二极管及其在电路及有关方法(包括保护电路、静电放电(ESD)保护电路及高速或开关电路)中的用途。
背景技术
静电放电(ESD)为集成电路(IC)中的主要可靠性问题。ESD为可诱发电路中的大电流的瞬态电压突波(负或正)。为了保护电路免受ESD突波损坏，保护方案试图提供用于正ESD突波与负ESD突波两者的放电路径。常规二极管可用于ESD保护电路中以箝位正ESD突波及负ESD突波的电压，以将电流分流且防止将过多电压施加到受保护的电路。图1说明在此方面的常规ESD保护电路。如图1中所说明，提供电压轨道(Vdd)10及接地轨道(GND)12以对受保护的电路14供电。受保护的电路14可为任何类型的电路且以任何所要的形式提供。在此实例中，信号接脚16的形式的端子提供到受保护的电路14的信号路径，以用于将信息及／或控制提供给受保护的电路14。举例来说，受保护的电路14可包括于集成电路(IC)中，其中信号接脚16为IC芯片上的外部可利用的接脚。
常规ESD保护电路18可耦合于电压轨道10与接地轨道12之间以保护受保护的电路14免受ESD突波。图1中的示范性ESD保护电路18包括两个常规二极管：正ESD突波二极管20及负ESD突波二极管22。正ESD突波二极管20与负ESD突波二极管22串联耦合。正ESD突波二极管20将信号接脚16上的正电压箝位到在电压轨道10上方的一个二极管压降。负ESD突波二极管22将信号接脚16上的负电压箝位到在接地轨道12下方的一个二极管压隆。正ESD突波二极管20的阴极(k)耦合到电压轨道10。正ESD二极管20的阳极(a)在处于信号接脚16与受保护的电路14之间的信号路径上的节点24处耦合到信号接脚16。负ESD突波二极管22的阴极(k)还耦合到在从信号接脚16到受保护的电路14的信号路径上的节点24。负ESD突波二极管22的阳极(a)耦合到接地轨道12。
对于信号接脚16上的正ESD突波，正ESD突波二极管20将变得正向偏压且将信号接脚16上的电压箝位到在电压轨道10上方的一个二极管压降，以保护受保护的电路14。来自此ESD突波的能量将在正向偏压模式下经由正ESD突波二极管20传导且分散到电压轨道10中。可在电压轨道10中实施(未图示)适当ESD保护结构，以最终将正ESD突波耗散到接地轨道12。对于信号接脚16上的负ESD突波，类似地耗散突波。信号接脚16上的负ESD突波将负ESD突波二极管22置于正向偏压模式下，因此提供相对于受保护的电路14的低阻抗路径。来自负ESD突波的能量将耗散到接地轨道12中。
因为归因于较高晶体管计数而日益以芯片上系统(SOC)配置提供电路，所以在SOC技术中提供ESD保护变得日益重要。SOC技术可使用提供相对较薄的氧化物栅极电介质的场效晶体管(FET)。这些相对较薄的电介质易于由于来自ESD突波事件的过多电压而受到破坏性的击穿及损坏。另外，常规二极管(例如，图1中所提供的ESD突波二极管20、22)可能无法提供用于SOC技术中的ESD保护的足够传导。
为了解决ESD保护中的这些缺点，且明确地说，对于SOC技术，已在ESD保护电路中提供浅沟槽隔离(STI)二极管。门控二极管还用于ESD保护电路中。已展示，门控二极管的使用具有优越的每单位长度的传导性以及接通速度(归因于其载体的瞬态路径)。ESD保护电路的接通速度对于满足电荷装置模型化(CDM)规范来说是重要的，其中在ESD事件期间，大量电流(例如，若干安培)可在非常小部分的时间(例如，小于一毫微秒)中流动。然而，甚至在门控二极管的这些优势的情况下，STI二极管也占优势地用于ESD保护电路中以用于高速电路。门控二极管可能不可接受地降低性能。门控二极管具有比STI二极管大的每单位扩散或有效长度的周边电容。
当将门控二极管添加到受保护的电路时，门控二极管中的增加的周边电容增加了负载电容。增加负载电容可负面地影响受保护的电路。举例来说，增加的负载电容可降低受保护的电路的开关时间及频率性能，这是因为归因于ESD保护电路在R-C电路布置下耦合到受保护的电路，因此充电时间将增加。另外，由于插入ESD保护电路而提供的增加的电容可降低射频(RF)组件(例如，低噪声放大器(LNA))的敏感性。然而，在ESD保护电路中使用具有较低电容的STI二极管也具有取舍(相较于门控二极管来说)。在ESD保护电路中使用STI二极管可导致受保护的电路(且尤其对于使用耦合到可见于大SOC芯片中的衬垫的薄氧化物栅极氧化物电介质装置的受保护的电路及有关过程)针对正突波与负突波两者的低CDM电压容差。
为了保留性能，芯片制造商及客户必须接受由于在ESD保护电路中使用STI二极管而提供的较低CDM电压容差，此情形导致较大的与ESD有关的暴露及故障。因此，存在提供一种ESD保护电路的需要，所述ESD保护电路展现优越的传导性及接通时间以及低电容以便不会不利地影响受保护的电路的性能。
发明内容
提供一种二极管。所述二极管包括衬底及通过第一掺杂剂掺杂的第一掺杂区域。所述第一掺杂区域位于所述衬底中，且并不具有口袋植入，借此减小区结电容。所述二极管还包括在所述衬底中的通过第二掺杂剂掺杂的第二掺杂区域，所述第二掺杂剂具有与所述第一掺杂剂的极性相反的极性。所述二极管进一步包括形成于所述第一掺杂区域上的第一硅化物部分。所述二极管还进一步包括形成于所述第二掺杂区域上的第二硅化物部分。
提供一种制造二极管的方法。所述方法包括形成通过活性掩模界定的浅沟槽隔离区域。所述方法还包括通过口袋植入掩模阻挡口袋植入，以便减小所述二极管中的区结电容。所述方法进一步包括在形成所述浅沟槽隔离区域之后，植入通过第一植入掩模界定的第一掺杂区域。所述方法还进一步包括在形成所述浅沟槽隔离区域之后，植入通过第二植入掩模界定的第二掺杂区域。更进一步，所述方法包括在所述第一掺杂区域上沉积第一硅化物部分，及在所述第二掺杂区域上沉积第二硅化物部分。
提供一种用于制造二极管的设备。所述设备包括用于在衬底中建构二极管的装置，及用于通过口袋植入掩模阻挡口袋植入以便减小所述二极管中的区结电容的装置。
提供一种包括二极管的静电放电(ESD)保护集成电路。所述二极管包括衬底及通过第一掺杂剂掺杂的第一掺杂区域。所述第一掺杂区域位于所述衬底中，且并不具有口袋植入，以便减小区结电容。所述二极管还包括在所述衬底中的通过第二掺杂剂掺杂的第二掺杂区域，所述第二掺杂剂具有与所述第一掺杂剂的极性相反的极性。所述二极管进一步包括形成于所述第一掺杂区域上的第一硅化物部分。所述二极管还进一步包括形成于所述第二掺杂区域上的第二硅化物部分。所述ESD保护电路还具有耦合到所述二极管的输入触点，及经由所述二极管耦合到所述输入触点的受保护的组件。
提供一种制造二极管的方法。所述方法包括形成通过活性掩模界定的浅沟槽隔离区域的步骤。所述方法还包括通过口袋植入掩模阻挡口袋植入以便减小所述二极管中的区结电容的步骤。所述方法进一步包括在形成所述浅沟槽隔离区域之后植入通过第一植入掩模界定的第一掺杂区域的步骤。所述方法还包括在形成所述浅沟槽隔离区域之后植入通过第二植入掩模界定的第二掺杂区域的步骤。更进一步，所述方法包括在所述第一掺杂区域上沉积第一硅化物部分的步骤及用于在所述第二掺杂区域上沉积第二硅化物部分的步骤。
附图说明
图1为在现有技术中的常规静电放电(ESD)保护电路的一实例。
图2为展示可有利地使用本发明的一实施例的示范性无线通信系统的框图。
图3为包括轻微掺杂的漏极(LDD)植入及口袋植入的示范性门控二极管。
图4为表示图3的门控二极管的示范性示意性符号。
图5A为阻挡口袋植入以减小N+P-井门控二极管的结电容的示范性门控二极管。
图5B为阻挡口袋植入及P井的示范性门控二极管。
图6为包括口袋植入的示范性浅沟槽隔离二极管。
图7A为阻挡口袋植入以减小结电容的示范性浅沟槽隔离(STI)二极管。
图7B为阻挡口袋植入及P井的示范性浅沟槽隔离(STI)二极管。
图8为包括保护电路的示范性射频(RF)收发器，所述保护电路具有阻挡至少一个LDD植入的至少一个门控二极管。
图9为由ESD保护电路保护的示范性低噪声放大器，所述ESD保护电路使用具有受阻挡的至少一个LDD植入的门控二极管。
图10描述根据本发明的一个方面的用于制造二极管的示范性方法。
具体实施方式
现在参看各图式的图，描述本发明的若干示范性实施例。词“示范性”在本文中用以意味着“充当实例、例子或说明”。本文中描述为“示范性”的任何实施例未必应解释为比其它实施例优选或有利。
详细描述中所揭示的方面包括二极管(包括门控二极管及浅沟槽隔离(STI)二极管)的实例、二极管的示范性制造方法及有关电路及方法。所述二极管实例均具有受阻挡的至少一个晕圈或口袋植入以减小区电容。所述二极管实例也可以受阻挡的至少一个轻微掺杂的漏极(LDD)植入为特征。以此方式，所述二极管可用于具有对此电容敏感的性能但也寻求门控或STI二极管的性能特性的电路及其它电路应用中。门控二极管的益处包括(但不限于)快速接通时间及高传导性。STI二极管的益处包括(但不限于)减小的电容及RF组件的所得的增加的敏感性。
LDD植入及口袋植入(也被称为晕圈植入)用于晶体管及二极管中以实现保护从而免于电场散布到不当的区中。在金属氧化物半导体场效晶体管(MOSFET)中，包括LDD植入以增加操作电压及长期可靠性。具体来说，LDD植入用以减小漏极处的电场以便减少到栅极氧化物中的热电子注入。晕圈或口袋植入用以减小漏极的静电横截面，使得漏极与源极之间的静电耦合较小。否则，当MOSFET的栅极到源极电位处于关闭状态下时，静电漏极到源极耦合场将经由漏极诱发的障壁下降(DIBL)增加漏电流。由于MOSFET可为双向的且由于过程约束，因此将LDD及晕圈植入应用于MOSFET栅极的两侧。因此，通过在MOSFET中提供N型及P型晕圈植入，存在小得多的静电横截面，使得在源极或漏极端子处的电场散开，且并不强烈以致为MOSFET提供低漏电流。又，在漏极处经由应用LDD植入实现的场减小会改善热电子可靠性。
在MOSFET的情况下，LDD植入解决潜在热电子问题，且口袋植入减小漏极诱发的障壁下降(DIBL)。在一些MOSFET中，LDD植入及口袋植入受阻挡，从而导致无LDD植入或口袋植入的MOSFET。此MOSFET可产生在晶体管的沟道中具有掺杂剂波动减小的晶体管，借此减少晶体管失配。此MOSFET还可使用较长的沟道长度来补偿原本将通过失去的LDD及口袋植入解决的热电子及DIBL问题。
在本发明的发现之前，口袋植入的阻挡为限于MOSFET的技术。不存在阻挡二极管中的口袋植入的动机。二极管并不遭受晶体管失配的问题，且不存在减小二极管的掺杂剂波动的需要。二极管用于不同目的，且所属领域中无任何理由来阻挡二极管中的口袋植入。
在本文中所揭示的方面中，二极管包括具有井区域的半导体衬底。井区域包括具有杂质的半导体材料。杂质包括P掺杂或N掺杂杂质。绝缘层提供于井区域上。电极形成于绝缘层上。阳极区域及阴极区域植入于井区域中在栅电极的相反侧上。取决于二极管设计，阳极区域或阴极区域具有与井区域的极性相反的极性的杂质以形成P-N结。在一个实例中，对于N井区域内所含有的二极管，阳极区域具有与N井区域的杂质极性相反的极性的杂质以在阳极与井区域之间形成P-N结。在另一实例中，对于P井区域内所含有的二极管，阴极区域具有与P井区域的杂质极性相反的极性的杂质以在阴极与井区域之间形成P-N结。井区域在阳极区域、阴极区域或阳极区域与阴极区域两者之间具有受阻挡的至少一个LDD植入及口袋植入。
图3展示具有LDD植入及口袋植入的常规门控二极管300。由于P+植入310放置于P井332或P衬底334中，因此不针对此状况提供与PFET相关联的口袋植入。LDD植入322通过在栅极下的延伸部添加阴极312或N+植入的电容CgNLDD。P口袋植入324还通过增加沿着LDD边缘及N+边缘的P掺杂来添加阴极到P井电容。如果口袋植入324在N+植入下方延伸(如所展示)，则N+P井结的区结电容(Cjnp)也增加。
下文论述常规门控二极管300的其它方面。门控二极管300演示优越的正向偏压传导性(例如，30mS／μm条带长度)以及快速接通时间(例如，大约一百(100)皮秒或更少)。如所说明，门控二极管300包括基础半导体衬底340以用于沉积其它材料以形成门控二极管300。半导体衬底340可由硅(Si)晶片形成，这是因为硅晶片相对较便宜。或者，半导体衬底340可由任何其它所要的半导体材料形成。所说明的半导体衬底340为N型门控二极管，其具有用于在P型衬底334中形成沟道的P井半导体材料332。然而，半导体衬底340也可为P型门控二极管，其具有形成于P型衬底中的N井半导体材料，所述P型门控二极管具有与N型门控二极管互补的电压及操作。其它变体可包括由植入到P型衬底334中的深N井环绕的图3的二极管结构。
若干半导体子区域提供于P井半导体材料332中，所述半导体子区域经定制以形成门控二极管300的有源装置区域。所述子区域包含N+掺杂区域312、N型LDD植入322、P+掺杂区域310及P型LDD植入326及N型晕圈植入328。N+掺杂区域312形成阴极区域，且P+掺杂区域310形成阳极区域。这些符号指示引入到P井半导体材料332中的相对杂质的类型及量。门控二极管300还包括栅极316，栅极316通过绝缘层318而与P井半导体材料332隔离。绝缘层318常常被称作氧化层，但其它绝缘材料也是可能的。层318可具有任何所要的厚度，但通常非常薄，且作为一实例，层318可具有在大约12埃与之间的厚度。众所周知，栅极316可由常规传导材料形成，但在此实例中以多晶硅(“polycrystalline silicon”或“Polysilicon”)的形式提供。硅化物314形成于N+植入312、P+植入310上，与栅极316上。
在制造期间，LDD块用以阻挡在一个极性植入的侧上的LDD植入，同时将LDD放置于另一侧上。举例来说，当制造N型LDD植入(例如，322)时，将LDD块用于P侧上以防止将N型LDD植入放置于这个侧上。类似地，当制造P型LDD植入(例如，326)时，将LDD块用于N侧上以防止将P型LDD植入放置于这个侧上。
由于放置于门控二极管300上的随后经蚀刻的剩余的残余绝缘材料，因此间隔物区域320A、320B也提供于栅极316的每一侧上。间隔物区域320A、320B允许N型植入312及P型植入310在间隔物形成之后形成于P井半导体材料332中。在间隔物沉积之前形成N型LDD植入322及P型LDD植入326及口袋植入324。
因此，总地来说，门控二极管300为如图4中所说明的三端子装置。三个端子为阴极端子402、阳极端子404与栅极端子406。P-N结存在于P井半导体材料332与N+掺杂区域312之间。当阳极端子402与阴极端子404之间存在正电压差时，电流可相对容易地从耦合到P+掺杂区域310的阳极端子402流动到耦合到N+掺杂区域312的阴极端子404。栅极端子406附接到扩散区域极性与井区域极性相同的端子。在图3的状况下，栅极端子406将耦合到阳极端子402，这是因为阳极端子402耦合到具有与P井半导体材料332的极性相同的极性的P+掺杂区域310。耦合布置减小了阴极端子404上的电容负载，对于此极性二极管，阴极端子404可耦合到输入／输出(I／O)衬垫，而阳极耦合到第二电压轨道或接地。栅极在二极管的操作中无作为保护元件的电用途，且用作制造载具以将N+掺杂区域312与P+掺杂区域310分开，而无插入的STI区域。
门控二极管300具有若干寄生电容源，所述若干寄生电容源全部合起来以产生门控二极管300的总电容。如较早所注释，对于图3的二极管极性，耦合到I／O的节点为阴极端子404，其应具有相对于耦合到阳极端子402的电力供应器的尽可能小的电容。对于共同配置，栅极端子406系结到阳极端子402。对于耦合到信号衬垫的阴极端子404，存在第一寄生电容，这是归因于由栅电极316造成的与N型LDD植入322重叠的周边电容(在下文中为“栅极电容”)。这些材料之间的绝缘层318充当电介质以形成平行板电容。举例来说，跨越栅电极316与N型LDD植入322之间的绝缘层318提供与绝缘层318重叠的寄生电容分量，在图3中其标注为CgNLDD。与绝缘层318重叠的寄生电容也可类似地形成于栅电极316与P型LDD植入326之间，其标注为CgPLDD。电容与绝缘层318的宽度成反比例增加。门控二极管300的阴极具有比STI二极管大的寄生电容，这是因为STI二极管不具有栅电极。较高的周边电容等同于较高的总电容，当将门控二极管300用于ESD保护电路中时，此情形可不利地影响受保护的电路的性能。
另一寄生电容形成于N型LDD植入322的侧壁与晕圈植入半导体材料324之间，其标注为Cjnp。绝缘层318与N型LDD植入322之间的晕圈半导体材料324的掺杂中的较高浓度也有助于此寄生电容的增加。这些因素均有助于门控二极管300的阴极的寄生电容的总增加。
如在第12／403,418号美国专利申请案的申请之后发现，在特定制造状况下，当将LDD植入及口袋植入作为相同掩蔽步骤的部分安装时，阻挡LDD植入也阻挡口袋植入。因此，在阻挡口袋植入过程中，可同时阻挡在受阻挡侧上的LDD植入。阻挡意味着在二极管(例如，门控二极管300)的形成中不考虑口袋植入。此情形通过图5A中的实例说明。其中，展示示范性门控二极管301。因此，除了在图5A的门控二极管301中阻挡N型LDD植入322及P型口袋植入324之外，门控二极管301具有图3的门控二极管300的相同特性。门控二极管301提供于包括半导体裸片且可安装于印刷电路板(PCB)上的半导体封装中。也可包括N井(各图中未展示)。在一个方面中，也可阻挡门控二极管的P井332，如图5B中所展示。在此方面中，二极管直接形成于衬底P Sub334中。以此方式移除P井植入可减少二极管中的掺杂，这是因为P衬底比P井更轻微掺杂。
在特定模型化中发现，通过阻挡口袋植入，可显著减小二极管的结电容。在本文中所揭示的方面中，通过阻挡二极管(例如，门控二极管或STI二极管)的口袋植入，减小所述二极管的结电容。移除口袋植入不会影响传导性调制或ESD性能，从而使得这些减小电容二极管理想地用于ESD保护电路中。P+扩散的LDD及晕圈的移除是任选的。关于LDD或晕圈植入是否存在于P+扩散或植入上，不存在对电容或ESD传导的影响。
移除口袋植入为二极管提供想不到的性能益处。举例来说，对于STI二极管，移除口袋植入可将区电容减小大约30％且将总电容减小大约25％。在ESD电流的高注入范围中，口袋植入的移除不会对STI二极管具有负面影响。使用ESD模式下的二极管的导通电阻乘以其负载电容的性能量度，具有受阻挡的口袋植入的门控二极管执行所达的性能比标准STI二极管执行所达的性能好近两倍。具有受阻挡的口袋植入的STI二极管执行所达的性能也比标准STI二极管执行所达的性能好。
归因于受阻挡的口袋植入，因此在门控二极管301中，LDD-栅极重叠电容接近0，且LDD-口袋电容被移除。另外，在N+植入下延行的口袋植入的结电容分量也被有效地移除。因此，阴极到栅极电容、阴极侧壁结电容及阴极区结电容均显著地减小。来自标准门控二极管300与改善的二极管301两者的传输线脉冲(TLP)数据展示省略的LDD及口袋植入对高脉冲电流性能没有显著影响。
如所论述，移除P口袋植入也可减小STI二极管的区结电容。图6展示口袋植入624在N+植入612下方延伸的STI二极管600的横截面。硅化物614形成于N+植入612及P+植入610上。在N+植入612下方的P口袋植入624的存在增加了二极管的P区域610的掺杂，借此增加了区结电容。归因于与STI二极管相关联的厚电介质隔离区域650，因此与区分量相比，电容的侧壁分量非常小。
图7A展示归因于受阻挡的口袋植入而具有减小的区电容的STI二极管的一个方面。还可包括N井(各图中未展示)。在另一方面中，还可阻挡STI二极管的P井632，如图7B中所展示。在此方面中，二极管直接形成于衬底P Sub634中。以此方式移除P井植入可减少二极管中的掺杂，这是因为P衬底比P井更轻微掺杂。STI二极管与门控二极管不同之处在于：LDD植入未与STI二极管一起使用，因此，使用相异块来阻挡STI二极管中的口袋植入，而在门控二极管的情况下，可使用相同层来阻挡LDD植入及口袋植入。即使如此，其它二极管中用以阻挡LDD植入的层也可用以阻挡在STI二极管的制造期间形成口袋植入。
阻挡二极管的口袋植入减小了结电容。对于具有受阻挡的口袋植入的门控二极管，归因于受阻挡的口袋植入及LDD植入，因此侧壁与区结电容两者减小。对于侧壁为绝缘体的STI二极管，阻挡口袋植入减小了区电容。口袋植入的移除对ESD性能没有影响。
具有受阻挡的口袋植入的二极管(例如，上文所论述的门控二极管301或STI二极管601)可包括于任何电路、集成电路或电路应用中。一个实例包括静电放电(ESD)保护电路。ESD保护电路可如同图1中所说明的ESD保护电路18般配置，其中常规ESD突波二极管20、22中的一者或一者以上由具有受阻挡的LDD植入及受阻挡的口袋植入的一个或一个以上门控二极管替换。归因于门控二极管的快速接通时间以及由于门控二极管的高传导性性质而将过多电流分流，因此在ESD保护电路中使用具有受阻挡的至少一个LDD植入的一个或一个以上门控二极管增强了电压箝位时间。又，具有受阻挡的至少一个LDD植入的一个或一个以上门控二极管的使用减小了ESD保护电路的负载电容。此情形可允许将ESD保护电路用以保护性能对负载电容敏感的电路同时仍实现门控二极管的ESD特性。减小负载电容在受保护的电路适当操作中(包括在所要的性能、速度及／或敏感性方面)可为重要的。
具有受阻挡的至少一个LDD植入的门控二极管可用于任何装置或电路中，且可特别用于性能可能对负载电容敏感的电路。这些装置及电路的实例包括高速差分输入／输出电路及射频(RF)电路，包括(但不限于)低噪声放大器(LNA)。图8说明作为用于提供保护电路以保护低噪声放大器(LNA)的可能装置及／或集成电路的收发器70，所述保护电路使用具有受阻挡的口袋植入的一个或一个以上二极管。在保护电路中使用的所述二极管可为先前所描述的门控二极管301或STI二极管601中的一者或一者以上。收发器70可实施于绝缘体上半导体(SOI)及／或SOC技术中。收发器70可用于任何装置中，包括(作为实例)移动电话或终端、个人数字助理(PDA)、无线局域网络(LAN)或其它类似无线通信装置。
如图8中所说明，收发器70可包括接收器前端72、射频(RF)发射器74、天线76、开关78及处理器80。接收器前端72从一个或一个以上远程发射器(未图示)接收承载射频信号的信息。低噪声放大器(LNA)82放大由天线76接收的传入信号。将保护电路84添加到接收器前端72以保护LNA82及下游电路免受突波(包括ESD突波)。然而，将负载电容添加到LNA82可降低LNA82的敏感性。在此方面，保护电路84可并入有具有受阻挡的至少一个LDD植入的至少一个门控二极管。以此方式，来自保护电路84的所添加的负载电容得以减小，同时经由在保护电路84中使用门控二极管而仍提供优越的接通时间及高传导性处置能力。在ESD保护电路84中使用的所述二极管可为先前所描述的门控二极管301或STI二极管601中的一者或一者以上。另外，保护电路84可为ESD保护电路，且可如同图1中所说明的ESD保护布置及ESD保护电路18或任何其它所要的布置或电路般配置。举例来说，可提供门控二极管以箝位过多正电压、过多负电压或过多正电压与过多负电压两者，以将因此所产生的过多电流分流。
可将离开LNA82的放大的信号提供到RF子系统86，在所述情况下，接着可使用模／数(A／D)转换器88将放大的信号数字化。从这里，可将经数字化的信号提供到专用集成电路(ASIC)或其它处理器80，以根据应用加以处理。举例来说，ASIC或处理器80可处理经数字化的所接收的信号以提取在所接收的信号中传送的信息或数据位。此处理可包括解调、解码及错误校正操作。ASIC或处理器80可实施于一个或一个以上数字信号处理器(DSP)中。
在传输侧上，ASIC或处理器80可接收由于所接收的信号而产生的经数字化的数据，ASIC或处理器80编码经数字化的数据以用于传输。在编码数据之后，ASIC或处理器80将经编码的数据输出到RF发射器74。调制器90从ASIC或处理器80接收数据，且在此实施例中，根据一个或一个以上调制方案操作以将经调制的信号提供到功率放大器电路92。功率放大器电路92将来自调制器90的经调制的信号放大到适合于从天线76传输的水平。
图9说明可用作图8的收发器70中的保护电路84的使用门控二极管的示范性ESD保护电路。图9说明经配置以保护LNA82的输入的保护电路84。如所说明，保护电路84包括耦合到接合衬垫96的两个门控(或STI)二极管93、94，及耦合到Vdd100及Vss102的瞬态箝位电路98。门控二极管93、94各自具有受阻挡的口袋植入且可根据上文所论述的实例门控二极管301来提供。受保护的LNA82包括薄氧化物放大N沟道场效晶体管(NFET)104，及在NFET104的源极(S)与Vss102之间的源极退化电感器106。如果在CDM事件期间关于Vss102将正电流注入到接合衬垫96中，则电流将从接合衬垫96流经门控二极管93到Vdd100，且接着从Vdd100流经瞬态箝位电路98到Vss102。瞬态箝位电路98包含从Vdd100耦合到Vss102的NFET108、电阻器电容器(RC)瞬态检测器或RC电路110，及充当RC瞬态检测器110与NFET108之间的缓冲器的反相器112。在高速瞬态电压从Vdd100到Vss102出现期间，RC瞬态检测器110接通NFET108，借此允许NFET108以小电压降将大电流分流。在正常操作期间，通过RC瞬态检测器110对NFET108加偏压使其截止。
作为一实例，接合衬垫96与Vss102之间的电压降应足够低，以保持跨越NFET104的栅极(G)到源极(S)电压低于栅极氧化物断裂电压(对于1毫微秒(ns)的脉冲宽度，其大约对应于CDM脉冲宽度)。对于厚的氧化物，对于1ns脉冲，NFET104的栅极(G)到源极(S)断裂电压为大约6.9V。源极退化电感器106对跨越NFET104的栅极(G)到源极(S)电压降具有较小影响。因此，对于正衬垫到Vss102电流，对于数个安培的CDM电流振幅，门控二极管93及NFET108具有小于6.9V的累积电压降。
图10说明根据本发明的一个方面的制造二极管的方法。如框1000中所展示，形成通过活性掩模界定的浅沟槽隔离(STI)区域。如框1002中所展示，通过口袋植入掩模阻挡口袋植入，以便减小二极管中的区结电容。在形成STI区域之后，如框1004中所展示，植入通过第一植入掩模界定的第一掺杂区域。在形成STI区域之后，如框1006中所展示，植入通过第二植入掩模界定的第二掺杂区域。如框1008中所展示，将第一硅化物部分沉积于第一掺杂区域上。如框1010中所展示，将第二硅化物部分沉积于第二掺杂区域上。
一种设备可具有用于在衬底中建构二极管的装置，及用于通过口袋植入掩模阻挡口袋植入以便减小二极管中的区结电容的装置。所述设备还可具有用于在衬底中形成井植入的装置。所述设备还可具有用于形成二极管的栅极的装置，其中所述二极管为门控二极管。
可对上述二极管结构进行各种修改。确切地说，通过将植入极性从N改变成P及从P改变成N(对于上述所有诸图及描述)，上述教示可应用于N井中的P+二极管。另外，取决于所使用的各种层及蚀刻的组合物，可使放置或沉积特定层的次序变化。还应认识到，上述实施例中的门控或STI二极管中的层的次序及形成这些层的材料仅为示范性的。此外，在一些实施例中，可放置或沉积及处理其它层(未图示)，以形成二极管装置的部分或在衬底上形成其它结构。在其它实施例中，如所属领域的技术人员将已知，这些层可使用替代沉积、图案化及蚀刻材料及工艺来形成，可以不同次序放置或沉积，或由不同材料构成。
根据本文中所揭示的实施例的二极管或集成电路可包括或集成于半导体裸片中及／或任何其它装置(包括电子装置)中。这些装置的实例包括(但不限于)机顶盒、娱乐单元、导航装置、通信装置、个人数字助理(PDA)、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携型计算机、桌上型计算机、监视器、计算机监视器、电视、调谐器、收音机、卫星无线电、音乐播放器、数字音乐播放器、便携型音乐播放器、视频播放器、数字视频播放器、数字视频光盘(DVD)播放器及便携型数字视频播放器。
图2为展示可有利地使用本发明的实施例的示范性无线通信系统200的框图。为了说明的目的，图2展示三个远程单元220、230及250及两个基站240。应认识到，无线通信系统可具有更多个远程单元及基站。远程单元220、230及250包括IC装置225A、225C及225B(其包括所揭示的二极管)。应认识到，其它装置(例如，基站、开关装置及网络设备)也可包括所揭示的二极管。图2展示从基站240到远程单元220、230及250的前向链路信号280，及从远程单元220、230及250到基站240的反向链路信号290。
在图2中，将远程单元220展示为移动电话，将远程单元230展示为便携型计算机，且将远程单元250展示为无线区域回路系统中的固定位置远程单元。举例来说，远程单元可为移动电话、手持型个人通信系统(PCS)单元、例如个人数据助理的便携型数据单元、具备GPS功能的装置、导航装置、机顶盒、音乐播放器、视频播放器、娱乐单元、例如仪表读取设备的固定位置数据单元，或存储或检索数据或计算机指令的任何其它装置，或其任何组合。尽管图2说明根据本发明的教示的远程单元，但本发明不限于这些示范性说明的单元。本发明的实施例可合适地用于包括二极管的任何装置中。
还应注意，描述在本文的示范性实施例中的任一者中所描述的操作任务以提供实例及论述。可以不同于所说明的序列的众多不同序列执行所描述的操作。此外，可实际上在许多不同任务中执行在单一操作任务中所描述的操作。另外，可组合在示范性实施例中所论述的一个或一个以上操作任务。所属领域的技术人员还应理解，可使用多种不同技术及技艺中的任一者来表示信息及信号。举例来说，可能贯穿上述描述提及的数据、指令、命令、信息、信号、位、符号及码片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或者其任何组合来表示。
提供本发明的先前描述，以使得任何所属领域的技术人员能够制造或使用本发明。对于所属领域的技术人员来说，对本发明的各种修改将易于显而易见，且在不脱离本发明的精神或范畴的情况下，本文中所界定的一股原理可应用于其它变化。因此，本发明并不期望限于本文中所描述的实例及设计，而应被赋予与本文中所揭示的原理及新颖特征相一致的最广泛范畴。

Claims (24)

1.一种二极管，其包含：
衬底；
通过第一掺杂剂掺杂的第一掺杂区域，所述第一掺杂区域具有与所述衬底相反的极性，所述第一掺杂区域位于所述衬底中，所述第一掺杂区域不具有口袋植入以便减小区结电容；
在所述衬底中的口袋植入，所述口袋植入通过具有与所述第一掺杂剂相同极性的掺杂剂掺杂；及
在所述口袋植入中的通过第二掺杂剂掺杂的第二掺杂区域，所述第二掺杂剂具有与所述第一掺杂剂的极性相反的极性，所述衬底的一部分使所述第一掺杂区域和所述口袋植入分离。
2.根据权利要求1所述的二极管，其进一步包括：
第一硅化物部分，其形成于所述第一掺杂区域上；及
第二硅化物部分，其形成于所述第二掺杂区域上。
3.根据权利要求1所述的二极管，其进一步包含栅极，其中所述二极管为门控二极管。
4.根据权利要求1所述的二极管，其进一步包含邻近所述第一掺杂区域及所述第二掺杂区域的浅沟槽隔离层，其中所述二极管为浅沟槽隔离STI二极管。
5.根据权利要求1所述的二极管，其进一步包含通过植入块界定的井植入，所述井植入位于所述衬底中，所述第一掺杂区域及所述第二掺杂区域位于所述井植入中。
6.根据权利要求1所述的二极管，其集成到以下各者中的至少一者中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持型个人通信系统PCS单元、便携型数据单元，及固定位置数据单元。
7.一种制造二极管的方法，所述方法包含：
形成通过活性掩模界定的浅沟槽隔离区域；
通过口袋植入掩模阻挡在第一极性植入的侧上的口袋植入，同时将口袋植入放置在另一侧上，以便减小所述二极管中的区结电容；
在形成所述浅沟槽隔离区域之后，在所述侧上植入通过第一植入掩模界定的第一掺杂区域；
在形成所述浅沟槽隔离区域之后，在所述另一侧上且在所述口袋植入内植入通过第二植入掩模界定的第二掺杂区域，衬底的一部分使所述第一掺杂区域和所述口袋植入分离。
8.根据权利要求7所述的方法，其进一步包括：
在所述第一掺杂区域上沉积第一硅化物部分；及
在所述第二掺杂区域上沉积第二硅化物部分。
9.根据权利要求7所述的方法，其中所述二极管为门控二极管。
10.根据权利要求7所述的方法，其中所述二极管为浅沟槽隔离二极管。
11.根据权利要求7所述的方法，其进一步包含通过所述口袋植入掩模阻挡轻微掺杂的漏极LDD植入。
12.根据权利要求7所述的方法，其进一步包含在形成浅沟槽隔离区域前形成井植入。
13.根据权利要求7所述的方法，其进一步包含将所述二极管集成到以下各者中的至少一者中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持型个人通信系统PCS单元、便携型数据单元，及固定位置数据单元。
14.一种用于制造二极管的设备，所述设备包含：
用于在衬底内形成掺杂区域的装置，所述衬底的一部分使所述掺杂区域彼此分离；及
用于阻挡在第一极性植入的侧上的口袋植入，同时将口袋植入放置在另一侧上，以便减小所述二极管中的区结电容的装置。
15.根据权利要求14所述的设备，其进一步包含用于在所述衬底中形成井植入的装置。
16.根据权利要求14所述的设备，其进一步包含用于形成所述二极管的栅极的装置，其中所述二极管为门控二极管。
17.根据权利要求14所述的设备，其中所述二极管为浅沟槽隔离STI二极管。
18.根据权利要求14所述的设备，其中所述二极管集成到以下各者中的至少一者中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持型个人通信系统PCS单元、便携型数据单元，及固定位置数据单元。
19.一种静电放电ESD保护集成电路，其包含：
多个二极管，每一二极管包含：
衬底；
通过第一掺杂剂掺杂的第一掺杂区域，所述第一掺杂区域具有与所述衬底相反的极性，所述第一掺杂区域位于所述衬底中，所述第一掺杂区域不具有口袋植入以便减小区结电容；
在所述衬底中的口袋植入，所述口袋植入通过具有与所述第一掺杂剂相同极性的掺杂剂掺杂；及
在所述口袋植入中的通过第二掺杂剂掺杂的第二掺杂区域，所述第二掺杂剂具有与所述第一掺杂剂的极性相反的极性，所述衬底的一部分使所述第一掺杂区域和所述口袋植入分离；
输入触点，其耦合到所述二极管；及
受保护的组件，其经由所述二极管而耦合到所述输入触点。
20.根据权利要求19所述的ESD保护集成电路，其中每一二极管进一步包括：
第一硅化物部分，其形成于所述第一掺杂区域上；及
第二硅化物部分，其形成于所述第二掺杂区域上。
21.根据权利要求19所述的ESD保护集成电路，其中所述二极管为门控二极管且进一步包含栅极。
22.根据权利要求19所述的ESD保护集成电路，其中所述二极管进一步包含邻近所述第一掺杂区域及所述第二掺杂区域的浅沟槽隔离层，其中所述二极管为浅沟槽隔离STI二极管。
23.根据权利要求19所述的ESD保护集成电路，其中所述二极管进一步包含通过植入块界定的井植入，所述井植入位于所述衬底中，所述第一掺杂区域及所述第二掺杂区域位于所述井植入中。
24.根据权利要求19所述的ESD保护集成电路，其集成到以下各者中的至少一者中：移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、计算机、手持型个人通信系统PCS单元、便携型数据单元，及固定位置数据单元。
CN201280014534.9A 2011-03-30 2012-03-30 二极管，使用二极管的电路及制造方法 Active CN103430292B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/075,701 2011-03-30
US13/075,701 US8665570B2 (en) 2009-03-13 2011-03-30 Diode having a pocket implant blocked and circuits and methods employing same
PCT/US2012/031597 WO2012135713A1 (en) 2011-03-30 2012-03-30 Diode, circuit employing the same and methods of manufacture

Publications (2)

Publication Number Publication Date
CN103430292A CN103430292A (zh) 2013-12-04
CN103430292B true CN103430292B (zh) 2017-12-26

Family

ID=46046298

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280014534.9A Active CN103430292B (zh) 2011-03-30 2012-03-30 二极管，使用二极管的电路及制造方法

Country Status (7)

Country Link
US (1) US8665570B2 (zh)
EP (1) EP2691979A1 (zh)
JP (2) JP5917681B2 (zh)
KR (1) KR101571280B1 (zh)
CN (1) CN103430292B (zh)
TW (1) TWI474404B (zh)
WO (1) WO2012135713A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225481B2 (en) * 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
US8670376B2 (en) 2008-08-12 2014-03-11 Qualcomm Incorporated Multi-carrier grant design
US8531805B2 (en) * 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US9148232B2 (en) * 2010-12-27 2015-09-29 Hitachi, Ltd. Communications system
US8551841B2 (en) * 2012-01-06 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. IO ESD device and methods for forming the same
US9484338B2 (en) 2013-10-09 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Diode string implementation for electrostatic discharge protection
US9438033B2 (en) * 2013-11-19 2016-09-06 Analog Devices, Inc. Apparatus and method for protecting RF and microwave integrated circuits
EP3087611A4 (en) * 2013-12-26 2017-05-17 Intel Corporation Complementary tunneling fet devices and method for forming the same
KR102271167B1 (ko) 2014-09-23 2021-07-01 삼성디스플레이 주식회사 소스 드라이브 집적회로 및 그를 포함한 표시장치
US9337266B2 (en) 2014-09-30 2016-05-10 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
BE1025050B1 (fr) 2016-08-12 2018-10-12 Softkinetic Sensors Nv Démodulateur doté d’une photodiode pincée génératrice de porteurs et procédé de fonctionnement associé
WO2018029372A1 (en) * 2016-08-12 2018-02-15 Softkinetic Sensors N.V. A demodulator with a carrier generating pinned photodiode
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
CN108305830A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10439565B2 (en) * 2017-09-27 2019-10-08 Qualcomm Incorporated Low parasitic capacitance low noise amplifier
CN108519541A (zh) * 2018-04-23 2018-09-11 珠海深圳清华大学研究院创新中心 一种检测电路及检测设备
US10679991B2 (en) 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691206B2 (ja) * 1984-12-28 1994-11-14 株式会社東芝 半導体装置
USH986H (en) * 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
US5159518A (en) * 1990-01-17 1992-10-27 Vlsi Technology, Inc. Input protection circuit for CMOS devices
JPH06350042A (ja) * 1993-06-08 1994-12-22 Sony Corp トランジスタの製造方法
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
US6429482B1 (en) * 2000-06-08 2002-08-06 International Business Machines Corporation Halo-free non-rectifying contact on chip with halo source/drain diffusion
US7352454B2 (en) 2000-11-09 2008-04-01 Canesta, Inc. Methods and devices for improved charge management for three-dimensional and color sensing
US6589823B1 (en) * 2001-02-22 2003-07-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI)electrostatic discharge (ESD) protection device with backside contact plug
US7589944B2 (en) 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
TW519749B (en) 2002-01-23 2003-02-01 United Microelectronics Corp Gateless diode device of ESD protection circuit and its manufacturing method
KR100765123B1 (ko) 2002-02-16 2007-10-11 엘지전자 주식회사 Ｓｒｎｓ 재할당 방법
US6639284B1 (en) 2002-10-25 2003-10-28 Texas Instruments Incorporated Compensated-well electrostatic discharge protection structure
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US6898060B2 (en) 2003-05-27 2005-05-24 Hewlett-Packard Development Company, L.P. Gated diode overvoltage protection
TWI220312B (en) 2003-07-16 2004-08-11 Mediatek Inc Electrostatic discharge protection circuit
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035410A1 (en) 2003-08-15 2005-02-17 Yee-Chia Yeo Semiconductor diode with reduced leakage
US7067883B2 (en) * 2003-10-31 2006-06-27 Lattice Semiconductor Corporation Lateral high-voltage junction device
US7580388B2 (en) 2004-06-01 2009-08-25 Lg Electronics Inc. Method and apparatus for providing enhanced messages on common control channel in wireless communication system
US7116594B2 (en) * 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
US8031583B2 (en) 2005-03-30 2011-10-04 Motorola Mobility, Inc. Method and apparatus for reducing round trip latency and overhead within a communication system
BRPI0612473A2 (pt) 2005-05-04 2010-11-23 Lg Electronics Inc método para transmitir informações de controle em um sistema de comunicação sem fio e método de atualização de janela de transmissão usando o mesmo
US8169953B2 (en) 2005-05-17 2012-05-01 Qualcomm Incorporated Method and apparatus for wireless multi-carrier communications
US8692324B2 (en) 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7535105B2 (en) 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
US7889007B2 (en) 2005-08-02 2011-02-15 Qualcomm, Incorporated Differential amplifier with active post-distortion linearization
EP1946460B1 (en) 2005-10-31 2014-07-30 LG Electronics Inc. Data transfer management in a radio communications network
FR2903833A1 (fr) 2006-07-12 2008-01-18 France Telecom Procedes d'emission et de reception d'un signal multiporteuse mettant en oeuvre une estimation de canal, dispositifs et produits programme d'ordinateur correspondants.
US20080056390A1 (en) 2006-08-29 2008-03-06 Motorola, Inc. method and system for doppler estimation
BRPI0719267A2 (pt) 2006-10-03 2014-02-04 Qualcomm Inc Método e aparelho para tratar informações de capacidade de equipamento de usuário.
US7732877B2 (en) * 2007-04-02 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gated diode with non-planar source region
KR101454482B1 (ko) 2007-05-17 2014-10-27 삼성전자주식회사 무선 통신 시스템에서 공통 제어 정보 송수신 시스템 및방법
US20090170269A1 (en) 2007-12-31 2009-07-02 Ranadeep Dutta High voltage mosfet devices containing tip compensation implant
US8233458B2 (en) 2008-01-07 2012-07-31 Lg Electronics Inc. Method of controlling transmission power in a wireless communication system
US8354710B2 (en) * 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof
US9225481B2 (en) 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
CN101355367B (zh) * 2008-09-19 2012-05-23 华为技术有限公司 干扰消除的方法和装置
US20100102390A1 (en) 2008-10-27 2010-04-29 National Semiconductor Corporation Gated diode with increased voltage tolerance
US8531805B2 (en) 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US9368648B2 (en) 2009-04-02 2016-06-14 Qualcomm Incorporated Active diode having no gate and no shallow trench isolation

Also Published As

Publication number Publication date
CN103430292A (zh) 2013-12-04
WO2012135713A1 (en) 2012-10-04
US20120074496A1 (en) 2012-03-29
JP2016129267A (ja) 2016-07-14
EP2691979A1 (en) 2014-02-05
KR20140018961A (ko) 2014-02-13
JP6285483B2 (ja) 2018-02-28
TWI474404B (zh) 2015-02-21
JP2014513417A (ja) 2014-05-29
US8665570B2 (en) 2014-03-04
TW201304013A (zh) 2013-01-16
KR101571280B1 (ko) 2015-11-24
JP5917681B2 (ja) 2016-05-18

Similar Documents

Publication Publication Date Title
CN103430292B (zh) 二极管，使用二极管的电路及制造方法
US7601991B2 (en) On-chip structure for electrostatic discharge (ESD) protection
US7479414B2 (en) Electrostatic discharge protection device for digital circuits and for applications with input/output bipolar voltage much higher than the core circuit power supply
US8531805B2 (en) Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US7592673B2 (en) ESD protection circuit with isolated diode element and method thereof
US8530301B2 (en) MOS device with substrate potential elevation for ESD protection
US20060226488A1 (en) Lateral bipolar transistor with additional ESD implant
US20070210387A1 (en) ESD protection device and method
KR20060050160A (ko) 반도체 집적 회로 장치
CN107316871B (zh) 具有护环的绝缘体上半导体（soi）块
Chen et al. Design methodology and optimization of gate-driven NMOS ESD protection circuits in submicron CMOS processes
CN205376532U (zh) 静电防护电路及其可控硅整流器
US20050036252A1 (en) Low triggering N MOS transistor for ESD protection working under fully silicided process without silicide blocks
US10411006B2 (en) Poly silicon based interface protection
JP2003133434A (ja) 半導体集積回路
US7023676B2 (en) Low-voltage triggered PNP for ESD protection in mixed voltage I/O interface
Voldman et al. A strategy for characterization and evaluation of ESD robustness of CMOS semiconductor technologies
Chatty et al. Process and design optimization of a protection scheme based on NMOSFETs with ESD implant in 65nm and 45nm CMOS technologies
Parthasarathy et al. Design of ESD protection for large signal swing RF inputs operating to 24GHz in 0.18 um SiGe BiCMOS process
Chang et al. Layout optimization on low-voltage-triggered PNP devices for ESD protection in mixed-voltage I/O interfaces
Cui On-Chip Electro-Static Discharge (ESD) Protection for Radio-Frequency Integrated Circuits
Cui et al. On-Chip Protection Solution for Radio Frequency Integrated Circuits in Standard CMOS Process
Joshi et al. Design and optimization of vertical SiGe thyristors for on-chip ESD protection

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant