KR101571280B1 - 다이오드, 다이오드를 이용하는 회로 및 제조 방법들 - Google Patents

다이오드, 다이오드를 이용하는 회로 및 제조 방법들 Download PDF

Info

Publication number
KR101571280B1
KR101571280B1 KR1020137028754A KR20137028754A KR101571280B1 KR 101571280 B1 KR101571280 B1 KR 101571280B1 KR 1020137028754 A KR1020137028754 A KR 1020137028754A KR 20137028754 A KR20137028754 A KR 20137028754A KR 101571280 B1 KR101571280 B1 KR 101571280B1
Authority
KR
South Korea
Prior art keywords
diode
sti
doped region
trench isolation
diodes
Prior art date
Application number
KR1020137028754A
Other languages
English (en)
Other versions
KR20140018961A (ko
Inventor
레자 잘리리제이날리
유진 알. 울리
에반 시안수리
스리커 둔디갈
Original Assignee
퀄컴 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 퀄컴 인코포레이티드 filed Critical 퀄컴 인코포레이티드
Publication of KR20140018961A publication Critical patent/KR20140018961A/ko
Application granted granted Critical
Publication of KR101571280B1 publication Critical patent/KR101571280B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/06—Receivers
    • H04B1/10—Means associated with receiver for limiting or suppressing noise or interference
    • H04B1/109—Means associated with receiver for limiting or suppressing noise or interference by improving strong signal performance of the receiver when strong unwanted signals are present at the receiver input
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/44—Transmit/receive switching
    • H04B1/48—Transmit/receive switching in circuits for connecting transmitter and receiver to a common transmission path, e.g. by energy of transmitter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

게이티드 다이오드들 및 섈로우 트렌치 분리(STI) 다이오드들을 포함하는 다이오드들, 제조 방법들 및 관련 회로들은 적어도 하나의 할로 또는 포켓 주입 없이 제공되고, 이에 의해 다이오드의 캐패시턴스를 감소시킨다. 이 방식으로, 다이오드는, 다이오드의 성능 특성들을 여전히 획득하면서 로드 캐패시턴스에 민감한 성능을 가지는 회로들 및 다른 디바이스들에서 사용될 수 있다. 게이티드 다이오드에 대한 이러한 특성들은 빠른 턴-온 시간들 및 높은 컨덕턴스를 포함하여서, 일례로서 정전기 방전(ESD) 보호 회로들에 아주 적합한 게이티드 다이오드들을 형성한다. 다이오드들은 웰 영역을 가지는 반도체 기판 및 그 상의 절연 층을 포함한다. 게이트 전극은 절연 층 상에서 형성된다. 애노드 및 캐소드 영역들은 웰 영역에 제공된다. P-N 접합이 형성된다. 캐패시턴스를 감소시키기 위해서 적어도 하나의 포켓 주입이 다이오드에서 차단된다.

Description

다이오드, 다이오드를 이용하는 회로 및 제조 방법들{DIODE, CIRCUIT EMPLOYING THE SAME AND METHODS OF MANUFACTURE}
본 출원은 WORLEY 등의 이름으로 2009년 3월 13일자로 출원된 미국 특허 출원 제12/403,418호의 일부 계속 출원이고, 상기 미국 특허 출원의 개시는 그 전체 내용이 인용에 의해 본 명세서에 명백하게 포함된다.
본 출원의 기술은 섈로우 트렌치 분리 다이오드들 및 게이티드 다이오드들과, 보호 회로들, 정전기 방전(ESD) 보호 회로들 및 고속 또는 스위칭 회로들을 포함하는 회로들 및 관련 방법들에서의 이들의 사용에 관한 것이다.
정전기 방전(ESD)은 집적 회로(IC)들에서의 주요한 신뢰성 문제이다. ESD는 회로에서 큰 전류를 유도할 수 있는 전압(네거티브 또는 포지티브)에서의 일시적인 서지(transient surge)이다. ESD 서지들로부터의 손상에 대하여 회로들을 보호하기 위해서, 보호 방식들은 포지티브 및 네거티브 ESD 서지들 둘 다에 대한 방전 경로를 제공하려고 시도한다. 종래의 다이오드들은, 포지티브 및 네거티브 ESD 서지들의 전압을 클램핑(clamp)하여 전류를 션트(shunt)하고, 과도한 전압이 보호 회로에 인가되는 것을 방지하기 위해서 ESD 보호 회로들에서 이용될 수 있다. 도 1은 이와 관련하여 종래의 ESD 보호 회로를 도시한다. 도 1에 도시된 바와 같이, 전압 레일(Vdd)(10) 및 접지 레일(GND)(12)은 보호 회로(14)에 전력을 공급하기 위해서 제공된다. 보호 회로(14)는 임의의 타입의 회로일 수 있고, 원하는 임의의 형태로 제공될 수 있다. 이 예에서, 신호 핀(16)의 형태인 단자는 정보 및/또는 제어를 보호 회로(14)에 제공하기 위해서 보호 회로(14)로의 신호 경로를 제공한다. 예를 들어, 보호 회로(14)는 집적 회로(IC)에 포함될 수 있고, 신호 핀(16)은 IC 칩 상의 외부적으로 이용가능한 핀이다.
종래의 ESD 보호 회로(18)는 ESD 서지들로부터 보호 회로(14)를 보호하기 위해서 전압 레일(10)과 접지 레일(12) 사이에 결합될 수 있다. 도 1의 예시적인 ESD 보호 회로(18)는 2개의 종래의 다이오드들: 포지티브 ESD 서지 다이오드(20) 및 네거티브 ESD 서지 다이오드(22)를 포함한다. 포지티브 ESD 서지 다이오드(20) 및 네거티브 ESD 서지 다이오드(22)는 직렬로 결합된다. 포지티브 ESD 서지 다이오드(20)는 신호 핀(16) 상의 포지티브 전압을 전압 레일(10) 초과의 하나의 다이오드 드롭으로 클램핑한다. 네거티브 ESD 서지 다이오드(22)는 신호 핀(16) 상의 네거티브 전압을 접지 레일(12) 미만의 하나의 다이오드 드롭으로 클램핑한다. 포지티브 ESD 서지 다이오드(20)의 캐소드(k)는 전압 레일(10)에 결합된다. 포지티브 ESD 다이오드(20)의 애노드(a)는 신호 핀(16)과 보호 회로(14) 사이의 신호 경로 상의 노드(24)에서 신호 핀(16)에 결합된다. 또한, 네거티브 ESD 서지 다이오드(22)의 캐소드(k)는 신호 핀(16)으로부터 보호 회로(14)로의 신호 경로 상의 노드(24)에 결합된다. 네거티브 ESD 서지 다이오드(22)의 애노드(a)는 접지 레일(12)에 결합된다.
신호 핀(16) 상의 포지티브 ESD 서지들의 경우, 포지티브 ESD 서지 다이오드(20)는 순방향 바이어스되게 되고, 보호 회로(14)를 보호하기 위해서 신호 핀(16) 상의 전압을 전압 레일(10) 초과의 하나의 다이오드 드롭으로 클램핑할 것이다. 이러한 ESD 서지로부터의 에너지는 순방향 바이어스된 모드에서 포지티브 ESD 서지 다이오드(20)를 통해 전도되고, 전압 레일(10)로 분산될 것이다. 적절한 ESD 보호 구조들이 포지티브 ESD 서지를 접지 레일(12)로 결국 소멸시키기 위해서 전압 레일(10)에서 구현될 수 있다(미도시). 신호 핀(16) 상의 네거티브 ESD 서지들의 경우, 서지는 유사하게 소멸된다. 신호 핀(16) 상의 네거티브 ESD 서지는 네거티브 ESD 서지 다이오드(22)가 순방향 바이어스된 모드 상태가 되게 하고, 이에 따라 보호 회로(14)에 관하여 낮은-임피던스 경로를 제공한다. 네거티브 ESD 서지로부터의 에너지는 접지 레일(12)로 소멸될 것이다.
더 많아지는 트랜지스터 개수들에 기인하여 회로들이 SOC(system-on-a-chip) 구성들에서 점점 더 제공되고 있기 때문에, SOC 기술들에서 ESD 보호를 제공하는 것이 점점 더 중요해지고 있다. SOC 기술들은 비교적 얇은 산화물 게이트 유전체를 제공하는 전계 효과 트랜지스터(FET)들을 이용할 수 있다. 이 비교적 얇은 유전체들은 ESD 서지 이벤트로부터의 과도한 전압들에 의한 파괴 브레이크다운(destructive breakdown) 및 손상에 영향을 받기 쉽다. 또한, 도 1에서 제공된 ESD 서지 다이오드들(20, 22)과 같은 종래의 다이오드들은 SOC 기술에서 ESD 보호를 위해서 충분한 전도를 제공하지 않을 수 있다.
ESD 보호에서의 이러한 단점들을 처리하기 위해서 그리고 특히, SOC 기술들의 경우, ESD 보호 회로들에서 섈로우 트렌치 분리(STI) 다이오드들이 제공되었다. 또한, 게이티드 다이오드들은 ESD 보호 회로들에서 이용되고 있다. 게이티드 다이오드의 사용은 그것의 캐리어들의 일시적 경로(transient path)에 기인한 턴-온 속도 뿐만 아니라 단위 길이 당 우수한 컨덕턴스를 가지는 것이 관측되었다. ESD 보호 회로의 턴-온 속도는 충전 디바이스 모델링(CDM) 규격들을 충족시키는데 중요하고, 여기서 많은 양의 전류(예를 들어, 수 암페어)가 ESD 이벤트들 동안 매우 작은 양의 시간(예를 들어, 나노초 미만) 동안 흐를 수 있다. 그러나, 게이티드 다이오드들의 이러한 이점들에도 불구하고, STI 다이오드들은 고속 회로들에 대하여 ESD 보호 회로들에서 대부분 사용된다. 게이티드 다이오드들은 성능을 수용하기 어려울 정도로 감소시킬 수 있다. 게이티드 다이오드는 STI 다이오드보다 더 큰 단위 확산 또는 액티브 길이 당 주변 캐패시턴스를 가진다.
게이티드 다이오드가 보호 회로에 추가될 때 게이티드 다이오드에서의 증가된 주변 캐패시턴스는 로드 캐패시턴스를 증가시킨다. 로드 캐패시턴스를 증가시키는 것은 보호 회로들에 부정적 영향을 미칠 수 있다. 예를 들어, R-C 회로 배열로 보호 회로에 결합되는 ESD 보호 회로에 기인하여 충전 시간이 증가될 수 있을 것이기 때문에, 증가된 로드 캐패시턴스는 보호 회로의 스위칭 시간들 및 주파수 성능을 감소시킬 수 있다. 또한, ESD 보호 회로를 삽입한 결과로서 제공되는 증가된 캐패시턴스는 저 잡음 증폭기(LNA)와 같은 라디오 주파수(RF) 컴포넌트들의 민감도를 감소시킬 수 있다. 그러나, ESD 보호 회로에서의 더 낮은 캐패시턴스를 가지는 STI 다이오드의 사용은 또한 게이티드 다이오드와 비교해 트레이드 오프를 가진다. ESD 보호 회로에서의 STI 다이오드의 사용은 포지티브 및 네거티브 서지들 둘 다에 대한 보호 회로들에 대하여, 그리고 특히, 큰 SOC 칩들에서 발견될 수 있는 패드에 결합된 얇은 산화물 게이트 산화물 유전체 디바이스들을 이용하는 보호 회로들 및 관련 프로세스들에 대하여 낮은 CDM 전압 허용한계들(tolerances)을 초래할 수 있다.
성능을 보존하기 위해서, 칩 제조자들 및 고객들은 더 큰 ESD-관련 노출 및 실패들을 초래하는 ESD 보호 회로들에서의 STI 다이오드들의 사용에 의해 제공되는 더 낮은 CDM 전압 허용한계들을 수용하여야 하였다. 따라서, 보호 회로의 성능에 악영향을 미치지 않기 위해서 낮은 캐패시턴스 뿐만 아니라 턴-온 시간 및 우수한 컨덕턴스를 나타내는 ESD 보호 회로를 제공할 필요성이 존재한다.
다이오드가 제공된다. 다이오드는 기판 및 제 1 도펀트로 도핑된 제 1 도핑된 영역을 포함한다. 제 1 도핑된 영역은 기판에 위치되고 포켓 주입을 가지지 않아서, 이에 의해 영역 접합 캐패시턴스를 감소시킨다. 또한, 다이오드는 기판에 제 2 도펀트로 도핑된 제 2 도핑된 영역을 포함하고, 제 2 도펀트는 제 1 도펀트의 반대 극성을 가진다. 다이오드는 제 1 도핑된 영역 상에 형성된 제 1 실리사이드 부분을 더 포함한다. 또한, 다이오드는 제 2 도핑된 영역 상에 형성된 제 2 실리사이드 부분을 더 포함한다.
다이오드를 제조하는 방법이 제공된다. 방법은 액티브 마스크에 의해 정의된 섈로우 트렌치 분리 영역들을 형성하는 단계를 포함한다. 또한, 방법은 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입 마스크를 이용하여 포켓 주입을 차단하는 단계를 포함한다. 방법은 섈로우 트렌치 분리 영역들을 형성한 이후에, 제 1 주입 마스크에 의해 정의된 제 1 도핑된 영역을 주입하는 단계를 더 포함한다. 또한, 방법은 섈로우 트렌치 분리 영역들을 형성한 이후에, 제 2 주입 마스크에 의해 정의된 제 2 도핑된 영역을 주입하는 단계를 더 포함한다. 또한, 방법은 제 1 도핑된 영역 상에 제 1 실리사이드 부분을 증착하는 단계 및 제 2 도핑된 영역 상에 제 2 실리사이드 부분을 증착하는 단계를 포함한다.
다이오드를 제조하기 위한 장치가 제공된다. 장치는 기판 내에 다이오드를 구성하기 위한 수단 및 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입 마스크를 이용하여 포켓 주입을 차단하기 위한 수단을 포함한다.
다이오드를 포함하는 정전기 방전(ESD) 보호 집적 회로가 제공된다. 다이오드는 기판 및 제 1 도펀트로 도핑된 제 1 도핑된 영역을 포함한다. 제 1 도핑된 영역은 기판에 위치되고, 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입을 가지지 않는다. 또한, 다이오드는 기판에 제 2 도펀트로 도핑된 제 2 도핑된 영역을 포함하고, 제 2 도펀트는 제 1 도펀트의 반대 극성을 가진다. 다이오드는 제 1 도핑된 영역 상에 형성된 제 1 실리사이드 부분을 더 포함한다. 또한, 다이오드는 제 2 도핑된 영역 상에 형성된 제 2 실리사이드 부분을 더 포함한다. 또한, ESD 보호 회로는 다이오드들에 결합된 입력 컨택 및 다이오드들을 통해 입력 컨택에 결합된 보호 컴포넌트를 가진다.
다이오드를 제조하는 방법이 제공된다. 방법은 액티브 마스크에 의해 정의된 섈로우 트렌치 분리 영역들을 형성하는 단계들을 포함한다. 또한, 방법은 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입 마스크를 이용하여 포켓 주입을 차단하는 단계를 포함한다. 방법은 섈로우 트렌치 분리 영역들을 형성한 이후에, 제 1 주입 마스크에 의해 정의된 제 1 도핑된 영역을 주입하는 단계를 더 포함한다. 또한, 방법은 섈로우 트렌치 분리 영역들을 형성한 이후에, 제 2 주입 마스크에 의해 정의된 제 2 도핑된 영역을 주입하는 단계를 포함한다. 또한, 방법은 제 1 도핑된 영역 상에 제 1 실리사이드 부분을 증착하는 단계 및 제 2 도핑된 영역 상에 제 2 실리사이드 부분을 증착하기 위한 단계들을 포함한다.
도 1은 종래 기술에서의 종래의 정전기 방전(ESD) 보호 회로의 예이다.
도 2는 본 개시의 실시예가 유리하게 이용될 수 있는 예시적인 무선 통신 시스템을 도시하는 블록도이다.
도 3은 저농도로 도핑된 드레인(LDD) 주입들 및 포켓 주입들을 포함하는 예시적인 게이티드 다이오드이다.
도 4는 도 3의 게이티드 다이오드를 표현하기 위한 예시적인 개략적 심볼이다.
도 5a는 N+ P-웰(well) 게이티드 다이오드의 접합 캐패시턴스를 감소시키기 위해서 포켓 주입을 차단하는 예시적인 게이티드 다이오드이다.
도 5b는 P 웰 및 포켓 주입을 차단하는 예시적인 게이티드 다이오드이다.
도 6은 포켓 주입을 포함하는 예시적인 섈로우 트렌치 분리 다이오드이다.
도 7a는 접합 캐패시턴스를 감소시키기 위해서 포켓 주입을 차단하는 예시적인 섈로우 트렌치 분리(STI) 다이오드이다.
도 7b는 P 웰 및 포켓 주입을 차단하는 예시적인 섈로우 트렌치 분리(STI) 다이오드이다.
도 8은 적어도 하나의 LDD 주입을 차단하는 적어도 하나의 게이티드 다이오드를 가지는 보호 회로를 포함하는 예시적인 라디오 주파수(RF) 트랜시버이다.
도 9는 적어도 하나의 LDD 주입이 차단된 게이티드 다이오드들을 이용하는 ESD 보호 회로에 의해 보호되는 예시적인 저잡음 증폭기이다.
도 10은 본 개시의 일 양상에 따라 다이오드들을 제조하기 위한 예시적인 방법을 설명한다.
이제, 도시한 도면들을 참조하면, 본 개시의 몇몇 예시적인 실시예들이 설명된다. "예시적인"이라는 용어는 본 명세서에서 "예, 예시 또는 예증으로서 제공되는"의 의미로 사용된다. "예시적인" 것으로서 본 명세서에 설명되는 임의의 실시예는 반드시 다른 실시예들보다 선호되거나 또는 유리한 것으로 해석되는 것은 아니다.
상세한 설명에서 개시되는 양상들은 게이티드 다이오드들 및 섈로우 트렌치 분리(STI) 다이오드들을 포함하는 다이오드들의 예들, 이 다이오드들을 제조하는 예시적인 방법들 및 관련 회로들 및 방법들을 포함한다. 다이오드 예들은 모두 적어도 하나의 할로(halo) 또는 영역 캐패시턴스를 감소시키기 위해서 포켓 주입이 차단된다. 또한, 이들은 적어도 하나의 저농도로 도핑된 드레인(LDD) 주입이 차단되는 것을 특징으로 할 수 있다. 이 방식으로, 다이오드들은 캐패시턴스에 민감한 성능을 가지지만, 또한 게이티드 또는 STI 다이오드의 성능 특성들을 추구하는 회로들 및 다른 회로 애플리케이션들에서 이용될 수 있다. 게이티드 다이오드의 이점들은 빠른 턴-온 시간들 및 높은 컨덕턴스를 포함하지만, 이들에 한정되는 것은 아니다. STI 다이오드의 이점들은 RF 컴포넌트들의 결과적인 증가된 민감도 및 감소된 캐패시턴스를 포함하지만, 이들에 한정되는 것은 아니다.
원하지 않는 영역들 내로 확산하는 전기장으로부터 보호하기 위해서 LDD 주입들 및 포켓 주입들(또한 할로 주입들이라 칭해짐)이 트랜지스터들 및 다이오드들에서 사용된다. 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)들에서, LDD 주입들은 동작 전압 및 장기 신뢰성을 증가시키기 위해서 포함된다. 구체적으로, 게이트 산화물로의 열 전자 인젝션(hot electron injection)을 감소시키기 위해서 드레인에서의 전기장을 감소시키는데 LDD 주입들이 사용된다. 드레인의 정전기적 크로스 섹션을 감소시키는데 할로 또는 포켓 주입이 사용되어서, 드레인과 소스 사이의 정전기적 결합이 작다. 그렇지 않으면, 정전기적 드레인 대 소스 결합 필드는 MOSFET의 게이트 대 소스 전위가 오프 상태일 때 드레인 유기 배리어 감소(DIBL: drain induced barrier lowering)을 통해 누설 전류를 증가시킬 것이다. MOSFET들이 양방향일 수 있기 때문에 그리고 프로세스 제약들로 인하여, LDD 및 할로 주입들이 MOSFET 게이트의 양 측들에 인가된다. 따라서, MOSFET에 N-타입 및 P-타입 할로 주입들을 제공함으로써, 훨씬 더 작은 정전기적 크로스 섹션이 존재하여서, 소스 또는 드레인 단자에서의 전기장은 확산되며, 낮은 누설 전류를 MOSFET에 제공할 만큼 강렬하지 않다. 또한, LDD 주입의 인가를 통해 드레인에서의 필드 감소는 열 전자 신뢰성을 향상시킨다.
MOSFET들의 맥락에서, LDD 주입들은 잠재적 열 전자 문제들을 다루고, 포켓 주입들은 DIBL(drain induced barrier lowering)을 감소시킨다. 일부 MOSFET들에서, LDD 주입 및 포켓 주입이 차단되어서, LDD 주입 또는 포켓 주입이 없는 MOSFET를 초래한다. 이러한 MOSFET는 트랜지스터의 채널에서의 도펀트 변동(fluctuation)의 감소를 가지는 트랜지스터를 초래할 수 있고, 이에 의해 트랜지스터 미스매치를 감소시킨다. 또한, 이러한 MOSFET는 유실한 LDD 및 포켓 주입들에 의해 다루어졌을 것인 열 전자 및 DIBL 문제들을 보상하기 위해서 더 긴 채널 길이를 이용할 수 있다.
본 개시의 발견들 이전에, 포켓 주입의 차단은 MOSFET에 한정된 기법이었다. 다이오드에의 포켓 주입을 차단하기 위한 동기가 존재하지 않았다. 다이오드들은 트랜지스터 미스매치의 문제를 겪지 않고, 다이오드에 대한 도펀트 변동을 감소시킬 필요가 없다. 다이오드들은 상이한 목적들을 위해서 사용되고, 당업자는 다이오드들에의 포켓 주입들을 차단할 어떤 이유도 없다.
본 명세서에서 개시되는 양상들에서, 다이오드들은 웰 영역을 가지는 반도체 기판을 포함한다. 웰 영역은 불순물을 가지는 반도체 재료를 포함한다. 불순물들은 P-도핑된 불순물 또는 N-도핑된 불순물을 포함한다. 절연 층이 웰 영역 상에 제공된다. 전극은 절연 층 위에 형성된다. 애노드 영역 및 캐소드 영역은 게이트 전극의 반대 측들 상의 웰 영역에 주입된다. 다이오드 설계에 따라, 애노드 영역 또는 캐소드 영역은 P-N 접합을 형성하기 위해서 웰 영역으로부터의 반대 극성의 불순물을 가진다. 일례에서, N-웰 영역 내에 포함된 다이오드의 경우, 애노드 영역은 애노드와 웰 영역 사이의 P-N 접합을 형성하기 위해서 N-웰 영역으로부터의 반대 극성 불순물의 불순물을 가진다. 다른 예에서, P-웰 영역 내에 포함된 다이오드의 경우, 캐소드 영역은 캐소드와 웰 영역 사이의 P-N 접합을 형성하기 위해서 P-웰 영역으로부터의 반대 극성 불순물의 불순물을 가진다. 웰 영역들은 애노드 영역, 캐소드 영역 또는 애노드 및 캐소드 영역들 둘 다 중 어느 하나 사이에서 차단된 적어도 하나의 LDD 주입 및 포켓 주입을 가진다.
도 3은 LDD 주입 및 포켓 주입을 가지는 종래의 게이티드 다이오드(300)를 도시한다. P+ 주입(310)이 P 웰(332) 또는 P 기판(334)에 배치되기 때문에, 이 경우에서는 PFET들과 연관된 포켓 주입이 제공되지 않는다. LDD 주입(322)은 게이트 아래로의 연장에 의해, N+ 주입인 CgNLDD 또는 캐소드(312)의 캐패시턴스에 부가된다. 또한, P 포켓 주입(324)은 LDD 에지 및 N+ 에지를 따라 P 도핑을 증가시킴으로써 P웰 캐패시턴스에 대한 캐소드에 부가된다. 도시된 바와 같이 포켓 주입(324)이 N+ 주입 아래로 연장되는 경우, N+P웰 접합의 영역 접합 캐패시턴스(Cjnp)가 또한 증가된다.
종래의 게이티드 다이오드(300)의 추가 양상들이 아래에서 논의된다. 게이티드 다이오드(300)는 빠른 턴-온 시간들(예를 들어, 약 일백(100) 피코초 또는 그 미만) 뿐만 아니라 우수한 순방향 바이어스 컨덕턴스(예를 들어, 스트라이프 길이의 30 mS/㎛)를 보여준다. 도시된 바와 같이, 게이티드 다이오드(300)는 게이티드 다이오드(300)를 형성하기 위해서 다른 재료들의 증착을 위한 베이스 반도체 기판(340)을 포함한다. 실리콘 웨이퍼들이 비교적 비싸지 않기 때문에, 반도체 기판(340)은 실리콘(Si) 웨이퍼로부터 형성될 수 있다. 대안적으로, 반도체 기판(340)은 원하는 임의의 다른 반도체 재료로부터 형성될 수 있다. 도시된 반도체 기판(340)은 P-타입 기판(334)에 채널을 형성하는 P-웰 반도체 재료(332)를 가지는 N-타입 게이티드 다이오드이다. 그러나, 반도체 기판(340)은 또한 N-타입 게이티드 다이오드와 상보적인 동작들 및 전압들을 가지는 P-타입 기판에 형성된 N-웰 반도체 재료를 가지는 P-타입 게이티드 다이오드일 수 있다. 다른 변형들은 P-타입 기판(334)으로 주입된 딥(deep) N-웰에 의해 둘러싸인 도 3의 다이오드 구조를 포함할 수 있다.
몇몇 반도체 서브-영역들은 게이티드 다이오드(300)의 액티브 디바이스 영역을 형성하기 위해서 맞춤화된 P-웰 반도체 재료(332)에 제공된다. 서브-영역들은 N+ 도핑된 영역(312), N-타입 LDD 주입(322), P+ 도핑된 영역(310) 및 P-타입 LDD 주입(326) 및 N 타입 할로 주입(328)을 포함한다. N+ 도핑된 영역(312)은 캐소드 영역을 형성하고, P+ 도핑된 영역(310)은 애노드 영역을 형성한다. 이 심볼들은 P-웰 반도체 재료(332)로 도입된 상대적 불순물들의 타입 및 양을 표시한다. 게이티드 다이오드(300)는 또한 절연 층(318)에 의해 P-웰 반도체 재료(332)로부터 분리된 게이트(316)를 포함한다. 절연 층(318)은 다른 절연 재료들이 가능하지만 흔히 산화물 층으로 지칭된다. 층(318)은 원하는 임의의 두께를 가질 수 있지만, 전형적으로 매우 얇고, 예로서 대략 12 옹스트롬(Å)과 80 Å 사이의 두께를 가질 수 있다. 게이트(316)는 종래의 전도 재료로부터 형성될 수 있지만, 잘 알려져 있는 바와 같이, 이 예에서 다결정 실리콘("폴리실리콘")의 형태로 제공된다. 실리사이드(314)는 N+ 주입(312) 및 P+ 주입(310) 위에 그리고 게이트(316) 위에 형성된다.
제조 동안, LDD 차단들은 하나의 극성 주입(polarity implant) 측 상에의 LDD 주입을 차단하는데 사용되면서, 다른 측 상에 LDD를 놓아둔다. 예를 들어, N-타입 LDD 주입(예를 들어, 322)을 제조할 때, LDD 차단이 P 측 상에서 사용되어 N-타입 LDD 주입이 그 측 상에 배치되는 것을 방지한다. 유사하게, P-타입 LDD 주입(예를 들어, 326)을 제조할 때, LDD 차단이 N 측 상에서 사용되어 P-타입 LDD 주입이 그 측 상에 배치되는 것을 방지한다.
스페이서 영역들(320A, 320B)은 또한, 이후에 에칭되었던 게이티드 다이오드(300) 위에 배치된 남은 잔여 절연 재료의 결과로서 게이트(316)의 각각의 측 상에 제공된다. 스페이서 영역들(320A, 320B)은 N-타입 및 P-타입 주입들(312, 310)이 스페이서 형성 이후에 P-웰 반도체 재료(332)에 형성되게 한다. N-타입 및 P-타입 LDD 주입들(322, 326) 및 포켓 주입(324)은 스페이서 증착 이전에 형성된다.
따라서, 요약하면, 게이티드 다이오드(300)는 도 4에 도시된 바와 같은 3-단자 디바이스이다. 3개의 단자들은 캐소드 단자(402), 애노드 단자(404) 및 게이트 단자(406)이다. P-N 접합은 P-웰 반도체 재료(332)와 N+ 도핑된 영역(312) 사이에 존재한다. 전류는, 애노드 단자(402)와 캐소드 단자(404) 사이에 포지티브 전압 차가 존재할 때, P+ 도핑된 영역(310)에 결합된 애노드 단자(402)로부터 N+ 도핑된 영역(312)에 결합된 캐소드 단자(404)로 상대적으로 용이하게 흐를 수 있다. 게이트 단자(406)는 확산 영역 극성이 동일한 웰 영역 극성인 단자에 부착된다. 도 3의 경우, 애노드 단자(402)가 P-웰 반도체 재료(332)와 동일한 극성을 가진 P+ 도핑된 영역(310)에 결합되기 때문에, 게이트 단자(406)는 애노드 단자(402)에 결합될 것이다. 결합 배열은 캐소드 단자(404) 상에서의 캐패시티브 로딩을 감소시키는데, 이 극성 다이오드의 경우, 캐소드 단자(404)는 입력/출력(I/O) 패드에 결합될 수 있는 한편, 애노드는 제 2 전압 레일 또는 그라운드에 결합된다. 게이트는 보호 엘리먼트로서 다이오드의 동작에서 어떠한 전기적 목적도 가지지 않으며, 개재 STI 영역 없이 N+ 도핑된 영역(312) 및 P+ 도핑된 영역(310)을 분리하기 위한 제조 수단(fabrication vehicle)으로서 사용된다.
게이티드 다이오드(300)는 게이티드 다이오드(300)에 대한 총 캐패시턴스를 생성하기 위해서 함께 모두 부가하는 기생 캐패시턴스들의 몇몇 소스들을 가진다. 앞서 기술된 바와 같이, 도 3의 다이오드 극성의 경우, I/O에 결합된 노드는 애노드 단자(402)에 결합된 전원 공급기(power supply)에 대하여 가능한 한 작은 캐패시턴스를 가져야 하는 캐소드 단자(404)이다. 공통 구성에 있어서, 게이트 단자(406)는 애노드 단자(402)에 연결된다. 신호 패드에 결합된 캐소드 단자(404)의 경우, N-타입 LDD 주입(322)을 오버랩하는 게이트 전극(316)에 의해 야기되는 주변 캐패시턴스(이하, "게이트 캐패시턴스")에 기인하여 제 1 기생 캐패시턴스가 존재한다. 이 재료들 사이의 절연 층(318)은 평행 플레이트 캐패시턴스를 형성하기 위해서 유전체로서 기능한다. 예를 들어, 기생 캐패시턴스 컴포넌트는, 도 3에서 CgNLDD로 라벨링된, 절연 층(318)을 오버랩하는 N-타입 LDD 주입(322)과 게이트 전극(316) 사이에 절연 층(318)에 걸쳐 제공된다. 또한, 기생 캐패시턴스는, CgPLDD로 라벨링된, 절연 층(318)을 오버랩하는 P-타입 LDD 주입(326)과 게이트 전극(316) 사이에 유사하게 형성될 수 있다. 캐패시턴스는 절연 층(318)의 폭에 반비례하게 증가한다. STI 다이오드가 어떠한 게이트 전극도 가지지 않기 때문에, 게이티드 다이오드(300)의 캐소드는 STI 다이오드보다 더 큰 기생 캐패시턴스를 가진다. 더 높은 주변 캐패시턴스는 게이티드 다이오드(300)가 ESD 보호 회로에서 이용될 때 보호 회로의 성능에 악영향을 미칠 수 있는 더 높은 전체 캐패시턴스와 동일하다.
다른 기생 캐패시턴스는 Cjnp로 라벨링된 할로 주입 반도체 재료(324) 사이의 N-타입 LDD 주입(322)의 측벽 사이에 형성된다. 절연 층(318)과 N-타입 LDD 주입(322) 사이의 할로 반도체 재료(324)의 도핑의 더 높은 농도는 또한, 이 기생 캐패시턴스의 증가에 기여한다. 이 팩터들 모두는 게이티드 다이오드(300)의 캐소드의 기생 캐패시턴스의 전반적 증가에 기여한다.
미국 특허 출원 제12/403,418호의 출원 이후 발견된 바와 같이, 특정 제조 경우들에서, LDD 주입의 차단은 또한, LDD 주입과 같이 포켓 주입을 차단하고, 포켓 주입은 동일한 마스킹 단계의 일부로서 인스톨된다. 따라서, 포켓 주입의 차단 시에, 차단된 측 상의 LDD 주입은 동시에 차단될 수 있다. 차단은 포켓 주입이 게이티드 다이오드(300)와 같은 다이오드의 형성에서 빠진다는 것을 의미한다. 이것은 도 5a에 예로서 도시된다. 도 5a에 예시적인 게이티드 다이오드(301)가 도시된다. 따라서, N-타입 LDD 주입(322) 및 P-타입 포켓 주입(324)이 도 5a의 게이티드 다이오드(301)에서 차단되는 것을 제외하고, 게이티드 다이오드(301)는 도 3의 게이티드 다이오드(300)의 동일한 특성들을 가진다. 게이티드 다이오드(301)는 반도체 다이를 포함하는 반도체 패키지에 제공되고, 이는 인쇄 회로 기판(PCB) 상에 실장될 수 있다. N 웰(도면들에 도시되지 않음)이 또한 포함될 수 있다. 일 양상에서, 도 5b에 도시된 바와 같이, 게이티드 다이오드의 P 웰(332)이 또한 차단될 수 있다. 이 양상에서, 다이오드는 기판(P Sub; 334)에 직접 형성된다. 이 방식으로 P 웰 주입을 제거하는 것은 P 기판이 P 웰보다 훨씬 저농도로 도핑된 것과 같이 다이오드에서의 도핑을 감소시킬 수 있다.
특정 모델링에서, 접합 캐패시턴스가 포켓 주입들을 차단함으로써 다이오드들에 대하여 상당히 감소될 수 있다는 것이 발견되었다. 본 명세서에 개시되는 양상들에서, 다이오드(예를 들어, 게이티드 다이오드 또는 STI 다이오드)의 접합 캐패시턴스는 다이오드로부터의 포켓 주입을 차단함으로써 감소된다. 포켓 주입의 제거는 전도성 변조 또는 ESD 성능에 영향을 미치지 않아서, 이러한 감소된 캐패시턴스 다이오드들이 ESD 보호 회로에서의 사용에 바람직하도록 만든다. P+ 확산의 LDD 및 할로의 제거는 선택적이다. LDD 또는 할로 주입들이 P+ 확산 또는 주입에 존재하는지 또는 존재하지 않는지에 대하여 캐패시턴스 또는 ESD 전도에 어떠한 영향도 미치지 않는다.
포켓 주입의 제거는 다이오드들에 대한 예상치 못한 성능 이점들을 제공한다. 예를 들어, STI 다이오드의 경우, 포켓 주입의 제거는 대략 30%만큼 영역 캐패시턴스를 감소시키고, 대략 25%만큼 총 캐패시턴스를 감소시킬 수 있다. 포켓 주입의 제거는 ESD 전류들의 높은 인젝션 범위에서 STI 다이오드에 대하여 부정적 영향을 미치지 않는다. ESD 모드의 다이오드의 온-저항과 그 로드 캐패시턴스의 곱의 성능 메트릭을 사용하면, 포켓 주입들이 차단된 게이티드 다이오드는 표준 STI 다이오드보다 2배 가까이 더 양호하게 수행한다. 포켓 주입들이 차단된 STI 다이오드들은 또한, 표준 STI 다이오드들보다 더 양호하게 수행한다.
차단된 포켓 주입에 기인하여, 게이티드 다이오드(301)에서, LDD-게이트 오버랩 캐패시턴스는 0에 근접하고, LDD-포켓 캐패시턴스는 제거된다. 추가로, N+ 주입 하에 실행되는 포켓 주입의 접합 캐패시턴스 컴포넌트가 또한 효과적으로 제거된다. 따라서, 캐소드 대 게이트 캐패시턴스, 캐소드 측벽 접합 캐패시턴스 및 캐소드 영역 접합 캐패시턴스가 모두 상당히 감소된다. 표준 게이티드 다이오드(300) 및 개선된 다이오드(301) 둘 다로부터의 송신 라인 펄스(TLP: Transmission Line Pulse) 데이터는 생략된 LDD 및 포켓 주입들이 높은 펄스 전류 성능에 현저한 영향을 미치지 않는다는 것을 보여준다.
논의된 바와 같이, P 포켓 주입의 제거는 또한 STI 다이오드의 영역 접합 캐패시턴스를 감소시킬 수 있다. 도 6은 포켓 주입(624)이 N+ 주입(612) 아래로 연장하는 STI 다이오드(600)의 단면을 도시한다. 실리사이드(614)는 N+ 주입(612) 및 P+ 주입(610) 위에 형성된다. N+ 주입(612) 아래의 P 포켓 주입(624)의 존재는 다이오드의 P 영역(610)의 도핑을 증가시키고, 이에 의해 영역 접합 캐패시턴스를 증가시킨다. 캐패시턴스의 측벽 컴포넌트는 STI 다이오드들과 연관된 두꺼운 유전체 분리 영역(650)에 기인하여 영역 컴포넌트에 비해 아주 작다.
도 7a는 차단된 포켓 주입에 기인하여 감소된 영역 캐패시턴스를 가지는 STI 다이오드의 일 양상을 도시한다. N 웰(도면들에 도시되지 않음)이 또한 포함될 수 있다. 다른 양상에서, 도 7b에 도시된 바와 같이, STI 다이오드의 P 웰(632)이 또한 차단될 수 있다. 이 양상에서, 다이오드는 기판(P Sub; 634)에 직접 형성된다. 이 방식으로 P 웰 주입을 제거하는 것은 P 기판이 P 웰보다 훨씬 저농도로 도핑되기 때문에, 다이오드에서의 도핑을 감소시킬 수 있다. STI 다이오드들은 LDD 주입들이 STI 다이오드들에 사용되지 않는다는 점에서 게이티드 다이오드들과 다르며, 따라서, 별개의 차단이 STI 다이오드에서 포켓 주입을 차단하는데 사용되는 반면, 게이티드 다이오드의 경우에는 동일한 층이 LDD 주입 및 포켓 주입을 차단하는데 사용될 수 있다. 그럼에도 불구하고, 다른 다이오드들에의 LDD 주입들을 차단하는데 사용되는 층은 또한 STI 다이오드의 제조 동안 포켓 주입을 형성으로부터 차단하는데 사용될 수 있다.
다이오드로부터의 포켓 주입의 차단은 접합 캐패시턴스를 감소시킨다. 포켓 주입이 차단된 게이티드 다이오드의 경우, 두 측벽 및 영역 접합 캐패시턴스들은 차단된 포켓 주입 및 LDD 주입에 기인하여 감소된다. 측벽이 절연체인 STI 다이오드의 경우, 포켓 주입의 차단은 영역 캐패시턴스를 감소시킨다. 포켓 주입의 제거는 ESD 성능에 어떠한 영향도 미치지 않는다.
위에서 논의된 게이티드 다이오드(301) 또는 STI 다이오드(601)와 같은 포켓 주입이 차단된 다이오드는 임의의 회로, 집적 회로 또는 회로 애플리케이션에 포함될 수 있다. 일례는 정전기 방전(ESD) 보호 회로를 포함한다. ESD 보호 회로는 도 1에 도시된 ESD 보호 회로(18)와 같이 구성될 수 있고, 여기서, 종래의 ESD 서지 다이오드들(20, 22) 중 하나 또는 둘 이상은 차단된 LDD 주입 및 포켓 주입이 차단된 하나 또는 둘 이상의 게이티드 다이오드들로 대체된다. ESD 보호 회로에서 적어도 하나의 LDD 주입이 차단된 하나 또는 둘 이상의 게이티드 다이오드들을 이용하는 것은 게이티드 다이오드의 높은 컨덕턴스 특성들의 결과로서 과도한 전류의 션트 뿐만 아니라 게이티드 다이오드의 빠른 턴-온 시간에 기인하여 전압 클램핑 시간을 늘린다. 또한, 적어도 하나의 LDD 주입이 차단된 하나 또는 둘 이상의 게이티드 다이오드들의 사용은 ESD 보호 회로의 로드 캐패시턴스를 감소시킨다. 이것은 ESD 보호 회로가 게이티드 다이오드들의 ESD 특성들을 여전히 달성하면서 성능이 로드 캐패시턴스에 민감한 회로들을 보호하는데 이용되게 할 수 있다. 로드 캐패시턴스의 감소는 원하는 성능, 속도 및/또는 민감도로를 포함하여 적절히 동작하는 보호 회로에 중요할 수 있다.
적어도 하나의 LDD 주입이 차단된 게이티드 다이오드는 임의의 디바이스 또는 회로에서 사용될 수 있고, 특히, 성능이 로드 캐패시턴스에 민감할 수 있는 회로들에 사용될 수 있다. 이러한 디바이스들 및 회로들의 예들은 저잡음 증폭기(LNA)들을 포함하는(그러나, 이들에 한정되는 것은 아님) 고속 차동 입력/출력 회로들 및 라디오 주파수(RF) 회로들을 포함한다. 도 8은 저잡음 증폭기(LNA)를 보호하기 위해서 포켓 주입이 차단된 하나 또는 둘 이상의 다이오드들을 이용하는 보호 회로를 제공하기 위한 하나의 가능한 디바이스 및/또는 집적 회로로서 트랜시버(70)를 도시한다. 보호 회로에서 이용되는 다이오드 또는 다이오드들은 앞서 설명된 게이티드 다이오드(301) 또는 STI 다이오드(601) 중 하나 또는 둘 이상일 수 있다. 트랜시버(70)는 SOI(semiconductor-on-insulator) 및/또는 SOC 기술에서 구현될 수 있다. 트랜시버(70)는 예들로서, 모바일 전화 또는 단자, 개인용 디지털 보조기(PDA), 무선 로컬 영역 네트워크(LAN) 또는 다른 유사한 무선 통신 디바이스(들)를 포함하는 임의의 디바이스에서 이용될 수 있다.
도 8에 도시된 바와 같이, 트랜시버(70)는 수신기 프론트 엔드(72), 라디오 주파수(RF) 송신기(74), 안테나(76), 스위치(78) 및 프로세서(80)를 포함할 수 있다. 수신기 프론트 엔드(72)는 하나 또는 둘 이상의 원격 송신기들(미도시)로부터 라디오 주파수 신호들을 포함하는 정보를 수신한다. 저잡음 증폭기(LNA)(82)는 안테나(76)에 의해 수신된 인입 신호를 증폭한다. 보호 회로(84)는 ESD 서지들을 포함하는 서지들로부터 LNA(82) 및 다운스트림 회로를 보호하기 위해서 수신기 프론트 엔드(72)에 부가된다. 그러나, 로드 캐패시턴스를 LNA(82)에 부가하는 것은 그 민감도를 감소시킬 수 있다. 이 점에서, 보호 회로(84)는 적어도 하나의 LDD 주입이 차단된 적어도 하나의 게이티드 다이오드를 포함할 수 있다. 이 방식으로, 보호 회로(84)로부터 부가된 로드 캐패시턴스는 보호 회로(84)에서 게이티드 다이오드의 사용을 통해 우수한 턴-온 시간 및 높은 컨덕턴스 핸들링 능력을 여전히 제공하면서 감소된다. ESD 보호 회로(84)에서 이용되는 다이오드 또는 다이오드들은 앞서 설명된 게이티드 다이오드들(301) 또는 STI 다이오드들(601) 중 하나 또는 둘 이상일 수 있다. 또한, 보호 회로(84)는 ESD 보호 회로일 수 있고, 도 1에 도시된 ESD 보호 배열 및 ESD 보호 회로(18) 또는 원하는 임의의 다른 배열 또는 회로와 같이 구성될 수 있다. 예를 들어, 게이티드 다이오드는 결과로서 생성된 과도한 전류를 션트하도록 과도한 포지티브 전압, 과도한 네거티브 전압 또는 이 둘 다를 클램핑하기 위해서 제공될 수 있다.
LNA(82)를 떠나는 증폭된 신호는 RF 서브시스템(86)에 제공될 수 있고, 여기서 그것은 이후에 아날로그-대-디지털(A/D) 컨버터(88)를 사용하여 디지털화될 수 있다. 여기서부터, 디지털화된 신호는 주문형 집적 회로(ASIC) 또는 다른 프로세서(80)에 제공되어 애플리케이션에 따라 프로세싱될 수 있다. 예를 들어, ASIC 또는 프로세서(80)는 디지털화된 수신된 신호를 프로세싱하여 수신된 신호에서 전달된 정보 또는 데이터 비트들을 추출할 수 있다. 이 프로세싱은 복조, 디코딩 및 에러 정정 동작들을 포함할 수 있다. ASIC 또는 프로세서(80)는 하나 또는 둘 이상의 디지털 신호 프로세서(DSP)들에서 구현될 수 있다.
송신 측 상에서, ASIC 또는 프로세서(80)는 수신된 신호의 결과로서 생성된 디지털화된 데이터를 수신할 수 있고, ASIC 또는 프로세서(80)는 송신을 위해서 이를 인코딩한다. 데이터를 인코딩한 이후에, ASIC 또는 프로세서(80)는 인코딩된 데이터를 RF 송신기(74)로 출력한다. 변조기(90)는 ASIC 또는 프로세서(80)로부터 데이터를 수신하고, 이 실시예에서, 하나 또는 둘 이상의 변조 방식들에 따라 동작하여 변조된 신호를 전력 증폭기 회로(92)에 제공한다. 전력 증폭기 회로(92)는 변조기(90)로부터의 변조된 신호를 안테나(76)로부터의 송신에 적절한 레벨로 증폭한다.
도 9는 도 8의 트랜시버(70)의 보호 회로(84)로서 이용될 수 있는 게이티드 다이오드들을 이용하는 예시적인 ESD 보호 회로를 도시한다. 도 9는 LNA(82)의 입력을 보호하도록 구성되는 보호 회로(84)를 도시한다. 도시된 바와 같이, 보호 회로(84)는 본딩 패드(96)에 결합된 2개의 게이티드(또는 STI) 다이오드들(93, 94) 및 Vdd(100) 및 Vss(102)에 결합된 과도 클램프(transient clamp)(98)를 포함한다. 게이티드 다이오드들(93, 94) 각각에서는 포켓 주입이 차단되고, 게이티드 다이오드들(93, 94) 각각은 위에서 논의된 예시적인 게이티드 다이오드(301)에 따라 제공될 수 있다. 보호된 LNA(82)는 얇은 산화물 증폭 N-채널 전계 효과 트랜지스터(NFET)(104) 및 Vss(102)와 NFET(104)의 소스(S) 사이의 소스 디제너레이션 인덕터(source degeneration inductor)(106)를 포함한다. 포지티브 전류가 CDM 이벤트 동안 Vss(102)에 대하여 본딩 패드(96)로 인젝션되면, 전류는 본딩 패드(96)로부터 게이티드 다이오드(93)를 통해 Vdd(100)로 흐르고, 이후, Vdd(100)로부터 과도 클램프(98)를 통해 Vss(102)로 흐를 것이다. 과도 클램프(98)는 Vdd (100)로부터 Vss(102)로 결합된 NFET(108), 레지스터 캐패시터(RC) 과도 검출기(transient detector) 또는 RC 회로(110) 및 RC 과도 검출기(110)와 NFET(108) 사이의 버퍼로서 동작하는 인버터(112)를 포함한다. 고속 과도 전압(transient voltage)이 Vdd(100)로부터 Vss(102)로 발생하는 동안, RC 과도 검출기(110)는 NFET(108)를 턴온하고, 이에 의해 NFET(108)가 작은 전압 드롭으로 큰 전류를 션트하게 한다. 정상 동작 동안, NFET(108)는 RC 과도 검출기(110)에 의해 바이어싱 오프(biased off)된다.
예로서, 본딩 패드(96)와 Vss(102) 사이의 전압 드롭은 CDM 펄스 폭에 거의 대응하는 1 나노초(ns)의 펄스 폭에 대한 게이트 산화물 파열 전압(rupture voltage) 미만으로 NFET(104)에 걸리는 게이트(G) 대 소스(S) 전압을 유지하는데 충분히 낮아야 한다. 20 Å의 두꺼운 산화물의 경우, NFET(104)의 게이트(G) 대 소스(S) 파열 전압은 1 ns 펄스당 대략 6.9V이다. 소스 디제너레이션 인덕터(106)는 NFET(104)에 걸리는 게이트(G) 대 소스(S) 전압 드롭에 작은 영향을 미친다. 따라서, 포지티브 패드 대 Vss(102) 전류의 경우, 게이티드 다이오드(93) 및 NFET(108)는 수 암페어의 CDM 전류 진폭들에 대하여 6.9 V 미만의 누적 전압 드롭을 가진다.
도 10은 본 개시의 일 양상에 따라 다이오드들을 제조하는 방법을 도시한다. 블록(1000)에 도시된 바와 같이, 액티브 마스크에 의해 정의된 섈로우 트렌치 분리(STI) 영역들이 형성된다. 블록(1002)에 도시된 바와 같이, 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입 마스크를 이용하여 포켓 주입이 차단된다. STI 영역들을 형성한 이후에, 블록(1004)에 도시된 바와 같이, 제 1 주입 마스크에 의해 정의된 제 1 도핑된 영역이 주입된다. STI 영역들을 형성한 이후에, 블록(1006)에 도시된 바와 같이, 제 2 주입 마스크에 의해 정의된 제 2 도핑된 영역이 주입된다. 블록(1008)에 도시된 바와 같이, 제 1 실리사이드 부분은 제 1 도핑된 영역 상에 증착된다. 블록(1010)에 도시된 바와 같이, 제 2 실리사이드 부분은 제 2 도핑된 영역 상에 증착된다.
장치는 기판에서 다이오드를 구성하기 위한 수단 및 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입 마스크를 이용하여 포켓 주입을 차단하기 위한 수단을 가질 수 있다. 또한, 장치는 기판에 웰 주입을 형성하기 위한 수단을 가질 수 있다. 또한, 장치는 다이오드에 대한 게이트를 형성하기 위한 수단을 가질 수 있고, 여기서, 다이오드는 게이티드 다이오드이다.
위의 다이오드 구조들에 대하여 다양한 변경들이 이루어질 수 있다. 특히, 위의 교시들은 위의 설명들 및 도면들 모두에 대하여 N으로부터 P로 그리고 P로부터 N으로의 주입 극성들을 변화시킴으로써 N웰에서의 P+ 다이오드들에 적용될 수 있다. 또한, 사용되는 다양한 층들 및 에칭들의 조합에 따라, 특정 층들이 배치 또는 증착되는 순서가 달라질 수 있다. 또한, 위의 실시예들에서 게이티드 또는 STI 다이오드에 이 층들을 형성하는 재료들 및 층들의 순서가 오로지 예시일 뿐이라는 것이 인지될 것이다. 더욱이, 일부 실시예들에서, 다른 층들(미도시)은 다이오드 디바이스의 일부분들을 형성하기 위해서 또는 기판 상에 다른 구조들을 형성하기 위해서 배치 또는 증착 및 프로세싱될 수 있다. 다른 실시예들에서, 이 층들은 당업자에게 알려져 있을 것과 같이, 대안적 증착, 패터닝 및 에칭 재료들 및 프로세스들을 사용하여 형성될 수 있거나, 상이한 순서로 배치 또는 증착될 수 있거나 또는 상이한 재료들로 구성될 수 있다.
본 명세서에 개시되는 실시예들에 따른 다이오드 또는 집적 회로는 전자 디바이스를 포함하는 임의의 다른 디바이스에 그리고/또는 반도체 다이에 포함 또는 통합될 수 있다. 이러한 디바이스들의 예들은 제한 없이, 셋탑 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 개인용 디지털 보조기(PDA), 고정 위치 데이터 유닛, 모바일 위치 데이터 유닛, 모바일 전화, 셀룰러 전화, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 비디오 플레이어, 디지털 비디오 플레이어, 디지털 비디오 디스크(disc)(DVD) 플레이어 및 휴대용 디지털 비디오 플레이어를 포함한다.
도 2는 본 개시의 실시예가 유리하게 이용될 수 있는 예시적인 무선 통신 시스템(200)을 도시하는 블록도이다. 예시를 목적들로, 도 2는 3개의 원격 유닛들(220, 230, 및 250) 및 2개의 기지국들(240)을 도시한다. 무선 통신 시스템들은 훨씬 더 많은 원격 유닛들 및 기지국들을 가질 수 있다는 것이 인지될 것이다. 원격 유닛들(220, 230 및 250)은 개시되는 다이오드를 포함하는 IC 디바이스들(225A, 225C 및 225B)을 포함한다. 기지국들, 스위칭 디바이스들 및 네트워크 장비와 같은 다른 디바이스들은 또한 개시되는 다이오드를 포함할 수 있다는 것이 인지될 것이다. 도 2는 기지국(240)으로부터 원격 유닛들(220, 230 및 250)로의 순방향 링크 신호들(280) 및 원격 유닛들(220, 230 및 250)로부터 기지국들(240)로의 역방향 링크 신호들(290)을 도시한다.
도 2에서, 원격 유닛(220)은 모바일 전화로서 도시되고, 원격 유닛(230)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(250)은 무선 로컬 루프 시스템에서 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 모바일 전화들, 핸드헬드 개인용 통신 시스템들(PCS) 유닛들, 개인용 데이터 보조기들과 같은 휴대용 데이터 유닛들, GPS 가능 디바이스들, 네비게이션 디바이스들, 셋탑 박스들, 뮤직 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 미터 판독 장비와 같은 고정 위치 데이터 유닛들 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스 또는 이들의 임의의 조합일 수 있다. 도 2는 본 개시의 교시들에 따른 원격 유닛들을 도시하지만, 본 개시는 이 예시적인 도시된 유닛들에 한정되는 것은 아니다. 본 개시의 실시예들은 다이오드를 포함하는 임의의 디바이스에서 적합하게 이용될 수 있다.
또한, 본 명세서에서의 예시적인 실시예들 중 임의의 것에서 설명되는 동작가능한 태스크들이 예들 및 논의를 제공하도록 설명된다는 점에 주목하여야 한다. 설명되는 동작들은 예시된 시퀀스들 외의 다수의 상이한 시퀀스들에서 수행될 수 있다. 또한, 단일의 동작가능한 태스크에서 설명되는 동작들은 다수의 상이한 태스크들에서 실제로 수행될 수 있다. 추가적으로, 예시적인 실시예들에서 논의되는 하나 또는 둘 이상의 동작가능한 태스크들이 결합될 수 있다. 또한, 당업자들은 정보 및 신호들이 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 것을 이해할 것이다. 예를 들어, 위의 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 자기 입자들, 광 필드들 또는 광 입자들, 또는 이들의 임의의 조합으로 표현될 수 있다.
본 개시의 이전의 설명은 임의의 당업자가 본 개시를 실시하거나 또는 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 변경들은 당업자들에게 용이하게 명백할 것이며, 본 명세서에 정의된 일반적인 원리들은 본 개시의 사상 또는 범위를 벗어나지 않으면서 다른 변화들에 적용될 수 있다. 따라서, 본 개시는 본 명세서에 설명되는 예들 및 설계들에 한정되는 것으로 의도되는 것이 아니라, 본 명세서에 개시되는 원리들 및 신규한 특징들과 일치하는 가장 넓은 범위를 따를 것이다.

Claims (23)

  1. 섈로우 트렌치 분리(STI: shallow trench isolation) 다이오드로서,
    기판;
    제 1 도펀트로 도핑된 제 1 도핑된 영역 ― 상기 제 1 도핑된 영역은 상기 기판 내에 위치되고, 상기 제 1 도핑된 영역은 영역 접합 캐패시턴스(area junction capacitance)를 감소시키기 위해서 포켓 주입(pocket implant)을 가지지 않음 ― ;
    상기 기판 내에 제 2 도펀트로 도핑된 제 2 도핑된 영역 ― 상기 제 2 도펀트는 상기 제 1 도펀트의 반대 극성을 가짐 ― ;
    상기 제 1 도핑된 영역 상에 형성된 제 1 실리사이드(silicide) 부분; 및
    상기 제 2 도핑된 영역 상에 형성된 제 2 실리사이드 부분을 포함하는,
    섈로우 트렌치 분리(STI) 다이오드.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역에 인접한 섈로우 트렌치 분리 층들을 더 포함하는,
    섈로우 트렌치 분리(STI) 다이오드.
  4. 제 1 항에 있어서,
    주입 차단(implant block)에 의해 정의된 웰 주입을 더 포함하고, 상기 웰 주입은 상기 기판 내에 위치되고, 상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역은 상기 웰 주입 내에 위치되는,
    섈로우 트렌치 분리(STI) 다이오드.
  5. 제 1 항에 있어서,
    상기 STI 다이오드는 모바일 전화, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및 고정된 위치 데이터 유닛 중 적어도 하나로 통합되는,
    섈로우 트렌치 분리(STI) 다이오드.
  6. 섈로우 트렌치 분리(STI) 다이오드를 제조하는 방법으로서,
    액티브 마스크에 의해 정의된 섈로우 트렌치 분리 영역들을 형성하는 단계;
    상기 STI 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입 마스크를 이용하여 포켓 주입을 차단하는 단계;
    상기 섈로우 트렌치 분리 영역들을 형성한 이후에, 제 1 주입 마스크에 의해 정의된 제 1 도핑된 영역을 주입하는 단계;
    상기 섈로우 트렌치 분리 영역들을 형성한 이후에, 제 2 주입 마스크에 의해 정의된 제 2 도핑된 영역을 주입하는 단계;
    상기 제 1 도핑된 영역 상에 제 1 실리사이드 부분을 증착하는 단계; 및
    상기 제 2 도핑된 영역 상에 제 2 실리사이드 부분을 증착하는 단계를 포함하는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하는 방법.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서,
    상기 포켓 주입 마스크를 이용하여 저농도로(lightly) 도핑된 드레인(LDD) 주입을 차단하는 단계를 더 포함하는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하는 방법.
  10. 제 6 항에 있어서,
    섈로우 트렌치 분리 영역들을 형성하기 이전에, 웰 주입을 형성하는 단계를 더 포함하는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하는 방법.
  11. 제 6 항에 있어서,
    상기 STI 다이오드를 모바일 전화, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및 고정된 위치 데이터 유닛 중 적어도 하나로 통합시키는 단계를 더 포함하는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하는 방법.
  12. 섈로우 트렌치 분리(STI) 다이오드를 제조하기 위한 장치로서,
    기판 내에 도핑된 영역들을 형성하기 위한 수단; 및
    상기 STI 다이오드에서의 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입을 차단하기 위한 수단을 포함하는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하기 위한 장치.
  13. 제 12 항에 있어서,
    상기 기판 내에 웰 주입을 형성하기 위한 수단을 더 포함하는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하기 위한 장치.
  14. 삭제
  15. 삭제
  16. 제 12 항에 있어서,
    상기 STI 다이오드는 모바일 전화, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및 고정된 위치 데이터 유닛 중 적어도 하나로 통합되는,
    섈로우 트렌치 분리(STI) 다이오드를 제조하기 위한 장치.
  17. 정전기 방전(ESD) 보호 집적 회로로서,
    복수의 섈로우 트렌치 분리(STI) 다이오드들;
    상기 STI 다이오드들에 결합된 입력 컨택; 및
    상기 STI 다이오드들을 통해 상기 입력 컨택에 결합된 보호 컴포넌트를 포함하고,
    각각의 STI 다이오드는,
    기판;
    제 1 도펀트로 도핑된 제 1 도핑된 영역 ― 상기 제 1 도핑된 영역은 상기 기판 내에 위치되고, 상기 제 1 도핑된 영역은 영역 접합 캐패시턴스를 감소시키기 위해서 포켓 주입을 가지지 않음 ― ;
    상기 기판 내에 제 2 도펀트로 도핑된 제 2 도핑된 영역 ― 상기 제 2 도펀트는 상기 제 1 도펀트의 반대 극성을 가짐 ― ;
    상기 제 1 도핑된 영역 상에 형성된 제 1 실리사이드 부분; 및
    상기 제 2 도핑된 영역 상에 형성된 제 2 실리사이드 부분을 포함하는,
    정전기 방전(ESD) 보호 집적 회로.
  18. 삭제
  19. 제 17 항에 있어서,
    상기 STI 다이오드는 상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역에 인접한 섈로우 트렌치 분리 층들을 더 포함하는,
    정전기 방전(ESD) 보호 집적 회로.
  20. 제 17 항에 있어서,
    상기 STI 다이오드는 주입 차단에 의해 정의된 웰 주입을 더 포함하고, 상기 웰 주입은 상기 기판 내에 위치되고, 상기 제 1 도핑된 영역 및 상기 제 2 도핑된 영역은 상기 웰 주입 내에 위치되는,
    정전기 방전(ESD) 보호 집적 회로.
  21. 제 17 항에 있어서,
    상기 ESD 보호 집적 회로는 모바일 전화, 셋탑 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 네비게이션 디바이스, 컴퓨터, 핸드헬드 개인용 통신 시스템(PCS) 유닛, 휴대용 데이터 유닛 및 고정된 위치 데이터 유닛 중 적어도 하나로 통합되는,
    정전기 방전(ESD) 보호 집적 회로.
  22. 삭제
  23. 삭제
KR1020137028754A 2011-03-30 2012-03-30 다이오드, 다이오드를 이용하는 회로 및 제조 방법들 KR101571280B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/075,701 2011-03-30
US13/075,701 US8665570B2 (en) 2009-03-13 2011-03-30 Diode having a pocket implant blocked and circuits and methods employing same
PCT/US2012/031597 WO2012135713A1 (en) 2011-03-30 2012-03-30 Diode, circuit employing the same and methods of manufacture

Publications (2)

Publication Number Publication Date
KR20140018961A KR20140018961A (ko) 2014-02-13
KR101571280B1 true KR101571280B1 (ko) 2015-11-24

Family

ID=46046298

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137028754A KR101571280B1 (ko) 2011-03-30 2012-03-30 다이오드, 다이오드를 이용하는 회로 및 제조 방법들

Country Status (7)

Country Link
US (1) US8665570B2 (ko)
EP (1) EP2691979A1 (ko)
JP (2) JP5917681B2 (ko)
KR (1) KR101571280B1 (ko)
CN (1) CN103430292B (ko)
TW (1) TWI474404B (ko)
WO (1) WO2012135713A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225481B2 (en) * 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
US8670376B2 (en) 2008-08-12 2014-03-11 Qualcomm Incorporated Multi-carrier grant design
US8531805B2 (en) * 2009-03-13 2013-09-10 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US9148232B2 (en) * 2010-12-27 2015-09-29 Hitachi, Ltd. Communications system
US8551841B2 (en) * 2012-01-06 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. IO ESD device and methods for forming the same
US9484338B2 (en) 2013-10-09 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Diode string implementation for electrostatic discharge protection
US9438033B2 (en) * 2013-11-19 2016-09-06 Analog Devices, Inc. Apparatus and method for protecting RF and microwave integrated circuits
EP3087611A4 (en) * 2013-12-26 2017-05-17 Intel Corporation Complementary tunneling fet devices and method for forming the same
KR102271167B1 (ko) 2014-09-23 2021-07-01 삼성디스플레이 주식회사 소스 드라이브 집적회로 및 그를 포함한 표시장치
US9337266B2 (en) 2014-09-30 2016-05-10 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
BE1025050B1 (fr) 2016-08-12 2018-10-12 Softkinetic Sensors Nv Démodulateur doté d’une photodiode pincée génératrice de porteurs et procédé de fonctionnement associé
WO2018029372A1 (en) * 2016-08-12 2018-02-15 Softkinetic Sensors N.V. A demodulator with a carrier generating pinned photodiode
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
CN108305830A (zh) * 2017-01-11 2018-07-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10439565B2 (en) * 2017-09-27 2019-10-08 Qualcomm Incorporated Low parasitic capacitance low noise amplifier
CN108519541A (zh) * 2018-04-23 2018-09-11 珠海深圳清华大学研究院创新中心 一种检测电路及检测设备
US10679991B2 (en) 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100232077A1 (en) * 2009-03-13 2010-09-16 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (ldd) implant blocked and circuits and methods employing same
WO2010115137A1 (en) 2009-04-02 2010-10-07 Qualcomm Incorporated Lateral diode and method of manufacturing the same

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691206B2 (ja) * 1984-12-28 1994-11-14 株式会社東芝 半導体装置
USH986H (en) * 1989-06-09 1991-11-05 International Business Machines Corporation Field effect-transistor with asymmetrical structure
US5159518A (en) * 1990-01-17 1992-10-27 Vlsi Technology, Inc. Input protection circuit for CMOS devices
JPH06350042A (ja) * 1993-06-08 1994-12-22 Sony Corp トランジスタの製造方法
US5629544A (en) * 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
US6429482B1 (en) * 2000-06-08 2002-08-06 International Business Machines Corporation Halo-free non-rectifying contact on chip with halo source/drain diffusion
US7352454B2 (en) 2000-11-09 2008-04-01 Canesta, Inc. Methods and devices for improved charge management for three-dimensional and color sensing
US6589823B1 (en) * 2001-02-22 2003-07-08 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI)electrostatic discharge (ESD) protection device with backside contact plug
US7589944B2 (en) 2001-03-16 2009-09-15 Sofics Bvba Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
TW519749B (en) 2002-01-23 2003-02-01 United Microelectronics Corp Gateless diode device of ESD protection circuit and its manufacturing method
KR100765123B1 (ko) 2002-02-16 2007-10-11 엘지전자 주식회사 Ｓｒｎｓ 재할당 방법
US6639284B1 (en) 2002-10-25 2003-10-28 Texas Instruments Incorporated Compensated-well electrostatic discharge protection structure
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
US6898060B2 (en) 2003-05-27 2005-05-24 Hewlett-Packard Development Company, L.P. Gated diode overvoltage protection
TWI220312B (en) 2003-07-16 2004-08-11 Mediatek Inc Electrostatic discharge protection circuit
US7112495B2 (en) 2003-08-15 2006-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method of a strained channel transistor and a second semiconductor component in an integrated circuit
US20050035410A1 (en) 2003-08-15 2005-02-17 Yee-Chia Yeo Semiconductor diode with reduced leakage
US7067883B2 (en) * 2003-10-31 2006-06-27 Lattice Semiconductor Corporation Lateral high-voltage junction device
US7580388B2 (en) 2004-06-01 2009-08-25 Lg Electronics Inc. Method and apparatus for providing enhanced messages on common control channel in wireless communication system
US7116594B2 (en) * 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
US8031583B2 (en) 2005-03-30 2011-10-04 Motorola Mobility, Inc. Method and apparatus for reducing round trip latency and overhead within a communication system
BRPI0612473A2 (pt) 2005-05-04 2010-11-23 Lg Electronics Inc método para transmitir informações de controle em um sistema de comunicação sem fio e método de atualização de janela de transmissão usando o mesmo
US8169953B2 (en) 2005-05-17 2012-05-01 Qualcomm Incorporated Method and apparatus for wireless multi-carrier communications
US8692324B2 (en) 2005-07-13 2014-04-08 Ciclon Semiconductor Device Corp. Semiconductor devices having charge balanced structure
US7535105B2 (en) 2005-08-02 2009-05-19 International Business Machines Corporation Inter-chip ESD protection structure for high speed and high frequency devices
US7889007B2 (en) 2005-08-02 2011-02-15 Qualcomm, Incorporated Differential amplifier with active post-distortion linearization
EP1946460B1 (en) 2005-10-31 2014-07-30 LG Electronics Inc. Data transfer management in a radio communications network
FR2903833A1 (fr) 2006-07-12 2008-01-18 France Telecom Procedes d'emission et de reception d'un signal multiporteuse mettant en oeuvre une estimation de canal, dispositifs et produits programme d'ordinateur correspondants.
US20080056390A1 (en) 2006-08-29 2008-03-06 Motorola, Inc. method and system for doppler estimation
BRPI0719267A2 (pt) 2006-10-03 2014-02-04 Qualcomm Inc Método e aparelho para tratar informações de capacidade de equipamento de usuário.
US7732877B2 (en) * 2007-04-02 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Gated diode with non-planar source region
KR101454482B1 (ko) 2007-05-17 2014-10-27 삼성전자주식회사 무선 통신 시스템에서 공통 제어 정보 송수신 시스템 및방법
US20090170269A1 (en) 2007-12-31 2009-07-02 Ranadeep Dutta High voltage mosfet devices containing tip compensation implant
US8233458B2 (en) 2008-01-07 2012-07-31 Lg Electronics Inc. Method of controlling transmission power in a wireless communication system
US8354710B2 (en) * 2008-08-08 2013-01-15 Infineon Technologies Ag Field-effect device and manufacturing method thereof
US9225481B2 (en) 2008-08-11 2015-12-29 Qualcomm Incorporated Downlink grants in a multicarrier wireless communication system
CN101355367B (zh) * 2008-09-19 2012-05-23 华为技术有限公司 干扰消除的方法和装置
US20100102390A1 (en) 2008-10-27 2010-04-29 National Semiconductor Corporation Gated diode with increased voltage tolerance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100232077A1 (en) * 2009-03-13 2010-09-16 Qualcomm Incorporated Gated diode having at least one lightly-doped drain (ldd) implant blocked and circuits and methods employing same
WO2010115137A1 (en) 2009-04-02 2010-10-07 Qualcomm Incorporated Lateral diode and method of manufacturing the same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Worley E R et al, "CDM effect on a 65nm SOC LNA", 3, oct, 2010, IEEE

Also Published As

Publication number Publication date
CN103430292A (zh) 2013-12-04
WO2012135713A1 (en) 2012-10-04
CN103430292B (zh) 2017-12-26
US20120074496A1 (en) 2012-03-29
JP2016129267A (ja) 2016-07-14
EP2691979A1 (en) 2014-02-05
KR20140018961A (ko) 2014-02-13
JP6285483B2 (ja) 2018-02-28
TWI474404B (zh) 2015-02-21
JP2014513417A (ja) 2014-05-29
US8665570B2 (en) 2014-03-04
TW201304013A (zh) 2013-01-16
JP5917681B2 (ja) 2016-05-18

Similar Documents

Publication Publication Date Title
KR101571280B1 (ko) 다이오드, 다이오드를 이용하는 회로 및 제조 방법들
US8531805B2 (en) Gated diode having at least one lightly-doped drain (LDD) implant blocked and circuits and methods employing same
US9831666B2 (en) Apparatus and methods for electrostatic discharge protection of radio frequency interfaces
US8093623B2 (en) Semiconductor integrated circuit
US9478608B2 (en) Apparatus and methods for transceiver interface overvoltage clamping
US10199482B2 (en) Apparatus for electrostatic discharge protection
US6624487B1 (en) Drain-extended MOS ESD protection structure
US7592673B2 (en) ESD protection circuit with isolated diode element and method thereof
US8854778B2 (en) ESD protection circuit
US6804095B2 (en) Drain-extended MOS ESD protection structure
WO2018212976A1 (en) Managed substrate effects for stabilized soi fets
US11552196B2 (en) Low noise amplifier transistors with decreased noise figure and leakage in silicon-on-insulator technology
US20110063765A1 (en) Mos device with substrate potential elevation for esd protection
US8742455B2 (en) Apparatus for electrostatic discharge protection
US7576961B2 (en) Electrostatic discharge protection circuit using triple welled silicon controlled rectifier
US20060125054A1 (en) Electrostatic discharge protection circuit using zener triggered silicon controlled rectifier
CN112335055A (zh) 绝缘体上半导体(soi)技术中的高压(hv)金属氧化物半导体场效应晶体管(mosfet)
US20060274464A1 (en) Electrostatic discharge protection circuit and semiconductor structure for electrostatic discharge
JP2003133434A (ja) 半導体集積回路
US20240063301A1 (en) Protective structure with depletion-mode and enhancement-mode transistors

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 5