JPH06350042A - トランジスタの製造方法 - Google Patents

トランジスタの製造方法

Info

Publication number
JPH06350042A
JPH06350042A JP5164254A JP16425493A JPH06350042A JP H06350042 A JPH06350042 A JP H06350042A JP 5164254 A JP5164254 A JP 5164254A JP 16425493 A JP16425493 A JP 16425493A JP H06350042 A JPH06350042 A JP H06350042A
Authority
JP
Japan
Prior art keywords
transistor
formation region
forming
conductivity type
ion implantation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5164254A
Other languages
English (en)
Inventor
Hideaki Kuroda
英明 黒田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP5164254A priority Critical patent/JPH06350042A/ja
Publication of JPH06350042A publication Critical patent/JPH06350042A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Abstract

(57)【要約】 【目的】 本発明は、ソース領域側にポケット拡散層を
形成することで、ドレイン領域端の濃度を高くすること
なくショートチャネル効果の抑制を図る。 【構成】 半導体基板11のトランジスタ形成領域12上に
ゲート絶縁膜14を介してゲート電極15を形成した後、ソ
ース形成領域17上に開口部18を設けたイオン注入マスク
16を形成してから、斜めイオン注入法によって、トラン
ジスタ形成領域12と同導電型のものでかつソース形成領
域17側の半導体基板11にポケット拡散層20を形成するた
めの不純物91を導入し、その後、ソース，ドレイン領域
22，23を形成するとともに、ソース領域22側のみにポケ
ット拡散層20を形成する。また図示はしないが、半導体
基板にゲート電極を形成した後、斜めイオン注入法によ
って、半導体基板にポケット拡散層を形成するための不
純物を導入し、その後、通常のトランジスタの形成プロ
セスを行う。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、トランジスタの製造方
法に関し、特には、ＣＭＯＳトランジスタのＰチャネル
トランジスタを形成するトランジスタの製造方法に関す
るものである。
【０００２】
【従来の技術】ＣＭＯＳトランジスタのＰチャネルトラ
ンジスタにポケット拡散層を形成する場合の従来例を、
図５により説明する。
【０００３】図５の（１）に示すように、Ｎ型の半導体
基板１１１には、Ｎチャネルトランジスタの形成領域１
１２とＰチャネルトランジスタの形成領域１１３とを区
分する素子分離領域１１４が形成されている。またＮチ
ャネルトランジスタの形成領域１１２における半導体基
板１１１の上層にはＰ型のウェル領域１１５が形成され
ている。さらにＮチャネルトランジスタの形成領域１１
２，Ｐチャネルトランジスタの形成領域１１３の半導体
基板１１１上には、それぞれに、ゲート絶縁膜１２１，
１３１を介してゲート電極１２２，１３２が形成されて
いる。
【０００４】まずホトリソグラフィー技術によって、Ｐ
チャネルトランジスタの形成領域１１３に開口部１１６
を設けたレジストマスク１１７を形成する。次いで斜め
イオン注入法によって、Ｐチャネルトランジスタの形成
領域１１３にＮ型のポケット拡散層を形成するための不
純物１４１を導入する。
【０００５】その後、アッシャー処理またはウェットエ
ッチング等によって、上記レジストマスク１１７を除去
する。そして図５の（２）に示すように、通常のＬＤＤ
構造のトランジスタを形成するプロセスによって、Ｎチ
ャネルトランジスタの形成領域１１２とＰチャネルトラ
ンジスタの形成領域１１３とのそれぞれに、ＬＤＤ拡散
層１２３，１２４とＬＤＤ拡散層１３３，１３４、ソー
ス・ドレイン領域１２５，１２６とソース・ドレイン領
域１３５，１３６とを形成する。それとともに、Ｐチャ
ネルトランジスタの形成領域１１３にＮ型のポケット拡
散層１３７，１３８を形成する。そして、Ｎチャネルト
ランジスタ１０１とＰチャネルトランジスタ１０２とが
形成される。
【０００６】上記のように、Ｐチャネルトランジスタ１
０２にはポケット拡散層１３７，１３８が形成されてい
るので、ポケット拡散層１３７，１３８が形成された部
分では、局所的にしきい値電圧（Ｖth）が高くなる。こ
れによって、しきい値電圧のゲート長依存性（ショート
チャネル効果）が小さくなる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記製
造方法によって、各Ｐチャネルトランジスタ，Ｎチャネ
ルトランジスタを形成した場合に、Ｎ型のポケット拡散
層を形成するためのイオン注入におけるドーズ量を多く
すると、Ｎ型の半導体基板の濃度が高くなるため、Ｐチ
ャネルトランジスタのソース・ドレイン領域とＮ型の半
導体基板との間の接合リークが増大する。
【０００８】そこでドーズ量を多くするかわりに、ポケ
ット拡散層の幅を広げることによってショートチャネル
効果を抑制する効果を高めることもできる。そのような
ポケット拡散層を形成するには、斜めイオン注入法によ
る不純物の打ち込み角度を大きくしなければならない。
しかしながら、打ち込み角度を大きくすると、打ち込も
うとする不純物がレジストパターンに遮られる。したが
って不純物の打ち込み角度を大きくすることができない
ので、ポケット拡散層の幅を広く形成することができな
い。
【０００９】本発明は、トランジスタの電気的特性とし
て、特にはトランジスタの電流能力に優れたトランジス
タの製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたトランジスタの製造方法である。
すなわち、トランジスタ形成領域の半導体基板上にゲー
ト絶縁膜を介してゲート電極を形成した後、ソース形成
領域上に開口部を設けたイオン注入マスクを半導体基板
上に形成してから、斜めイオン注入法によって、トラン
ジスタ形成領域と同導電型のものでかつソース形成領域
側の半導体基板にポケット拡散層を形成するための不純
物を導入し、その後、ソース，ドレイン領域を形成する
とともに、ソース領域側のみにトランジスタ形成領域と
同導電型のポケット拡散層を形成する。
【００１１】また半導体基板上の第１導電型チャネルト
ランジスタの形成領域と第２導電型チャネルトランジス
タの形成領域とのそれぞれに、ゲート絶縁膜を介してゲ
ート電極を形成した後、第１，第２のゲート電極をイオ
ン注入マスクにした斜めイオン注入法によって、半導体
基板の第１導電型チャネルトランジスタの形成領域と第
２導電型チャネルトランジスタの形成領域とにポケット
拡散層を形成するための第１導電型の不純物を導入する
工程を行い、その後、半導体基板の第１導電型チャネル
トランジスタの形成領域と第２導電型チャネルトランジ
スタの形成領域とにＬＤＤ拡散層とソース・ドレイン領
域とを形成するとともに、当該第２導電型チャネルトラ
ンジスタの形成領域のみに第１導電型のポケット拡散層
を形成する。
【００１２】
【作用】上記製造方法では、ソース領域側のみにトラン
ジスタ形成領域と同一の導電型を有するポケット拡散層
を形成することにより、ドレイン領域側の半導体基板の
濃度が高くならないので、接合リークが増加しない。
【００１３】また第１，第２のゲート電極をイオン注入
マスクにした斜めイオン注入法によって、第１導電型チ
ャネルトランジスタの形成領域と第２導電型チャネルト
ランジスタの形成領域とにポケット拡散層を形成する第
１導電型の不純物を導入することにより、大きなイオン
注入角度で当該不純物を導入することが可能になる。し
たがって、第２導電型チャネルトランジスタに形成され
る第１導電型のポケット拡散層の幅が広くなるので、シ
ョートチャネル効果が抑制される。さらに第１導電型チ
ャネルトランジスタのドレイン領域端の電界も緩和され
る。
【００１４】
【実施例】第１の発明の実施例を、図１の製造工程図に
より説明する。図では一例として、Ｐチャネルトランジ
スタ１を形成する場合を示す。
【００１５】図１の（１）に示すように、半導体基板１
１には、トランジスタの形成領域１２を区分する素子分
離領域１３が形成されている。上記半導体基板１１は、
少なくともトランジスタ形成領域１２がＮ型に形成され
ている。さらに半導体基板１１のトランジスタ形成領域
１２上には、それぞれに、ゲート絶縁膜１４を介してゲ
ート電極１５が形成されている。
【００１６】次いで通常の塗布技術によって、半導体基
板１１上に、例えばレジストよりなるイオン注入マスク
１６を形成する。続いて通常のリソグラフィー技術によ
って、トランジスタ形成領域１２におけるソース形成領
域１７上の上記イオン注入マスク１６に開口部１８を形
成する。
【００１７】そして斜めイオン注入法によって、上記開
口部１８より半導体基板１１中に、当該トランジスタ形
成領域１２と同導電型（Ｎ型）の不純物９１を導入す
る。この不純物９１は、その後の工程で、Ｎ型のポケッ
ト拡散層を形成するもので、Ｎ型の不純物〔例えばリン
（Ｐ）またはヒ素（Ａｓ）等〕よりなる。
【００１８】上記斜めイオン注入条件としては、例え
ば、不純物９１にリン（Ｐ+ ）を用い、打ち込みエネル
ギーを数十ｋｅＶ〜１００ｋｅＶ程度、イオン注入角度
を３０°〜６０°、ドーズ量を１Ｔ個／ｃｍ2 〜１０Ｔ
個／ｃｍ2 に設定する。または不純物９１にヒ素（Ａｓ
+ ）を用いた場合には、例えば打ち込みエネルギーを２
００ｋｅＶ〜３００ｋｅＶ程度、イオン注入角度を３０
°〜６０°、ドーズ量を１Ｔ個／ｃｍ2 〜１０Ｔ個／ｃ
ｍ2 に設定する。
【００１９】続いて図１の（２）に示すように、上記イ
オン注入マスク１６を用いたイオン注入法によって、Ｌ
ＤＤ拡散層を形成するためのＰ型の不純物９２を半導体
基板１１に導入する。なお、既に導入した不純物９１の
図示は省略した。このイオン注入では、例えば、上記不
純物９２にはホウ素（Ｂ+ ）または二フッ化ホウ素（Ｂ
Ｆ2 + ）を用い、打ち込みエネルギーを数十ｋｅＶ程
度、イオン注入角度を０°〜３０°、ドーズ量を１０Ｔ
個／ｃｍ2 〜１００Ｔ個／ｃｍ2 に設定する。
【００２０】その後、アッシャー処理またはウェットエ
ッチング等によって、上記イオン注入マスク１６を除去
する。
【００２１】そして図１の（３）に示すように、通常の
サイドウォールを形成するプロセスによって、ゲート電
極１５の両側にサイドウォール１８を形成する。さらに
例えば熱酸化法または化学的気相成長法によって、少な
くとも半導体基板１１上にイオン注入時の緩衝用になる
絶縁膜１９を成膜する。この絶縁膜１９は、例えば酸化
シリコン膜よりなる。
【００２２】次いでレジスト塗布技術とホトリソグラフ
ィー技術によって、所定の領域にイオン注入マスク（図
示せず）を形成した後、イオン注入法によって、ソー
ス，ドレイン領域を形成するＰ型の不純物９３を導入す
る。なお、既に導入した不純物９１，９２の図示は省略
した。このイオン注入条件としては、例えば、不純物９
３にホウ素（Ｂ+ ）または二フッ化ホウ素（ＢＦ2 + ）
を用い、打ち込みエネルギーを数十ｋｅＶ程度、イオン
注入角度を０°〜数°、ドーズ量を１Ｐ個／ｃｍ2 〜１
０Ｐ個／ｃｍ2 に設定する。
【００２３】その後図１の（４）に示すように、活性化
アニール処理を行って、ゲート電極１５の一方側におけ
る半導体基板１１に、ポケット拡散層２０を形成し、こ
のＮ型のポケット拡散層２０の上層にＰ型のＬＤＤ拡散
層２１を介してＰ型のソース領域２２を形成する。さら
にゲート電極１５の他方側における半導体基板１１に、
Ｐ型のドレイン領域２３を形成する。このようにして、
Ｐチャネルトランジスタ１が形成される。
【００２４】上記製造方法では、ソース領域２２側のみ
にトランジスタ形成領域１２と同一の導電型を有するポ
ケット拡散層２０を形成することにより、ドレイン領域
２３側の半導体基板１１の濃度が高くならないので、接
合リークが増加しない。
【００２５】またＬＤＤ拡散層２１はソース領域２２側
のみに形成されるが、ドレイン領域２３と半導体基板１
１との間には高電界がかかっているので、当該ドレイン
領域２３側にＬＤＤ拡散層が形成されていなくても電流
能力の低下はほとんどない。さらにポケット拡散層２０
を形成したことによるショートチャネル効果の抑制は、
ソース領域２２とドレイン領域２３との両方にポケット
拡散層を形成する場合と比べて小さくなるが、例えば不
純物のイオン注入角度を大きくして、ポケット拡散層２
０の幅を広くするか、またはポケット拡散層２０の濃度
を高くすれば、ソース領域２２とドレイン領域２３との
両方にポケット拡散層を形成した場合と同様の効果を得
られる。
【００２６】その後、図２に示すように、通常の化学的
気相成長法によって、上記トランジスタ１を覆う状態
に、層間絶縁膜３１を形成する。次いでホトリソグラフ
ィー技術とエッチングとによって、ソース領域２２上と
ドレイン領域２３上との層間絶縁膜３１にコンタクトホ
ール３２，３３を形成する。
【００２７】続いて通常の例えばタングステンプラグ形
成技術によって、各コンタクトホール３２，３３の内部
にタングステンプラグ３４，３５を形成する。さらに通
常の配線形成技術によって、各タングステンプラグ３
４，３５に接続する配線３６，３７を形成する。また図
示はしないが、同様にして、ゲート電極１５に接続する
配線も形成される。
【００２８】次に第２の発明の実施例を、図３，図４の
製造工程図（その１），（その２）により説明する。図
では一例として、ＣＭＯＳトランジスタのうちＰチャネ
ルトランジスタにポケット拡散層を形成する場合を示
す。
【００２９】図３の（１）に示すように、第１導電型
（以下Ｎ型と記す）の半導体基板４１には、第１導電型
チャネルトランジスタ（以下Ｎチャネルトランジスタと
記す）の形成領域４２と第２導電型チャネルトランジス
タ（以下Ｐチャネルトランジスタと記す）の形成領域４
３とを区分する素子分離領域４４が形成されている。
【００３０】またＮチャネルトランジスタの形成領域４
２における半導体基板４１の上層には第２導電型（以下
Ｐ型と記す）のウェル領域４５が形成されている。さら
にＮチャネルトランジスタの形成領域４２，Ｐチャネル
トランジスタの形成領域４３の半導体基板４１上には、
それぞれに、ゲート絶縁膜６１，７１を介してゲート電
極６２，７２が形成されている。
【００３１】次いで上記各第１，第２のゲート電極６
２，７２をイオン注入マスクにした斜めイオン注入法に
よって、Ｎチャネルトランジスタの形成領域４２とＰチ
ャネルトランジスタの形成領域４３とにポケット拡散層
を形成するための第１導電型（Ｎ型）の不純物９４を導
入する。
【００３２】上記斜めイオン注入条件としては、例え
ば、上記不純物９４にリン（Ｐ+ ）を用い、打ち込みエ
ネルギーを１００ｋｅＶ程度以上、イオン注入角度を４
５°以上９０°未満、ドーズ量を１Ｔ個／ｃｍ2 程度に
設定する。または不純物９４にヒ素（Ａｓ+ ）を用いた
場合には、例えば打ち込みエネルギーを２００ｋｅＶ〜
３００ｋｅＶ程度、イオン注入角度を４５°以上９０°
未満、ドーズ量を１Ｔ個／ｃｍ2 程度に設定する。
【００３３】そして図３の（２）に示すように、通常の
塗布技術とリソグラフィー技術とによって、Ｎチャネル
トランジスタの形成領域４２上に開口部４６を設けたイ
オン注入マスク４７を形成する。
【００３４】続いて上記イオン注入マスク４７を用いた
斜めイオン注入法によって、ＬＤＤ拡散層を形成するた
めの不純物９５を半導体基板４１に導入する。なお、既
に導入した不純物９４の図示は省略した。上記斜めイオ
ン注入条件としては、例えば、上記不純物９５にはリン
（Ｐ+ ）またはヒ素（Ａｓ+ ）を用い、打ち込みエネル
ギーを１００ｋｅＶ程度以上、イオン注入角度を０°〜
３０°程度、ドーズ量を１０Ｔ個／ｃｍ2 〜１００Ｔ個
／ｃｍ2 程度に設定する。またイオン注入時には半導体
基板４１を回転させる。
【００３５】その後、アッシャー処理またはウェットエ
ッチング等によって、上記イオン注入マスク４７を除去
する。
【００３６】そして図３の（３）に示すように、通常の
塗布技術とリソグラフィー技術とによって、Ｐチャネル
トランジスタの形成領域４３上に開口部４８を設けたイ
オン注入マスク４９を形成する。
【００３７】続いて上記イオン注入マスク４９を用いた
斜めイオン注入法によって、ＬＤＤ拡散層を形成するた
めの不純物９６を半導体基板４１に導入する。なお、既
に導入した不純物９４，９５の図示は省略した。上記斜
めイオン注入条件としては、例えば、不純物９６にはホ
ウ素（Ｂ+ ）または二フッ化ホウ素（ＢＦ2 + ）を用
い、打ち込みエネルギーを数十ｋｅＶ程度、イオン注入
角度を０°〜３０°、ドーズ量を１０Ｔ個／ｃｍ2 〜１
００Ｔ個／ｃｍ2 に設定する。
【００３８】その後、アッシャー処理またはウェットエ
ッチング等によって、上記イオン注入マスク４９を除去
する。
【００３９】そして図４の（４）に示すように、通常の
サイドウォールを形成するプロセスによって、ゲート電
極６２，７２の両側のそれぞれにサイドウォール６３，
７３を形成する。さらに例えば熱酸化法または化学的気
相成長法によって、少なくとも半導体基板４１上にイオ
ン注入時の緩衝用になる絶縁膜８１を成膜する。この絶
縁膜８１は、例えば酸化シリコン膜よりなる。
【００４０】そして通常の塗布技術とリソグラフィー技
術とによって、Ｎチャネルトランジスタの形成領域４２
上に開口部５０を設けたイオン注入マスク５１を形成す
る。
【００４１】続いて上記イオン注入マスク５１を用いた
イオン注入法によって、ソース・ドレイン領域を形成す
るための不純物９７を半導体基板４１に導入する。な
お、既に導入した不純物９４，９５，９６の図示は省略
した。上記イオン注入条件としては、例えば、上記不純
物９７にはリン（Ｐ+ ）またはヒ素（Ａｓ+ ）を用い、
打ち込みエネルギーを１００ｋｅＶ程度以上、ドーズ量
を１Ｐ個／ｃｍ2 〜１０Ｐ個／ｃｍ2 程度に設定する。
【００４２】その後、アッシャー処理またはウェットエ
ッチング等によって、上記イオン注入マスク５１を除去
する。
【００４３】そして図４の（５）に示すように、通常の
塗布技術とリソグラフィー技術とによって、Ｐチャネル
トランジスタの形成領域４３上に開口部５２を設けたイ
オン注入マスク５３を形成する。
【００４４】続いて上記イオン注入マスク５３を用いた
イオン注入法によって、ソース・ドレイン領域を形成す
るための不純物９８を半導体基板４１に導入する。な
お、既に導入した不純物９４，９５，９６，９７の図示
は省略した。上記イオン注入条件としては、例えば、不
純物９８にはホウ素（Ｂ+ ）または二フッ化ホウ素（Ｂ
Ｆ2 + ）を用い、打ち込みエネルギーを数十ｋｅＶ程
度、ドーズ量を１０Ｔ個／ｃｍ2 〜１００Ｔ個／ｃｍ2
に設定する。
【００４５】その後、アッシャー処理またはウェットエ
ッチング等によって、上記イオン注入マスク５３を除去
する。
【００４６】次いで図４の（６）に示すように、活性化
アニール処理を行って、Ｎチャネルトランジスタの形成
領域４２におけるゲート電極６２の両側の半導体基板４
１に、第１導電型（Ｎ型）のＬＤＤ拡散層６４，６５を
それぞれにを介して第１導電型（Ｎ型）のソース・ドレ
イン領域６６，６７を形成する。なおＮチャネルトラン
ジスタの形成領域４２にも、ポケット拡散層を形成する
ための不純物（９４）が導入されているが、この不純物
（９４）は拡散されて、ＬＤＤ拡散層６４，６５の一部
分になる。
【００４７】同時にＰチャネルトランジスタの形成領域
４３におけるゲート電極７２の両側の半導体基板１１
に、第１導電型（Ｎ型）のポケット拡散層７４，７５を
形成し、このＮ型のポケット拡散層７４，７５の各上層
に第２導電型（Ｐ型）のＬＤＤ拡散層７６，７７を介し
て第２導電型（Ｐ型）のソース・ドレイン領域７８，７
９を形成する。このようにして、Ｎチャネルトランジス
タ２とＰチャネルトランジスタ３とが形成される。
【００４８】上記第２の発明の実施例では、ゲート電極
６２，７２をイオン注入マスクにした斜めイオン注入法
によって、Ｎチャネルトランジスタの形成領域４２とＰ
チャネルトランジスタの形成領域４３とにポケット拡散
層を形成するＮ型の不純物９４を導入することにより、
大きなイオン注入角度で当該不純物９４を導入すること
が可能になる。したがって、Ｐチャネルトランジスタ２
に形成されるＮ型のポケット拡散層７４，７５の幅が広
くなるので、ショートチャネル効果が抑制される。また
低いドーズ量で不純物９４を打ち込めるので、ソース・
ドレイン領域７８，７９と半導体基板１１との間の接合
リークが低くなる。
【００４９】さらにＮ型チャネルトランジスタ２のソー
ス・ドレイン領域６６，６７のうちドレイン領域として
作用する領域端の電界も緩和される。
【００５０】上記各実施例における説明で用いた数値は
一例であって、それらの値に限定されることはない。
【００５１】
【発明の効果】以上、説明したように第１の発明によれ
ば、ソース領域側のみにトランジスタ形成領域と同一の
導電型を有するポケット拡散層を形成するので、ドレイ
ン領域側の半導体基板の濃度が高くなることがなく、接
合リークも増加しない。したがって、ショートチャネル
効果を抑制できるので、トランジスタの電流能力の向上
が図れる。
【００５２】また第２の発明によれば、イオン注入マス
クを形成しないで、斜めイオン注入法によって、第１，
第２導電型チャネルトランジスタの形成領域にポケット
拡散層を形成する第１導電型の不純物を導入するので、
大きなイオン注入角度で当該不純物を導入することがで
きる。したがって、第２導電型チャネルトランジスタに
形成される第１導電型のポケット拡散層の幅を広く形成
することが可能になる。このため、ショートチャネル効
果を抑制できるので、トランジスタの電流能力の向上が
図れる。さらにポケット拡散層を形成する第１導電型の
不純物が第１導電型チャネルトランジスタのドレイン領
域端にも拡散されるので、その部分の電界を緩和するこ
とができる。
【図面の簡単な説明】
【図１】第１の発明における実施例の製造工程図であ
る。
【図２】配線形成工程の説明図である。
【図３】第２の発明における実施例の製造工程図（その
１）である。
【図４】第２の発明における実施例の製造工程図（その
２）である。
【図５】従来例の製造工程図である。
【符号の説明】
１ Ｐチャネルトランジスタ ２ Ｎチャネルトランジスタ ３ Ｐチャネルトランジスタ １１ 半導体基板 １２ トランジスタ形成領域 １４ ゲート絶縁膜 １５ ゲート電極 １６ イオン注入マスク １７ ソース形成領域 １８ 開口部 ２０ ポケット拡散層 ２２ ソース領域 ４１ 半導体基板 ４２ Ｎチャネルトランジスタの形成領域 ４３ Ｐチャネルトランジスタの形成領域 ６１ ゲート絶縁膜 ６２ ゲート電極 ６４ Ｎ型のＬＤＤ拡散層 ６５ Ｎ型のＬＤＤ拡散層 ６６ Ｎ型のソース・ドレイン領域 ６７ Ｎ型のソース・ドレイン領域 ７１ ゲート絶縁膜 ７２ ゲート電極 ７４ Ｎ型のポケット拡散層 ７５ Ｎ型のポケット拡散層 ７６ Ｐ型のＬＤＤ拡散層 ７７ Ｐ型のＬＤＤ拡散層 ７８ Ｐ型のソース・ドレイン領域 ７９ Ｐ型のソース・ドレイン領域 ９１ 不純物 ９４ 不純物
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784 9170−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｅ 9054−4Ｍ 29/78 ３０１ Ｐ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板のトランジスタ形成領域上に
    ゲート絶縁膜を介してゲート電極を形成した後、当該ゲ
    ート電極の両側におけるトランジスタ形成領域にソー
    ス，ドレイン領域を形成するトランジスタの製造方法に
    おいて、 前記ゲート電極を形成する工程を行い、 続いて当該トランジスタ形成領域におけるソース形成領
    域上に開口部を設けたイオン注入マスクを当該トランジ
    スタ形成領域上に形成した後、斜めイオン注入法によっ
    て、当該トランジスタ形成領域と同導電型のものでかつ
    ソース形成領域側のトランジスタ形成領域にポケット拡
    散層を形成する不純物を導入する工程を行い、 その後、前記ソース，ドレイン領域を形成するととも
    に、ソース領域側のみに前記トランジスタ形成領域と同
    導電型のポケット拡散層を形成する工程を行うことを特
    徴とするトランジスタの製造方法。
  2. 【請求項２】 半導体基板上の第１導電型チャネルトラ
    ンジスタの形成領域と第２導電型チャネルトランジスタ
    の形成領域とのそれぞれに、ゲート絶縁膜を介してゲー
    ト電極を形成した後、各ゲート電極の両側における半導
    体基板にＬＤＤ拡散層を介してソース・ドレイン領域を
    形成するトランジスタの製造方法において、 前記各ゲート電極を形成する工程を行った後、 前記第１，第２のゲート電極をイオン注入マスクにし
    て、前記第１導電型チャネルトランジスタの形成領域と
    第２導電型チャネルトランジスタの形成領域とに、斜め
    イオン注入法によって、ポケット拡散層を形成するため
    の第１導電型の不純物を導入する工程を行い、 その後、前記半導体基板の前記第１導電型チャネルトラ
    ンジスタの形成領域と前記第２導電型チャネルトランジ
    スタの形成領域とに前記ＬＤＤ拡散層と前記ソース・ド
    レイン領域とを形成するとともに、当該第２導電型チャ
    ネルトランジスタの形成領域にのみ第１導電型のポケッ
    ト拡散層を形成する工程を行うことを特徴とするトラン
    ジスタの製造方法。
JP5164254A 1993-06-08 1993-06-08 トランジスタの製造方法 Pending JPH06350042A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP5164254A JPH06350042A (ja) 1993-06-08 1993-06-08 トランジスタの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5164254A JPH06350042A (ja) 1993-06-08 1993-06-08 トランジスタの製造方法

Publications (1)

Publication Number Publication Date
JPH06350042A true JPH06350042A (ja) 1994-12-22

Family

ID=15789608

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5164254A Pending JPH06350042A (ja) 1993-06-08 1993-06-08 トランジスタの製造方法

Country Status (1)

Country Link
JP (1) JPH06350042A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359319B1 (en) 1997-04-25 2002-03-19 Nec Corporation Static random access memory cell having pocket regions adjacent to sources of drive transistors
KR100464414B1 (ko) * 2002-05-02 2005-01-03 삼성전자주식회사 Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법
JP2007258568A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体装置の製造方法
JP2009527926A (ja) * 2006-02-23 2009-07-30 フリースケール セミコンダクター インコーポレイテッド 集積回路製造時に方向性を表示するための方法と装置
JP2009266868A (ja) * 2008-04-22 2009-11-12 Oki Semiconductor Co Ltd Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
JP2011165764A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2016129267A (ja) * 2011-03-30 2016-07-14 クアルコム，インコーポレイテッド ダイオード、それを使用する回路、および製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359319B1 (en) 1997-04-25 2002-03-19 Nec Corporation Static random access memory cell having pocket regions adjacent to sources of drive transistors
KR100464414B1 (ko) * 2002-05-02 2005-01-03 삼성전자주식회사 Ｄｃ 노드와 ｂｃ 노드에 연결된 소오스/드레인 접합영역의 접합 프로파일이 서로 다른 디램 소자의 메모리 셀트랜지스터 및 그 제조방법
JP2009527926A (ja) * 2006-02-23 2009-07-30 フリースケール セミコンダクター インコーポレイテッド 集積回路製造時に方向性を表示するための方法と装置
KR101357906B1 (ko) * 2006-02-23 2014-02-06 프리스케일 세미컨덕터, 인크. 집적회로 제조시 방향성을 표시하는 방법 및 장치
JP2007258568A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体装置の製造方法
JP2009266868A (ja) * 2008-04-22 2009-11-12 Oki Semiconductor Co Ltd Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
US8101998B2 (en) * 2008-04-22 2012-01-24 Oki Semiconductor Co., Ltd. MOSFET and manufacturing method thereof
JP2011165764A (ja) * 2010-02-05 2011-08-25 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP2016129267A (ja) * 2011-03-30 2016-07-14 クアルコム，インコーポレイテッド ダイオード、それを使用する回路、および製造方法

Similar Documents

Publication Publication Date Title
US5283455A (en) Thin film field effect element having an LDD structure
JPH08250728A (ja) 電界効果型半導体装置及びその製造方法
KR100299553B1 (ko) 반도체장치및그제조방법
JP2000196079A (ja) Ｍｏｓ半導体の製造方法
JP3184806B2 (ja) 半導体装置の製造方法
US20110062500A1 (en) Semiconductor device and fabrication method thereof
JPH06350042A (ja) トランジスタの製造方法
JPH06349854A (ja) トランジスタの製造方法
JP3744438B2 (ja) 半導体装置
JPH05110003A (ja) 半導体集積回路装置およびその製造方法
JP4173919B2 (ja) 半導体集積回路装置の製造方法
JPH04251980A (ja) 高耐圧トランジスタおよびその製造方法
JPH06268057A (ja) 半導体装置の製造方法
JPH0661482A (ja) Ｍｏｓ型トランジスタおよびその製造方法
JPH09321233A (ja) 半導体装置の製造方法
KR100632043B1 (ko) 반도체 장치의 모스 트랜지스터 제조 방법
JPS62190862A (ja) 相補型ｍｏｓ集積回路の製造方法
JPH05315617A (ja) 絶縁形電界効果トランジスタの製造方法
JP3253712B2 (ja) 半導体装置の製造方法
KR100311177B1 (ko) 반도체장치의 제조방법
KR0156147B1 (ko) 씨모스 제조방법
KR100333356B1 (ko) 반도체장치의 제조방법
JPH10242460A (ja) 半導体集積回路装置およびその製造方法
JPH08186252A (ja) 半導体装置
JP2000068501A (ja) 半導体装置及びその製造方法