KR0156147B1

KR0156147B1 - 씨모스 제조방법

Info

Publication number: KR0156147B1
Application number: KR1019950046371A
Authority: KR
Inventors: 황현상
Original assignee: 문정환; 엘지반도체주식회사
Priority date: 1995-12-04
Filing date: 1995-12-04
Publication date: 1998-12-01

Abstract

본 발명은 씨모스(CMOS) 제조방법에 관한 것으로, 숏채널 현상을 방지하고, 접합용량을 감소시켜 소자의 스피드 특성을 개선시키는데 적당한 씨모스 제조방법을 제공하기 위한 것이다.

이를 위한 본 발명의 CMOS 제조방법은 필드영역과 활성영역이 정의된 제1도전형 기판의 필드영역에 필드 산화막을 형성한 후, 상기 제1 도전형 기판의 일정부분에 제1 도전형 웰을 형성하는 공정, 상기 활성영역의 제1도전형 기판상의 소정부분에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 저농도의 제2 도전형 불순물 이온주입에 의한 LDD 영역을 형성하는 공정, 상기 게이트 전극 양측에 제1 게이트 측벽을 형성한 후 상기 게이트 전극 및 제1 게이트 측벽을 마스크로 하여 고농도의 제2 도전형 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역을 형성하는 공정, 상기 제1 게이트 측벽 측면에 제2 게이트 측벽을 형성한 후 상기 게이트 전극, 제1, 제2 게이트 측벽을 마스크로 이용하여 저농도의 제2 도전형 불순물 이온을 주입하여 상기 소오스/드레인 불순물 확산영역을 감싸도록 하는 공정을 포함하여 이루어짐을 특징으로 한다.

Description

씨모스(CMOS) 제조방법

제1도(a)∼(d)는 종래 CMOS 제조방법을 나타낸 공정단면도.

제2도(a)∼(d)는 본 발명의 CMOS 제조방법을 나타낸 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

11 : 제1도전형 기판 12 : 필드 산화막

13 : 제1도전형 웰 14 : 게이트 전극

15 : 제2도전형 저농도 LDD 영역 16 : 제1게이트 측벽

17 : 제2도전형 고농도 불순물 영역 18 : 제2게이트 측벽

19 : 제2도전형 저농도 불순물 영역

본 발명은 반도체 소자 제조방법에 관한 것으로 특히, 숏채널(Short Channel) 효과를 방지하고, 접합용량(Junction Capacitance)을 감소시켜 소자의 스피드 특성을 개선시키는데 적당하도록 한 씨모스(CMOS) 제조방법에 관한 것이다.

일반적으로, 접합용량은 소오스, 드레인 확산층 면적 및 주변길이, 확산층 불순물 농도, 기판 불순물 농도의 관계로 주어진다.

즉, PN 접합면의 서로 다른 불순물 농도에 의한 접합용량은 소자의 미세화에 따라 기판 불순물 농도가 증대함으로서, 단위면적당 단위주변길이당 접합용량은 증가하게 된다.

따라서 채널링 효과(Channeling Effect)를 이용한 깊은 카운터-웰(Counter-well)을 형성하여 접합용량을 감소시키기 위한 방법이 모색되고 있다.

이하, 첨부도면을 참조하여 종래 CMOS 제조방법을 설명하면 다음과 같다.

제1도(a)∼(d)는 종래 CMOS 제조방법을 타나낸 공정단면도이다.

즉 종래 CMOS 제조방법은 제1도(a)에서와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(1)의 필드영역에 필드 산화막(2)을 형성하고, 상기 반도체 기판(1)의 일정영역에 불순물 주입에 의한 웰 영역(3)을 형성한다.

이어 제1도(b)에서와 같이, 상기 반도체 기판(1) 전면에 다결정 실리콘을 증착하고, 상기 다결정 실리콘상에 감광막(도시하지 않음)을 도포하여 사진석판술(Photolithography) 및 식각공정을 통해 불필요한 다결정 실리콘을 제거하여 게이트 전극(4)을 형성한다.

상기 게이트 전극(4)을 포함한 기판 전면에 절연막을 증착한 후 에치백(Etch Back) 공정으로 게이트 측벽(5)을 형성한다.

제1도(c)에서와 같이, 상기 게이트 전극(4) 및 측벽(5)을 마스크로 이용하여 채널링 이온주입에 의한 저농도의 깊은 카운터-웰(6)을 형성한 후, 제1도(d)에서와 같이, 상기 게이트 전극(4) 및 측벽(5)을 마스크로 이용하여 고농도의 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역(7)을 형성한다.

이와 같은 종래의 CMOS 제조방법은 저농도의 깊은 카운터-웰(6)을 형성한 후에 고농도의 소오스/드레인 불순물 영역(7)을 형성하므로, 약 50∼70%의 접합용량을 감소시키며 지연시간도 약 18% 정도 개선시킨다.

그러나 상기와 같은 종래의 CMOS 제조방법은 다음과 같은 문제점이 있었다.

상기 방법을 LDD 제조공정에 이용할 경우, 게이트 측벽의 두께가 충분하지 않으면 LDD 영역의 접합깊이가 깊어져서 소자의 숏채널 효과가 악화되고, 이로 인해 스켈링시 많은 문제를 유발시킨다.

또한 상기의 문제점을 해결하고자 게이트 측벽을 증가시키면 비록 숏채널 특성은 개선되지만 LDD 영역의 저항성분이 증가하여 구동전류가 감소하게 되고 이로 인해 소자의 스피트 특성이 좋지 않게 되는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 접합용량을 감소시키고 LDD구조에 따른 숏채널 효과를 방지하여 소자의 스피드 특성을 개선시키는데 적당한 CMOS 제조방법을 제공하는데 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 CMOS 제조방법은 필드영역과 활성영역이 정의된 제1도전형 기판의 필드영역에 필드 산화막을 형성한 후, 상기 제1 도전형 기판의 일정부분에 제1 도전형 웰을 형성하는 공정, 상기 활성영역의 제1도전형 기판상의 소정부분에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 저농도의 제2 도전형 불순물 이온주입에 의한 LDD 영역을 형성하는 공정, 상기 게이트 전극 양측에 제1 게이트 측벽을 형성한 후 상기 게이트 전극 및 제1 게이트 측벽을 마스크로 하여 고농도의 제2 도전형 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역을 형성하는 공정, 상기 제1 게이트 측벽 측면에 제2 게이트 측벽을 형성한 후 상기 게이트 전극, 제1, 제2 게이트 측벽을 마스크로 하용하여 저농도의 제2 도전형 불순물 이온을 주입하여 상기 소오스/드레인 불순물 확산영역을 감싸도록 하는 공정을 포함하여 이루어짐을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명의 CMOS 제조방법을 설명하면 다음과 같다.

제2도(a)∼(d)는 본 발명의 CMOS 제조방법을 나타낸 공정단면도이다.

본 발명의 CMOS 제조방법은 제2도(a)에서와 같이, 필드영역과 활성영역으로 정의된 반도체 기판(11)의 필드영역에 필드 산화막(12)을 형성하고, 상기 반도체 기판(11)의 일정부분에 불순물 이온주입에 의한 웰 영역(13)을 형성한다.

제2도(b)에서와 같이, 상기 반도체 기판(11) 전면에 다결정 실리콘을 증착하고, 상기 다결성 실리콘상에 감광막을 도포하여 사진석판술 및 식각공정으로 상기 불필요한 다결정 실리콘을 제거하여 게이트 전극(14)을 형성한다.

상기 게이트 전극(14)을 마스크로 이용하여 저농도의 불순물 이온주입에 의한 LDD영역(15)을 형성하고, 상기 게이트 전극(14)을 포함한 기판(11) 전면에 화학기상 증착(CVD : Chemical Vapor Depoisition)법으로 제1 절연막을 증착한 후, 에치백(Etch Back)공정을 통해 제1 게이트 측벽(16)를 형성한다.

제2도(c)에서와 같이, 상기 게이트 전극(14) 및 제1 게이트 측벽(16)을 마스크로 이용하여 고농도 불순물 이온주입에 의한 소오스/드레인 영역(17)을 형성한다.

이어 제2도(d)에서와 같이, 상기 제1 게이트 측벽(16)을 포함한 기판(11) 전면에 제2 절연막을 증착한 후 에치백(Etch Back)하여 제2 게이트 측벽(18)을 형성한 후, 상기 게이트 전극(14), 제1, 제2 게이트 측벽(16)(18)을 마스크로 이용하여 저농도의 불순물 이온을 높은 주입 에너지로 이온주입에 의한 저농도 불순물 확산영역(19)을 형성하여 상기 소오스/드레인 영역(17)을 감싸도록 한다.

이상 상술한 바와 같이, 본 발명의 접합용량을 현저히 감소시키고 동시에 숏채널(Short Channel) 효과를 방지하여 소자의 스피드 특성을 개선시키는 효과가 있다.

Claims

필드영역과 활성영역이 정의된 제1 도전형 기판의 필드영역에 필드 산화막을 형성한 후, 상기 제1 도전형 기판의 일정부분에 제1 도전형 웰을 형성하는 공정, 상기 활성영역의 제1 도전형 기판상의 소정부분에 게이트 전극을 형성하고, 상기 게이트 전극을 마스크로 하여 저농도의 제2 도전형 불순물 이온주입에 의한 LDD영역을 형성하는 공정, 상기 게이트 전극 양측에 제1 게이트 측벽을 형성한 후 상기 게이트 전극 및 제1 게이트 측벽을 마스크로 하여 고농도의 제2 도전형 불순물 이온주입에 의한 소오스/드레인 불순물 확산영역을 형성하는 공정, 상기 제1 게이트 측벽 측면에 제2 게이트 측벽을 형성한 후 상기 게이트 전극, 제1, 제2 게이트 측벽을 마스크로 이용하여 저농도의 제2 도전형 불순물 이온을 주입하여 상기 소오스/드레인 불순물 확산영역을 감싸도록 하는 공정을 포함하여 이루어짐을 특징으로 하는 CMOS 제조방법.