KR20000045470A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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박상일
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, NMOS와 PMOS가 구비되는 CMOS형성공정시 상기 NMOS와 PMOS에서 반도체기판 상부에 게이트 전극을 형성하고, 전체표면 상부에 절연막을 형성한 다음, 상기 절연막 상부에 상기 절연막과 식각선택비 차이를 갖는 박막을 형성한 후, 상기 박막을 전면식각하여 상기 반도체기판의 활성영역상의 절연막을 일정 두께 제거한 다음, 저농도의 n- 불순물을 틸트(tilt)를 주어 이온주입한 후, 상기 PMOS영역 상의 절연막을 전면식각하여 상기 NMOS영역의 절연막보다 얇게 형성한 다음, 고농도의 p+불순물을 이온주입하고, 상기 NMOS 영역 상의 상기 절연막은 식각하지 않고 고농도의 n+ 불순물을 이온주입하여 각각의 특성에 맞는 NMOS와 PMOS 트랜지스터를 형성함으로써 쇼트 채널 이펙트 및 열전자효과가 발생하는 것을 방지하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.

Description

반도체소자의 제조방법
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 CMOS 트랜지스터의 NMOS와 PMOS에서 저농도의 n형 불순물층을 형성하기 위한 절연막 스페이서의 두께를 각각 다르게 형성하여 각각의 특성에 맞는 트랜지스터를 형성하고 그에 따른 소자의 특성 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로 n 또는 p형 반도체기판에 p 또는 n형 불순물로 형성되는 pn 접합은 불순물을 이온주입한 후, 열처리로 활성화시켜 형성한다.
최근에는 반도체소자가 고집적화되어 소자의 밀도 및 스위칭 스피드가 증가되고, 소비전력을 감소시키기 위하여 반도체소자의 디자인룰이 0.5μm 이하로 감소된다. 이에 따라 확산영역으로 부터의 측면 확산에 의한 숏채널 효과(short channel effect)를 방지하기 위하여 접합 깊이를 얕게 형성하며, 소오스/드레인전극을 저농도 불순물영역을 갖는 엘.디.디.(low doped drain, 이하 LDD 라 함) 구조로 형성하여 열전자효과(Hot carrier Effect)도 방지한다.
이하, 첨부된 도면을 참고로하여 종래기술에 대하여 설명한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀부(Ⅰ)와 주변회로부(Ⅱ)가 구비되어 있는 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(12)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(13)을 형성하고, 상기 게이트 절연막(13) 상부에 게이트 전극(14)과 실리사이드패턴(15)의 적층구조를 형성한다.
그 다음, 저농도의 n- 불순물을 블랭켓방법으로 이온주입하여 n-불순물영역(16a)을 형성한다. 이때, 상기 공정은 NMOS 부분이외에 PMOS가 형성될 부분에도 동시에 실시된다.
그 후, 전체표면 상부에 절연막(도시않됨)을 형성한 후, 전면식각공정을 실시하여 상기 적층구조의 측벽에 절연막 스페이서(17)를 형성한다.
다음, 상기 반도체기판(11)의 주변회로부(Ⅱ) 상에서 NMOS가 형성되는 부분을 노출시키는 n+ 임플란트마스크(18)를 형성한 후, 고농도의 n+ 불순물을 이온주입하여 n+불순물영역(16b)을 형성한다.
그 다음, 상기 n+ 임플란트마스크(18)를 제거하고, 주변회로부(Ⅱ)에서 PMOS가 형성되는 부분을 노출시키는 p+임플란트마스크(19)를 형성한 다음, 고농도의 p형 불순물을 이온주입하여 p+ 불순물영역(20)을 형성한다. (도 1c참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 동일 반도체소자가 형성될 때 NMOS의 경우 LDD구조를 만들기 위해 게이트 전극을 형성한 후 저농도의 n형 불순물을 전면적으로 이온주입하고, 전체표면 상부에 절연막을 형성한 후, 전면식각공정을 실시하여 상기 게이트 전극의 측벽에 절연막 스페이서를 형성한다. 이때, PMOS 부분도 상기 이온주입공정이 동시에 진행되고, NMOS 및 PMOS 부분의 절연막 스페이서의 두께도 동일하다. 그러나, NMOS 경우 열전자효과를 최소화하기 위해 상기 절연막 스페이서의 두께를 일정 두께로 유지해야하지만, 256M DRAM급 소자에서 n형 불순물의 농도가 높은 상황에서 상기 절연막 스페이서의 두께를 일정 두께로 유지하면 PMOS에서는 채널길이가 짧아질수록 문턱전압이 증가하게 되는 리버스 쇼트 채널 이펙트가 심하게 나타난다. 따라서, 상기 NMOS에서는 절연막 스페이서의 두께를 열전자효과를 막을 정도로 형성하되, 상기 PMOS의 절연막 스페이서 두께는 상기 NMOS의 절연막 스페이서 두께보다 작게 형성하여 리버스 쇼트 채널 이펙트를 최소화시켜야 한다. 또한, LDD구조를 만들기 위해 게이트전극을 형성한 다음, 저농도의 n형 불순물을 전면적으로 이온주입한 후, 열처리공정을 실시하여 상기 저농도의 n형 불순물을 확산시키기 때문에 유효채널의 길이는 실제로 형성한 게이트 전극의 길이보다 짧게 형성된다. 이는 롱채널(long channel)에서는 문제가 되지 않지만 쇼트 채널에서는 트랜지스터의 문턱전압이 작아져 트랜지스터의 오프특성에 영향을 미쳐 소자의 특성 및 신뢰성을 악화시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, NMOS와 PMOS에서 저농도의 n- 불순물영역을 형성하는 공정시 게이트 전극 측벽의 절연막 스페이서의 두께를 각각 다르게 형성하여 특성이 다른 종류의 트랜지스터를 동일 공정과 정을 통해 형성함으로써 각각의 트랜지스터의 특성을 향상시키고, 쇼트 채널 이펙트가 발생하는 것을 방지하여 반도체소자의 고집적화를 유리하게 하고 그에 따른 소자의 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 4a 내지 도 4c 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 5a 내지 도 5c 는 본 발명의 제4실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 21, 41, 61, 81 : 반도체기판 12, 22, 42, 62, 82 : 소자분리절연막
13, 23, 43, 63, 83 : 게이트 절연막 14, 24, 44, 64, 84 : 게이트 전극
15, 25, 45, 65, 85 : 실리사이드패턴 16a, 28, 49, 67, 87 : n- 불순물영역
16b, 20, 48, 71, 91 : n+ 불순물영역 17 : 절연막 스페이서
18, 29, 47, 70, 90 : n+임플란트마스크 19, 31, 50, 68, 88 : p+임플란트마스크
20, 32, 51, 69, 89 : p+ 불순물영역 26, 46, 66, 86 : 절연막
27a : 다결정실리콘층 27b : 다결정실리콘층 스페이서
Ⅰ : 셀부 Ⅱ : 주변회로부
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
셀부와 주변회로부가 구비되어 있는 반도체기판 상부에 게이트 절연막, 게이트 전극 및 실리사이드패턴의 적층구조를 형성하는 공정과,
전체표면 상부에 절연막과 상기 절연막과 식각선택비 차이를 갖는 박막을 순차적으로 형성하는 공정과,
상기 박막을 전면식각하되 과도식각하여 제거함으로써 접합영역으로 예정되는 부분 상의 절연막을 일정 두께 제거하는 공정과,
전체표면 상부에 저농도의 n- 불순물을 틸트를 주어 이온주입하는 제1임플란트공정과,
상기 주변회로부에서 NMOS로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 임플란트마스크로 사용하여 고농도의 n+ 불순물을 이온주입하는 제2임플란트공정과,
상기 제1감광막 패턴을 제거하고, 상기 주변회로부에서 PMOS로 예정되는 부분을 노출시키는 제2감광막 패턴을 제거하는 공정과,
상기 제2감광막 패턴을 식각마스크로 사용하여 상기 절연막을 전면식각하여 상기 적층구조의 측벽에 스페이서를 형성한 다음, 고농도의 p+ 불순물을 이온주입하는 제3임플란트공정 후, 상기 제2감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명에 따른 상세한 설명을 하기로 한다.
도 2a 내지 도 2f 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 셀부(Ⅰ)와 주변회로부(Ⅱ)가 구비되어 있는 반도체기판(21)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(21)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 절연막(22)을 형성한다.
다음, 전체표면 상부에 게이트 절연막(23)을 형성하고, 게이트 전극(24)과 실리사이드 패턴(25)의 적층구조를 형성한다.
그 다음, 전체표면 상부에 30 ∼ 700Å 두께의 절연막(26)을 형성한다. 상기 절연막(26)은 화학기상증착(chemical vapor deposition, 이하 CVD 라 함)방법으로 형성된 산화막이다.
다음, 상기 절연막(26) 상부에 다결정실리콘층(27a)을 형성한다. 이때, 상기 다결정실리콘층(27a)은 상기 절연막(26)과 식각선택비 차이를 갖는 다른 박막을 사용할 수 있다.
그 다음, 상기 다결정실리콘층(27a)을 전면건식식각하여 상기 절연막(26)의 측벽에 다결정실리콘층 스페이서(27b)를 형성한다.
다음, 상기 다결정실리콘층 스페이서(27b)를 과도식각한다. 이때, 상기 식각공정으로 상기 다결정실리콘층 스페이서(27b)가 제거되고, 상기 다결정실리콘층 스페이서(27b)가 형성되지 않은 부분의 절연막(26)이 일정 두께 제거된다.
그리고, 전체표면 상부에 저농도의 n형 불순물을 0 ∼ 10。의 틸트를 주어 이온주입한다. 이때, 상기 절연막(26)이 30 ∼ 100Å 두께로 형성된 경우 저농도의 n형 불순물이온은 인(P31) 이외의 이온을 사용하여 이온주입한다.
그 다음, 상기 반도체기판(21)의 주변회로부(Ⅱ)에서 NMOS 영역을 노출시키는 제1감광막 패턴(29)을 형성한다.
다음, 상기 제1감광막 패턴(29)을 임플란트마스크로 사용하여 상기 NMOS영역에 고농도의 n형 불순물을 0 ∼ 10。의 틸트를 주어 이온주입한다.
그 다음, 상기 제1감광막 패턴(29)을 건식식각방법으로 제거하고, 습식세정공정을 실시한 후, 전체표면 상부에 상기 반도체기판(21)의 주변회로부(Ⅱ)에서 PMOS 영역을 노출시키는 제2감광막 패턴(30)을 형성한다.
다음, 상기 제2감광막 패턴(30)을 식각마스크로 상기 PMOS영역의 절연막을 전면식각하여 게이트 전극의 측벽에 절연막 스페이서를 형성한 후, 상기 PMOS 영역에 고농도의 p형 불순물을 0 ∼ 10。의 틸트를 주어 이온주입한다.
본 발명의 제2실시예에 대하여 살펴보면 다음과 같다.
도 3a 내지 도 3c 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 도 2a 내지 도 2d 까지의 공정을 실시한 다음, 반도체기판의 주변회로부(Ⅱ)에서 NMOS영역을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 임플란트마스크로 사용하여 고농도의 n형 불순물을 이온주입한다. 이때, 상기 이온주입공정은 0 ∼ 10。 의 틸트를 주어 실시한다. (도 3a참조)
다음, 상기 제1감광막 패턴을 건식식각공정을 제거하고, 건식세정공정을 실시한 다음, 전체표면에 저농도의 n형 불순물을 0 ∼ 10。 틸트를 주어 이온주입한다. (도 3 b참조)
다음, 반도체기판의 주변회로부(Ⅱ)에서 PMOS영역을 노출시키는 제2감광막 패턴을 형성하고, 상기 감광막 패턴을 임플란트마스크로 사용하여 고농도의 p형 불순물을 이온주입한다. 이때, 상기 감광막 패턴을 식각마스크로 사용하여 상기 PMOS영역상의 절연막을 전면식각한 다음, 상기 이온주입공정을 실시할 수 있다.
본 발명의 제3실시예에 대하여 살펴보면 다음과 같다.
도 4a 내지 도 4c 는 본 발명의 제3실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 도 2a 내지 도 2d 까지의 공정을 실시한 다음, 상기 반도체기판(61)의 주변회로부에서 PMOS영역을 노출시키는 p+임플란트마스크(68)를 형성한 후, 전면식각공정을 실시하여 게이트 전극의 측벽에 절연막 스페이서를 형성한 다음, 고농도의 p+ 불순물을 이온주입하여 p+불순물영역(69)을 형성한다.
다음, 상기 p+임플란트마스크(68)를 건식식각공정을 제거하고, 건식세정공정을 실시한 후, 저농도의 n- 불순물을 전면적으로 이온주입하여 n-불순물영역(67)을 형성한다.
그 후, 상기 주변회로부(Ⅱ)의 NMOS영역을 노출시키는 n+임플란트마스크(70)를 형성한 다음, 고농도의 n+ 불순물을 이온주입하여 n+불순물영역(71)을 형성한다.
본 발명의 제4실시예에 대하여 살펴보면 다음과 같다.
도 5a 내지 도 5c 는 본 발명의 제4실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 도 4a 까지의 공정을 실시한 다음, p+ 임플란트마스크(88)를 건식식각방법으로 제거하고 건식세정공정을 실시한 후, 주변회로부(Ⅱ)의 NMOS영역을 노출시키는 n+ 임플란트마스크(90)를 형성한 다음, 고농도의 n+ 불순물을 이온주입하여 n+ 불순물영역(91)을 형성한다.
그 다음, 상기 n+임플란트마스크(90)를 건식식각방법으로 제거하고 건식세정공정을 실시한 다음, 전체표면에 저농도의 n- 불순물을 이온주입하여 n-불순물영역(87)을 형성한다.
본 발명에 따른 반도체소자의 제조방법은, NMOS와 PMOS가 구비되는 CMOS형성공정시 상기 NMOS와 PMOS에서 반도체기판 상부에 게이트 전극을 형성하고, 전체표면 상부에 절연막을 형성한 다음, 상기 절연막 상부에 상기 절연막과 식각선택비 차이를 갖는 박막을 형성한 후, 상기 박막을 전면식각하여 상기 반도체기판의 활성영역상의 절연막을 일정 두께 제거한 다음, 저농도의 n- 불순물을 틸트(tilt)를 주어 이온주입한 후, 상기 PMOS영역 상의 절연막을 전면식각하여 상기 NMOS영역의 절연막보다 얇게 형성한 다음, 고농도의 p+불순물을 이온주입하고, 상기 NMOS 영역 상의 상기 절연막은 식각하지 않고 고농도의 n+ 불순물을 이온주입하여 각각의 특성에 맞는 NMOS와 PMOS 트랜지스터를 형성함으로써 쇼트 채널 이펙트 및 열전자효과가 발생하는 것을 방지하여 반도체소자의 고집적화를 가능하게 하고 그에 따른 소자의 수율 및 신뢰성을 향상시키는 이점이 있다.

Claims (8)

  1. 셀부와 주변회로부가 구비되어 있는 반도체기판 상부에 게이트 절연막, 게이트 전극 및 실리사이드패턴의 적층구조를 형성하는 공정과,
    전체표면 상부에 절연막과 상기 절연막과 식각선택비 차이를 갖는 박막을 순차적으로 형성하는 공정과,
    상기 박막을 전면식각하되 과도식각하여 제거함으로써 접합영역으로 예정되는 부분 상의 절연막을 일정 두께 제거하는 공정과,
    전체표면 상부에 저농도의 n- 불순물을 틸트를 주어 이온주입하는 제1임플란트공정과,
    상기 주변회로부에서 NMOS로 예정되는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 제1감광막 패턴을 임플란트마스크로 사용하여 고농도의 n+ 불순물을 이온주입하는 제2임플란트공정과,
    상기 제1감광막 패턴을 제거하고, 상기 주변회로부에서 PMOS로 예정되는 부분을 노출시키는 제2감광막 패턴을 제거하는 공정과,
    상기 제2감광막 패턴을 식각마스크로 사용하여 상기 절연막을 전면식각하여 상기 적층구조의 측벽에 스페이서를 형성한 다음, 고농도의 p+ 불순물을 이온주입하는 제3임플란트공정 후, 상기 제2감광막 패턴을 제거하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1임플란트공정은 상기 제2임플란트공정 또는 제3임플란트공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제2임플란트공정을 실시한 다음, 상기 절연막을 전면식각한 후 제1임플란트공정을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2임플란트공정은 상기 제1임플란트공정 또는 제3임플란트공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제3임플란트공정은 상기 제1임플란트공정 또는 제2임플란트공정으로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 절연막은 CVD 산화막을 30 ∼ 700Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제1임플란트공정 또는 제2임플란트공정 또는 제3임플란트공정은 0 ∼ 10。 틸트를 주어 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 박막은 다결정실리콘층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법
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* Cited by examiner, † Cited by third party
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KR20020056270A (ko) * 2000-12-29 2002-07-10 박종섭 디램 셀 제조방법
KR100861282B1 (ko) * 2002-06-03 2008-10-01 매그나칩 반도체 유한회사 반도체소자의 제조 방법

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