JPH09312397A

JPH09312397A - 半導体装置およびその製造方法

Info

Publication number: JPH09312397A
Application number: JP12954496A
Authority: JP
Inventors: Kentaro Nakanishi; 賢太郎中西; Masatoshi Arai; 雅利荒井
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1996-05-24
Filing date: 1996-05-24
Publication date: 1997-12-02

Abstract

(57)【要約】【課題】高性能・高信頼性のMOS型半導体装置を提供
する。【解決手段】素子分離領域２を形成したシリコン基板
１上に、ゲート酸化膜３、多結晶シリコン膜４を堆積
し、ドライエッチング技術を用いて所定の位置にゲート
電極をパターン形成する。次に、第1不純物をイオン注
入して第１不純物拡散層８を形成する。さらに、第2不
純物をイオン注入して第1不純物拡散層よりも高濃度で
ある第２不純物拡散層９を形成する。次に、第1不純物
及び第2不純物と逆導電型の第3不純物をカウンタードー
プして、第1不純物拡散層及び第2不純物拡散層と同導電
型で第2不純物拡散層よりも低濃度である第３不純物拡
散層10を形成する。引き続き、エッチバック法を用いて
サイドウォール６を形成する。最後に、第4不純物をイ
オン注入してソース・ドレイン拡散層11を形成し、半導
体装置が完成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高性能、高信頼性MO
S型半導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】以下では、従来の半導体装置について図
面を参照しながら説明する。

【０００３】まず図4(a)に示すように、素子分離領域２
を形成したシリコン基板１上に、ゲート酸化膜３と多結
晶シリコン膜４を堆積し、ドライエッチング技術により
所定の位置にゲート電極をパターン形成する。次に図4
(b)に示すように、ゲート電極をマスクとしてイオン注
入し、第1のソース・ドレイン拡散層５を形成する。引
き続き図4(c)に示すように、エッチバック法を用いてサ
イドウォール６を形成する。最後に図4(d)に示すよう
に、ゲート電極及びサイドウォール６をマスクとしてイ
オン注入し、第2のソース・ドレイン拡散層７を形成
し、半導体装置が完成する。

【０００４】ところで、半導体装置の静止時の消費電力
はオフリーク電流値の大小により決定づけられる。この
オフリーク電流を増大させるものにGIDL(Gate Induced
Drain Leakage)電流というものがある。次に、このGIDL
電流を図面を用いて説明する。図5にGIDL電流発生のメ
カニズムを示している。図中のn+層（図4の第1のソース
・ドレイン拡散層5のドレイン側に相当）のゲート電極
とオーバーラップしている領域において、高電界でかつ
拡散層の不純物濃度が増加した場合には、空乏化および
エネルギーバンドのまがりが増大し、価電子帯-伝導帯
のバンド間で電子のトンネル現象が生じる。このトンネ
リングした電子がGIDL電流となる。また、同時に発生し
た正孔は、基板電流となる。このGIDL電流は、図6に示
すように、オフリークIdoffを増大させ、半導体装置の
静止時（ゲート電圧：ゼロ）の消費電力増大を引き起こ
す要因となる。

【０００５】

【発明が解決しようとする課題】しかしながら、図4で
示したような従来の半導体装置では、さらなる高性能化
を実現するべく高駆動力確保及び短チャネル効果抑制を
図るためには、上記第１のソース・ドレイン拡散層をさ
らに高濃度にかつ浅く形成しなければならない。その結
果としてドレイン拡散層のゲート電極端直下の領域の不
純物濃度が高くなるため前述した理由によりGIDL電流が
増大し、半導体装置の静止時の消費電力が増大する問題
を有していた。さらには第１のソース・ドレイン拡散層
を高濃度にかつ浅く形成すると、ゲート電極下の電界ピ
ークがより基板表面に存在するようになり、さらにはゲ
ート電極下の拡散層の濃度勾配が急峻となる。その結果
としてホットキャリア劣化が増大し、半導体装置の信頼
性に悪影響を与えるという問題を有していた。

【０００６】われわれが以前試作した従来例と同様な半
導体装置においては、第1のソース・ドレイン拡散層の
不純物濃度がおよそ6×10¹⁹cm^-3の時、GIDL電流による
と思われるオフリーク電流の増大は計測されなかった。
しかしながら、上述のように半導体装置の高性能化を図
るべく、第1のソース・ドレイン拡散層の不純物濃度を
より一層増加させた場合にはGIDL電流によるオフリーク
電流が増大するであろう。

【０００７】そこで本発明は上記従来例が有している課
題を解決する目的でなされたものであり、高性能・高信
頼性の半導体装置を提供するものである。

【０００８】

【課題を解決するための手段】上記問題点を解決するた
め本発明の半導体装置では、ゲート電極端直下のみの基
板表面領域にソース・ドレイン拡散層と同導電型ではあ
るが低濃度の拡散層を形成している。さらにソース・ド
レイン拡散層のチャネル側の内側に、上記の基板表面領
域に形成された低濃度の拡散層とは別に、濃度の違う2
種類の拡散層を形成しており、ゲート電極下の拡散層の
濃度勾配を緩和している。

【０００９】本発明の第１の半導体装置の製造方法は、
図1(a)〜(e)に示すように、素子分離領域を形成した基
板上にゲート電極を形成する工程と、前記ゲート電極を
マスクとして第１不純物を注入して第１不純物拡散層を
形成する工程と、前記ゲート電極をマスクとして前記第
１不純物と同導電型の第２不純物を注入して前記第１不
純物拡散層よりも浅くかつ高濃度である第２不純物拡散
層を形成する工程と、前記ゲート電極をマスクとして前
記第２不純物と逆導電型の第３不純物を注入して前記ゲ
ート電極端直下を含む前記第２不純物拡散層の基板表面
部分に、前記第１不純物拡散層及び第２不純物拡散層と
同導電型で前記第2不純物拡散層よりも低濃度である第
３不純物拡散層を形成する工程と、ゲート側壁を形成す
る工程と、前記ゲート電極及びゲート側壁をマスクとし
て前記第１不純物及び第２不純物と同導電型の第４不純
物を注入して前記第1不純物拡散層よりも深くかつ前記
第2不純物拡散層よりも高濃度であるソース・ドレイン
拡散層を形成する工程を含むものである。この製造方法
によれば、ゲート電極端直下の基板表面領域に形成され
た第３不純物拡散層は第２不純物拡散層と逆導電型の不
純物を注入するカウンタードーピングにより形成されて
いるため低濃度となっており、GIDL電流の増大を抑制す
ることができる。また第３不純物拡散層を取り囲むよう
にソース・ドレイン拡散層よりは低濃度である第１不純
物拡散層及び第２不純物拡散層が形成されているため、
ゲート電極下チャネル部の電界緩和に効果を示し、ホッ
トキャリア耐性を高めた構造となっている。さらには、
第３不純物拡散層を形成するべく、不純物のカウンター
ドーピングを行なう際に、第２不純物拡散層を取り囲む
ように第１不純物拡散層が存在するためゲート電極端が
オフセットとなることを防ぐことができる。

【００１０】本発明の第２の半導体装置の製造方法は、
図2(a)〜(e)に示すように、本発明の第1の半導体装置の
製造方法と同様な工程をへてゲート電極、第１不純物拡
散層、前記第1不純物拡散層よりも拡散層深さが浅くか
つ高濃度である第２不純物拡散層、及び前記ゲート電極
端直下を含む前記第２不純物拡散層の基板表面部分に前
記第１不純物拡散層及び第２不純物拡散層と同導電型で
前記第２不純物拡散層よりも低濃度である第３不純物拡
散層を形成する工程と、第１ゲート側壁を形成する工程
と、前記ゲート電極及び第１ゲート側壁をマスクとして
前記第１不純物及び第２不純物と同導電型の第５不純物
を注入して前記第３不純物拡散層よりも高濃度である第
５不純物拡散層をゲート電極端直下以外の基板表面部分
に形成する工程と、前記第１ゲート側壁の外側に第２ゲ
ート側壁を形成する工程と、前記ゲート電極及び第２ゲ
ート側壁をマスクとして前記第１不純物、第２不純物及
び第５不純物と同導電型の第４不純物を注入して前記第
1不純物拡散層よりも深くかつ前記第2不純物拡散層より
も高濃度であるソース・ドレイン拡散層を形成する工程
を含むものである。この製造方法によれば、ゲート電極
とソース・ドレイン拡散層間の基板表面には、ゲート電
極端直下を含む領域に形成された低濃度・高抵抗である
第3不純物拡散層だけでなく、第3不純物拡散層とソース
・ドレイン拡散層間に第3不純物拡散層よりも高濃度・
低抵抗である第5不純物拡散層が形成されているため、
本発明の第1の半導体装置の製造方法の利点に加えて、
駆動力向上の効果が得られる。

【００１１】本発明の第３の半導体装置の製造方法は、
図3(a)〜(h)に示すように、本発明の第1、第2の半導体
装置の製造方法と同様な工程をへてゲート電極、第１不
純物拡散層、前記第1不純物拡散層よりも浅くかつ高濃
度である第２不純物拡散層を形成する工程と、前記ゲー
ト電極と選択性のある第１ゲート側壁を形成する工程
と、前記ゲート電極及び第１ゲート側壁の上部一部分を
化学的機械研磨する工程と、前記第１ゲート側壁の外側
に前記第１ゲート側壁と選択性のある第２ゲート側壁を
形成する工程と、前記第１ゲート側壁のみを選択的にド
ライエッチング技術により取り除き前記ゲート電極及び
第２ゲート側壁で挟まれた領域に空隙を形成する工程
と、前記ゲート電極及び第２ゲート側壁をマスクとして
前記第１不純物及び第２不純物と逆導電型の第３不純物
を注入して前記ゲート電極端直下を含む前記第２不純物
拡散層の基板表面部分に前記第１不純物拡散層及び第２
不純物拡散層と同導電型で前記第２不純物拡散層よりも
低濃度である第３不純物拡散層を形成する工程と、前記
空隙に堆積を行なう工程と、前記ゲート電極及び第２ゲ
ート側壁をマスクとして前記第１不純物及び第２不純物
と同導電型の第４不純物を注入して前記第１不純物拡散
層よりも深くかつ前記第２不純物拡散層よりも高濃度で
あるソース・ドレイン拡散層を形成する工程を含むもの
である。この製造方法によれば、ゲート電極端直下の基
板表面にのみ低濃度・高抵抗である第3不純物拡散層が
形成されており、第3不純物拡散層とソース・ドレイン
拡散層間の基板表面には高濃度・低抵抗である第2不純
物拡散層が存在するため、本発明の第2の半導体装置の
製造方法と同様に、駆動力向上の効果が得られる。加え
て、ゲート電極形成後の不純物拡散層形成のためのイオ
ン注入工程が4工程であり、本発明の第2の半導体装置の
製造方法に比べてイオン注入工程が１工程少なく、ゲー
ト電極へのダメージを低減できる効果が得られる。

【００１２】

【発明の実施の形態】以下本発明の実施の形態における
半導体装置の製造方法について、図面を参照しながら説
明する。

【００１３】(実施の形態１)図１は本発明の実施の形態
１における半導体装置の工程断面図である。この製造方
法によれば、静止時の消費電力増大をもたらすGIDL電流
の増大を抑制し、さらにはホットキャリア耐性を高める
ことができるため、高性能・高信頼性の半導体装置を提
供することができる。

【００１４】まず図1(a)に示すように、素子分離領域２
を形成したシリコン基板１上に、ゲート酸化膜３を7n
m、多結晶シリコン膜４を330nm堆積し、ドライエッチン
グ技術を用いて所定の位置にゲート電極をパターン形成
する。次に図1(b)に示すように、燐をエネルギー10ke
V、濃度5×1013cm-2で垂直にイオン注入し、第１不純物
拡散層８を形成する。さらに、砒素をエネルギー15ke
V、濃度4×1014cm-2で垂直にイオン注入し、第２不純物
拡散層９を形成する。次に図1(c)に示すように、インジ
ウムをエネルギー5keV、濃度5×1013cm-2で垂直にカウ
ンタードープし、第３不純物拡散層10を形成する。引き
続き図1(d)に示すように、エッチバック法を用いてサイ
ドウォール６を形成する。最後に図1(e)に示すように、
砒素をエネルギー30keV、濃度3×1015cm-2で垂直にイオ
ン注入し、ソース・ドレイン拡散層11を形成し、半導体
装置が完成する。

【００１５】この製造方法によれば、ゲート電極端直下
の基板表面領域に形成された第３不純物拡散層10は、第
２不純物拡散層9とは逆導電型の不純物を注入するカウ
ンタードーピングにより形成されているため低濃度とな
っており、GIDL電流の増大を抑制することができる。ま
た第３不純物拡散層の下側に形成されている第２不純物
拡散層を取り囲むように、第2不純物拡散層よりも低濃
度である第1不純物拡散層8が形成されている。その結果
として、ゲート電極下の拡散層の濃度勾配が急峻にはな
らずにチャネル部の電界が緩和されるため、ホットキャ
リア耐性の高い構造となっている。さらには、第2不純
物拡散層の基板表面領域に第３不純物拡散層を形成する
べく、不純物のカウンタードーピングを行なう際に、第
２不純物拡散層を取り囲むように第１不純物拡散層が存
在するためにゲート電極端がオフセットとなることを防
ぐことができる。

【００１６】(実施の形態２)図２は本発明の実施の形態
２における半導体装置の工程断面図である。この製造方
法によれば、実施の形態１における半導体装置の製造方
法の利点に加えて、駆動力を向上することができる。

【００１７】まず図2(a)に示すように、素子分離領域２
を形成したシリコン基板１上に、ゲート酸化膜３を7n
m、多結晶シリコン膜４を330nm堆積し、ドライエッチン
グ技術を用いて所定の位置にゲート電極をパターン形成
する。次に図2(b)に示すように、燐をエネルギー10ke
V、濃度5×1013cm-2で垂直にイオン注入し、第１不純物
拡散層８を形成する。さらに、砒素をエネルギー15ke
V、濃度4×1014cm-2で垂直にイオン注入し、第２不純物
拡散層９を形成する。次に図2(c)に示すように、インジ
ウムをエネルギー5keV、濃度5×1013cm-2で垂直にカウ
ンタードープし、第３不純物拡散層10を形成する。引き
続き図2(d)に示すように、エッチバック法を用いて第1
サイドウォール12を形成する。さらに砒素をエネルギー
5keV、濃度5×1013cm-2で垂直にイオン注入し、第5不純
物拡散層13を形成する。最後に図2(e)に示すように、エ
ッチバック法を用いて第2サイドウォール14を形成し、
その後砒素をエネルギー30keV、濃度3×1015cm-2で垂直
にイオン注入し、ソース・ドレイン拡散層11を形成し、
半導体装置が完成する。

【００１８】上記構成では、インジウムをイオン注入し
て第3不純物拡散層10を形成した後、第1サイドウォール
12を形成して砒素を注入し、第5不純物拡散層13を形成
している点が実施の形態１における半導体装置の製造方
法と異なる。この製造方法によれば、ゲート電極とソー
ス・ドレイン拡散層11間の基板表面には、ゲート電極端
直下を含む領域に形成された低濃度・高抵抗である第3
不純物拡散層だけでなく、第3不純物拡散層とソース・
ドレイン拡散層間に第3不純物拡散層よりも高濃度・低
抵抗である第5不純物拡散層が形成されている。その結
果、GIDL電流増大の抑制とホットキャリア耐性の向上と
いう本発明の実施の形態１における半導体装置の製造方
法の利点に加えて、駆動力向上の効果が得られる。

【００１９】(実施の形態３)図3は本発明の実施の形態
３における半導体装置の工程断面図である。この製造方
法によれば、実施の形態２における半導体装置の製造方
法と同様に、GIDL電流増大の抑制、ホットキャリア耐性
の向上、高駆動力という特長を有し、さらにはゲート電
極へのダメージを少なくすることができる。

【００２０】まず図3(a)に示すように、素子分離領域２
を形成したシリコン基板１上に、ゲート酸化膜３を7n
m、多結晶シリコン膜４を330nm堆積し、ドライエッチン
グ技術を用いて所定の位置にゲート電極をパターン形成
する。次に図3(b)に示すように、燐をエネルギー10ke
V、濃度5×1013cm-2で垂直にイオン注入し、第１不純物
拡散層８を形成する。さらに、砒素をエネルギー15ke
V、濃度4×1014cm-2で垂直にイオン注入し、第２不純物
拡散層９を形成する。次に図3(c)に示すように、エッチ
バック法を用いて窒化膜で構成される第1サイドウォー
ル12を形成する。引き続き図3(d)に示すように、多結晶
シリコン膜４及び第１サイドウォール12の上部を100nm
だけ化学的機械研磨により除去する。次に図3(e)に示す
ように、エッチバック法を用いて、第1サイドウォール1
2と選択性のある第2サイドウォール14を形成する。次に
図3(f)に示すように、第1サイドウォール12のみを選択
的に除去し、ゲート電極と、第2サイドウォール14で挟
まれた空間に空隙15を形成する。次に図3(g)に示すよう
に、インジウムをエネルギー5keV、濃度5×1013cm-2で
垂直にイオン注入し、第3不純物拡散層10を形成する。
最後に図3(h)に示すように、空隙15を窒化膜で構成され
る堆積層16で少なくとも100nmは埋め込む。その後砒素
をエネルギー30keV、濃度3×1015cm-2で垂直にイオン注
入し、ソース・ドレイン拡散層11を形成し、半導体装置
が完成する。

【００２１】上記構成では、ゲート電極の側面に異なる
膜種からなる第1サイドウォール12及び第2サイドウォー
ル14を形成し、その後第1サイドウォールのみを選択的
に除去し、ゲート電極と第2サイドウォールに挟まれた
空隙を通じてイオン注入を行い、ゲート電極端直下の基
板表面に低濃度・高抵抗である第3不純物拡散層10を形
成している点が実施の形態１、２における半導体装置の
製造方法と異なる。この製造方法によれば、実施の形態
１、２における半導体装置の製造方法と同じく、GIDL電
流の増大を抑制し、ホットキャリア耐性を向上させるこ
とができる。また、ゲート電極端直下の基板表面にのみ
低濃度・高抵抗である第3不純物拡散層が形成されてお
り、第3不純物拡散層とソース・ドレイン拡散層11間の
基板表面には高濃度・低抵抗である第2不純物拡散層9が
存在するため、実施の形態２における半導体装置の製造
方法と同様に、駆動力向上の効果が得られる。加えて、
ゲート電極形成後の不純物拡散層形成のためのイオン注
入工程が４工程であり、実施の形態２における半導体装
置の製造方法に比べてイオン注入工程が１工程少なく、
ゲート電極へのダメージを低減できる効果が得られる。

【００２２】

【発明の効果】以上のように本発明は、ゲート電極端直
下の基板表面領域のみに低濃度の拡散層を形成すること
により駆動力の低下を最小限にとどめ、半導体装置の静
止時の消費電力増大の原因となるGIDL電流の増大を抑制
することができる。また第３不純物拡散層を取り囲むよ
うに、ソース・ドレイン拡散層よりは低濃度である第１
不純物拡散層及び第２不純物拡散層が形成されているた
め、ゲート電極下チャネル部の電界緩和に効果を示し、
ホットキャリア耐性を高めた構造となっている。このよ
うに、本発明は高性能・高信頼性MOS型半導体装置及び
その製造方法を提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体装置の工
程断面図

【図２】本発明の実施の形態２における半導体装置の工
程断面図

【図３】本発明の実施の形態３における半導体装置の工
程断面図

【図４】従来の半導体装置の工程断面図

【図５】ＧＩＤＬ電流発生のメカニズムを示す図

【図６】オフリークの増大を示す図

【符号の説明】

１シリコン基板２素子分離領域３ゲート酸化膜４多結晶シリコン膜５第１のソース・ドレイン拡散層６サイドウォール７第２のソース・ドレイン拡散層８第１不純物拡散層９第２不純物拡散層１０第３不純物拡散層１１ソース・ドレイン拡散層１２第１サイドウォール１３第５不純物拡散層１４第２サイドウォール１５空隙１６堆積層

Claims

【特許請求の範囲】

【請求項１】 MOS構造を有する半導体装置において、
素子分離領域と、ゲート電極と、少なくともゲート電極
端直下の基板表面に形成された1×10²⁰cm^-3以下の濃度
を有する第３不純物拡散層と、前記第3不純物拡散層を
取り囲むかあるいはその下側に形成された前記第３不純
物拡散層と同導電型でより高濃度である第２不純物拡散
層と、前記第２不純物拡散層及び第３不純物拡散層を取
り囲むように形成された前記第２不純物拡散層及び第３
不純物拡散層と同導電型で前記第２不純物拡散層より低
濃度である第１不純物拡散層と、前記第１不純物拡散
層、第２不純物拡散層及び第3不純物拡散層に対してチ
ャネルとは反対側の領域に、少なくとも前記第１不純物
拡散層及び第２不純物拡散層と隣接して形成された前記
第１不純物拡散層、第２不純物拡散層及び第３不純物拡
散層と同導電型で前記第２不純物拡散層よりも高濃度で
かつ前記第１不純物拡散層よりも拡散層深さが深いソー
ス・ドレイン拡散層の構成を有することを特徴とする半
導体装置。
【請求項２】前記第１不純物拡散層が燐で構成され、
前記第２不純物拡散層が砒素で構成され、前記第３不純
物拡散層が砒素とインジウムの混合物で構成され、前記
ソース・ドレイン拡散層が燐もしくは砒素で構成される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】前記第１不純物拡散層が硼素で構成さ
れ、前記第２不純物拡散層がインジウムで構成され、前
記第３不純物拡散層がインジウムと砒素の混合物で構成
され、前記ソース・ドレイン拡散層が硼素もしくはイン
ジウムで構成されることを特徴とする請求項１記載の半
導体装置。
【請求項４】 MOS構造を有する半導体装置の製造方法
において、素子分離領域を形成した基板上にゲート電極
を形成する工程と、前記ゲート電極をマスクとして第１
不純物を注入して第１不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして前記第１不純物と同導電
型の第２不純物を注入して前記第１不純物拡散層よりも
浅くかつ高濃度である第２不純物拡散層を形成する工程
と、前記ゲート電極をマスクとして前記第１不純物及び
第２不純物と逆導電型の第３不純物を注入して前記ゲー
ト電極端直下を含む前記第２不純物拡散層の基板表面部
分に前記第１不純物拡散層及び第２不純物拡散層と同導
電型で前記第２不純物拡散層よりも低濃度であり1×10
²⁰cm^-3以下の濃度を有する第３不純物拡散層を形成する
工程と、ゲート側壁を形成する工程と、前記ゲート電極
及びゲート側壁をマスクとして前記第１不純物及び第２
不純物と同導電型の第４不純物を注入して前記第１不純
物拡散層よりも深くかつ前記第２不純物拡散層よりも高
濃度であるソース・ドレイン拡散層を形成する工程を有
することを特徴とする半導体装置の製造方法。
【請求項５】 MOS構造を有する半導体装置の製造方法
において、素子分離領域を形成した基板上にゲート電極
を形成する工程と、前記ゲート電極をマスクとして第１
不純物を注入して第１不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして前記第１不純物と同導電
型の第２不純物を注入して前記第１不純物拡散層よりも
浅くかつ高濃度である第２不純物拡散層を形成する工程
と、前記ゲート電極をマスクとして前記第１不純物及び
第２不純物と逆導電型の第３不純物を注入して前記ゲー
ト電極端直下を含む前記第２不純物拡散層の基板表面部
分に前記第１不純物拡散層及び第２不純物拡散層と同導
電型で前記第２不純物拡散層よりも低濃度であり1×10
²⁰cm^-3以下の濃度を有する第３不純物拡散層を形成する
工程と、第１ゲート側壁を形成する工程と、前記ゲート
電極及び第１ゲート側壁をマスクとして前記第１不純物
及び第２不純物と同導電型の第５不純物を注入してゲー
ト電極端直下以外の基板表面部分でかつ少なくとも第3
不純物拡散層が形成されている領域に前記第3不純物拡
散層よりも高濃度である第５不純物拡散層を形成する工
程と、前記第１ゲート側壁の外側に第２ゲート側壁を形
成する工程と、前記ゲート電極及び第２ゲート側壁をマ
スクとして前記第１不純物、第２不純物及び第５不純物
と同導電型の第４不純物を注入して前記第１不純物拡散
層よりも深くかつ前記第２不純物拡散層よりも高濃度で
あるソース・ドレイン拡散層を形成する工程を有するこ
とを特徴とする半導体装置の製造方法。
【請求項６】 MOS構造を有する半導体装置の製造方法
において、素子分離領域を形成した基板上にゲート電極
を形成する工程と、前記ゲート電極をマスクとして第１
不純物を注入して第１不純物拡散層を形成する工程と、
前記ゲート電極をマスクとして前記第１不純物と同導電
型の第２不純物を注入して前記第１不純物拡散層よりも
浅くかつ高濃度である第２不純物拡散層を形成する工程
と、前記ゲート電極と選択性のある第１ゲート側壁を形
成する工程と、前記ゲート電極及び第１ゲート側壁の上
部一部分を化学的機械研磨する工程と、前記第１ゲート
側壁の外側に前記第１ゲート側壁と選択性のある第２ゲ
ート側壁を形成する工程と、前記第１ゲート側壁のみを
選択的にドライエッチング技術により取り除き前記ゲー
ト電極及び第２ゲート側壁で挟まれた領域に空隙を形成
する工程と、前記ゲート電極及び第２ゲート側壁をマス
クとして前記第１不純物及び第２不純物と逆導電型の第
３不純物を注入して前記ゲート電極端直下領域を含む前
記第２不純物拡散層の基板表面部分に前記第１不純物拡
散層及び第２不純物拡散層と同導電型で前記第２不純物
拡散層よりも低濃度であり1×10²⁰cm^-3以下の濃度を有
する第３不純物拡散層を形成する工程と、前記空隙に堆
積を行なう工程と、前記ゲート電極及び第２ゲート側壁
をマスクとして前記第１不純物及び第２不純物と同導電
型の第４不純物を注入して前記第１不純物拡散層よりも
深くかつ前記第２不純物拡散層よりも高濃度であるソー
ス・ドレイン拡散層を形成する工程を有することを特徴
とする半導体装置の製造方法。
【請求項７】前記第１不純物が燐であり、前記第２不
純物が砒素であり、前記第３不純物がインジウムであ
り、前記第４不純物が燐もしくは砒素であり、前記第５
不純物が砒素であることを特徴とする請求項４〜６のい
ずれかに記載の半導体装置の製造方法。
【請求項８】前記第１不純物が硼素であり、前記第２
不純物がインジウムであり、前記第３不純物が砒素であ
り、前記第４不純物が硼素もしくはインジウムであり、
前記第５不純物がインジウムであることを特徴とする請
求項４〜６のいずれかに記載の半導体装置の製造方法。